JPH10335485A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 スプリットゲート法により、ＣＭＯＳトラン
ジスタと共に形成され、しかも破壊耐圧が高く高機能性
を有する入力保護回路を実現する。 【解決手段】 ＣＭＯＳトランジスタのｎＭＯＳＦＥＴ
と同じｐウェル２に入力保護回路を形成する。先ず、１
回目のパターニングでゲート１１と共にゲートパターン
１２ａを幅広に形成し、ｎ型不純物を低濃度にイオン注
入する。次に、ゲートパターン１２ａの一部を除去して
ゲート１２を形成するとともに、ｐＭＯＳＦＥＴのゲー
ト１６を形成し、同じマスクでｐ型不純物を低濃度にイ
オン注入する。そして、ゲート１１，１２及び１６にサ
イドウォール１９を形成し、ｐ，ｎウェル２，３にそれ
ぞれ逆導電型の不純物を高濃度にイオン注入する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力保護回路を有
する半導体装置及びその製造方法に関し、特に、ｐＭＯ
Ｓトランジスタ及びｎＭＯＳトランジスタを有するＣＭ
ＯＳ構造の半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置等の入／出力端子に
は内部回路の耐圧を超える過大なサージ電圧が静電気等
によって印加される場合があり、この過大なサージ電圧
がそのまま内部回路に印加されると、内部回路が破壊さ
れる。そこで、入／出力端子と内部回路との間に入力保
護回路を設けて、過大なサージ電圧が入／出力端子に印
加されても、内部回路にはこのサージ電圧が印加されな
いようにしている。

【０００３】近時では、半導体装置の高集積化及び高機
能化が進み、それに伴って入力保護回路の高性能化が要
求されており、入力保護回路の破壊耐圧を高くして駆動
力の向上を図る試みがなされている。

【０００４】例えば、特開平７−３２１３２０号公報に
は、ｐ型半導体基板に形成されるＭＯＳトランジスタに
おいて、ドレイン側には通常のｎ型高濃度拡散層を形成
し、ソース側のみをＬＤＤ構造とされ、高い破壊耐圧を
有するオフセット型のＭＯＳトランジスタが開示されて
いる。

【０００５】また、特開平６−５３４９７号公報には、
ソース及びドレインの双方が、高濃度拡散層とこの高濃
度拡散層に隣接した逆導電型の高濃度拡散層とからな
り、ブレークダウン電圧を低くして高い破壊耐圧を有す
るＣＭＯＳトランジスタが開示されている。

【０００６】また、特開平６−２６０６３８号公報に
は、ソース及びドレインの少なくとも一方が、その一部
が高濃度拡散層とこの高濃度拡散層に隣接した同一導電
型の低濃度拡散層とからなり、その他の部位が高濃度拡
散層とこの高濃度拡散層に隣接した逆導電型の低濃度拡
散層とからなるように構成され、不純物拡散層の接合耐
圧の低いＣＭＯＳトランジスタが開示されている。

【０００７】また、特開平６−６１４３８号公報には、
ドレインが、低濃度拡散層と高濃度拡散層とのＬＤＤ構
造を有するとともに、更に低濃度拡散層のチャネル側に
逆導電型の低濃度拡散層が設けられて構成され、高い破
壊耐圧を有するＣＭＯＳトランジスタが開示されてい
る。

【０００８】

【発明が解決しようとする課題】ところで、ＣＭＯＳト
ランジスタにおいて、ｎＭＯＳトランジスタとｐＭＯＳ
トランジスタとを効率よく形成することのできる製造方
法として、いわゆるスプリットゲート法が提案されてい
る。

【０００９】このスプリットゲート法は、ｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタの各ゲート電極を分割
して形成する手法であり、パターニングの際に用いるレ
ジストマスクを、ＬＤＤ構造の構成要素である低濃度の
ｎ型拡散層やｐ型拡散層を形成する際のイオン注入に兼
用して、工程の削減を図る手法であって、コストメリッ
トの高いＣＭＯＳトランジスタの製造方法として注目さ
れている。

【００１０】そこで、このスプリットゲート法によりＣ
ＭＯＳトランジスタを形成する際に、ＣＭＯＳトランジ
スタと共に入力保護回路を形成することが考えられる。
しかしながら、従来のスプリットゲート法では、ｎチャ
ネル及びｐチャネルともに各々１つずつのトランジスタ
しか形成することができない。このことは、上述の各特
許公開公報に開示された技術においても同様であり、こ
れらの技術に従来のスプリットゲート法を適用すること
は不可能である。

【００１１】そこで、本発明の目的は、スプリットゲー
ト法により、ＣＭＯＳトランジスタと共に形成される入
力保護回路であり、しかも破壊耐圧が高く高機能性を有
する入力保護回路を有する半導体装置及びその製造方法
を提供することである。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に少なくとも第１のトランジスタが形成さ
れた半導体装置であって、前記第１のトランジスタは、
前記半導体基板上に第１の絶縁膜を介して形成された第
１のゲートを備え、前記第１のゲートの一方の片側の前
記半導体基板の表面領域に形成された第１の導電領域
と、前記第１のゲートの他方の片側の前記半導体基板の
表面領域に形成された第２の導電領域と、前記第１のト
ランジスタの前記第１のゲートの片側の一方の下層部位
と前記第１の導電領域との間の前記半導体基板の表面領
域に第３の導電領域を備え、前記第１のトランジスタの
前記第１のゲートの片側の他方の下層部位と前記第２の
導電領域との間の前記半導体基板の表面領域に第４の導
電領域を備え、前記第１、第２、第３の導電領域は同一
な導電型であり、前記第４の導電領域は前記第３の導電
領域の導電型の逆導電型であり、前記第３の導電領域は
前記第１の導電領域より電気抵抗が高い。

【００１３】本発明の半導体装置の一態様例において
は、前記半導体装置は前記半導体基板上に形成された第
２のトランジスタを有し、前記第２のトランジスタは、
前記半導体基板上に第２の絶縁膜を介して形成された第
２のゲートと、一対の導電領域を備え、前記一対の導電
領域の一方の導電領域と、前記第１の導電領域と第２の
導電領域の内のどちらか一方の導電領域とが少なくとも
結線されている。

【００１４】本発明の半導体装置の一態様例において、
前記第１のゲートは、前記第２の導電領域側に突出部が
形成されている。

【００１５】本発明の半導体装置の一態様例において、
前記第４の導電領域は前記突出部の両脇における前記半
導体基板の表面領域に形成されている。

【００１６】本発明の半導体装置の一態様例において、
前記突出部の先端部の下層における前記半導体基板の表
面領域には、前記第２の導電領域と同じ導電型の導電領
域であって前記第２の導電領域よりも抵抗が高い導電領
域が形成されている。

【００１７】本発明の半導体装置の一態様例において、
前記第１の絶縁膜は、前記第２の絶縁膜よりも厚く形成
されている。

【００１８】本発明の半導体装置の一態様例において
は、第３のトランジスタを更に備え、前記第３のトラン
ジスタは、前記半導体基板上に第３の絶縁膜を介して形
成されたゲートと、一対の導電領域を備え、前記第１及
び前記第２のトランジスタのいずれか一方と前記第３の
トランジスタによりＣＭＯＳトランジスタが構成されて
いる。

【００１９】本発明の半導体装置は、第１の半導体領域
と、前記第１の半導体領域上に第１の絶縁膜を介してパ
ターン形成された第１の導電膜と、前記第１の導電膜の
両側の前記第１の半導体領域の表面領域に不純物が導入
されて形成されている一対の第１の拡散層とを備えた半
導体装置であって、一方の前記第１の拡散層は、前記第
１の導電膜の少なくとも近傍部位に形成されており前記
第１の半導体領域と同じ導電型の第１の低濃度部位と、
前記第１の低濃度部位と接続された前記第１の半導体領
域と逆導電型の第１の高濃度部位とを少なくとも有して
構成されているとともに、他方の前記第１の拡散層は、
前記第１の導電膜の少なくとも近傍部位に形成されてお
り前記第１の半導体領域と逆導電型の第２の低濃度部位
と、前記第２の低濃度部位と接続された前記第１の半導
体領域と逆導電型の第２の高濃度部位とを有して構成さ
れている。

【００２０】本発明の半導体装置の一態様例において
は、前記第１の高濃度部位と前記第１の低濃度部位との
濃度比が１００のオーダーである。

【００２１】本発明の半導体装置の一態様例において
は、前記第１の絶縁膜が、前記第１の導電膜の直下にお
いて厚い膜厚に形成されている。

【００２２】本発明の半導体装置の一態様例において
は、前記第１の導電膜が、その前記一方の前記第１の拡
散層側の一部が幅広に形成されており、この幅広部位に
隣接して前記第１の高濃度部位と逆導電型の第３の低濃
度部位が形成されている。

【００２３】本発明の半導体装置の一態様例において
は、前記第１の導電膜はゲート電極形状に形成されると
ともに、そのゲート幅方向の第２の導電領域側に突出部
を有しており、前記突出部の側縁部における前記半導体
基板の表面領域に、前記第１の低濃度部位が形成されて
いる。

【００２４】本発明の半導体装置の一態様例において
は、前記第１の導電膜の側縁部位を覆うようにサイドウ
ォールが形成され、前記第１の低濃度部の上層は前記サ
イドウォールによって覆われている。

【００２５】本発明の半導体装置の一態様例において
は、前記第１の高濃度部位の側面から下面にかけての領
域を覆うように前記第１の低濃度部位が形成されてい
る。

【００２６】本発明の半導体装置の一態様例において
は、前記第２の導電領域と前記第４の導電領域は不純物
を含有する導電領域であって、前記第２の導電領域と前
記第４の導電領域の不純物濃度比が１００のオーダーで
ある。

【００２７】本発明の半導体装置の一態様例において
は、前記第２の導電領域の側面から下面にかけての領域
を覆うように前記第４の導電領域が形成されている。

【００２８】本発明の半導体装置の一態様例において
は、前記第３の導電領域の不純物濃度は前記第１の導電
領域の不純物濃度よりも小さい。

【００２９】本発明の半導体装置の一態様例において
は、前記第４の導電領域の不純物濃度は前記第２の導電
領域の不純物濃度よりも小さい。

【００３０】本発明の半導体装置の一態様例において、
前記第２の導電領域は前記トランジスタのドレインとし
て機能する。

【００３１】本発明の半導体装置の一態様例において
は、前記第３の導電領域と前記第１の導電領域の不純物
の濃度比が１００のオーダーである。

【００３２】本発明の半導体装置の一態様例において
は、前記第１の導電領域の側面から下面にかけての領域
を覆うように前記第３の導電領域が形成されている。

【００３３】本発明の半導体装置は、トランジスタを備
えた半導体装置において、前記トランジスタは半導体基
板上に絶縁膜を介して形成されたゲートを備え、前記ゲ
ートの一方の片側の前記半導体基板の表面領域に形成さ
れた第１の導電領域と、前記ゲートの他方の片側の前記
半導体基板の表面領域に形成された第２の導電領域と、
前記ゲートはゲート幅方向の前記第２の導電領域側に凸
部を備え、少なくとも前記トランジスタの前記ゲートの
片側の前記一方の下層部位と前記第１の導電領域との間
の前記半導体基板の表面領域に第３の導電領域を備え、
前記第３の導電領域は、前記第１の導電領域より抵抗が
高く、前記ゲートの前記凸部の先端領域の下層における
前記半導体基板の基板表面領域には、前記第２の導電領
域より抵抗が高い第４の導電領域が形成され、前記第
１、第２、第３、第４の導電領域は同一な導電型であ
り、前記ゲートの前記凸部の側縁部における前記半導体
基板の表面領域に、第５の導電領域を備え、前記第５の
導電領域は、前記第３の導電領域の導電型の逆導電型で
ある。

【００３４】本発明の半導体装置の一態様例において
は、前記トランジスタの前記ゲートの側縁を覆うように
サイドウォールが形成され、前記第３の導電領域と前記
第５の導電領域は、前記サイドウォールの下層に形成さ
れている。

【００３５】本発明の半導体装置の一態様例において
は、前記第２の導電領域は前記トランジスタのドレイン
として機能する。

【００３６】本発明の半導体装置の製造方法は、半導体
基板上に同じ導電型の第１及び第２の素子形成領域と、
逆導電型の第３の素子形成領域をそれぞれ画定する第１
の工程と、前記第１〜第３の素子形成領域に第１の絶縁
膜を形成する第２の工程と、前記第１〜第３の素子形成
領域上を含む前記半導体基板の全面に導電膜を形成する
第３の工程と、前記第１及び第２の素子活性領域上の前
記導電膜のみパターニングして、前記第１及び第２の素
子形成領域にそれぞれ所定形状に前記導電膜を残す第４
の工程と、前記第１〜第３の素子形成領域に残存した前
記導電膜をマスクとして前記第１及び第２の素子形成領
域と逆導電型の第１の不純物を前記第１及び第２の素子
形成領域にそれぞれ低濃度に導入する第５の工程と、残
存した前記導電膜を再びパターニングして、前記第２の
素子形成領域上の前記導電膜の前記第３の素子形成領域
側の一部を除去するとともに、前記第３の素子形成領域
に所定形状に前記導電膜を残す第６の工程と、前記第６
の工程のパターニングに用いたエッチングマスクをマス
クとして前記第１の不純物と逆導電型の第２の不純物を
前記第２及び第３の素子形成領域にそれぞれ低濃度に導
入し、前記第２の素子形成領域については前記第１の不
純物が導入された部位を逆導電型に変える第７の工程
と、前記第１〜第３の素子形成領域の前記導電膜の側面
のみにそれぞれ第２の絶縁膜を形成する第８の工程と、
残存した前記導電膜及び前記第２の絶縁膜をマスクとし
て、前記第１及び第２の素子形成領域側の前記半導体基
板には前記第１の不純物と同じ導電型の第３の不純物
を、前記第３の素子形成領域側の前記半導体基板には前
記第２の不純物と同じ導電型の第４の不純物を選択的に
それぞれ高濃度に導入する第９の工程とを有する。

【００３７】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程の後、前記第３の工程の前
に、前記第１の絶縁膜を選択的に酸化して、前記第２の
素子形成領域の前記第１の絶縁膜の一部を厚い膜厚に形
成する第１０の工程を更に有し、前記第４の工程におい
て、前記第２の素子形成領域における前記第１の絶縁膜
の厚い膜厚の部位に前記導電膜を残す。

【００３８】本発明の半導体装置の製造方法の一態様例
においては、前記第６の工程において、前記第２の素子
形成領域上の前記導電膜の前記第３の素子形成領域側の
一部を除去する際に、前記第３の素子形成領域側の前記
導電膜を部分的に残して除去するとともに、前記第７の
工程において、前記導電膜の前記部分的に残った部位の
長手方向に近接する前記第２の素子形成領域の部位を元
の導電型に保持する。

【００３９】本発明の半導体装置の製造方法の一態様例
においては、前記第２の素子形成領域において、導入さ
れた前記第３の不純物と前記第１の不純物との濃度比を
１００のオーダーとする。

【００４０】本発明の半導体装置の製造方法は、第１の
素子形成領域に第１のトランジスタが、第２の素子形成
領域に前記第１のトランジスタと逆導電型のチャネルが
形成された第２のトランジスタがそれぞれ設けられてな
るＣＭＯＳ構造の半導体装置の製造方法において、前記
第１の素子形成領域と前記第２の素子形成領域との間の
前記第１の素子形成領域と同じ導電型の部位に第３の素
子形成領域を画定し、ゲート絶縁膜を介して前記第１〜
第３の素子形成領域を含む全面に導電膜を形成する工程
と、前記導電膜のうち、前記第１及び第３の素子形成領
域上の前記導電膜のみをパターニングして、前記第１及
び第３の素子形成領域に所定形状にそれぞれ前記導電膜
を残す工程と、残存する前記導電膜をマスクとして、前
記第１及び第３の素子形成領域に記第１及び第３の素子
形成領域と逆導電型の第１の不純物を低濃度に導入する
工程と、残存する前記導電膜を再びパターニングして、
前記第３の素子形成領域の前記第２のトランジスタ側の
前記導電膜の一部を除去するとともに、前記第２の素子
形成領域に所定形状に前記導電膜を残す工程と、前記パ
ターニングに用いたエッチングマスクを用いて、前記第
２及び第３の素子形成領域に第１の不純物と逆導電型の
第２の不純物を導入し、前記第３の素子形成領域につい
ては、第２のトランジスタ側の前記第１の不純物の導入
部位を低濃度の逆導電型に変える工程と、前記第１〜第
３の素子形成領域に残存する前記導電膜の側面のみに第
２の絶縁膜をそれぞれ形成する工程と、残存する前記導
電膜及び前記第２の絶縁膜をマスクとして、前記第１及
び第３の素子形成領域には前記第１の不純物と同じ導電
型の第３の不純物を、前記第２の素子形成領域には前記
第２の不純物と同じ導電型の第４の不純物を選択的にそ
れぞれ高濃度に導入する工程とを有する。

【００４１】本発明の半導体装置の製造方法の一態様例
においては、前記第１の絶縁膜を選択的に酸化して、前
記第３の素子形成領域の前記第１の絶縁膜の一部を厚い
膜厚に形成し、この厚い膜厚部位上に前記導電膜を残す
ようにパターニングする。

【００４２】本発明の半導体装置の製造方法の一態様例
においては、前記第３の素子形成領域上の前記導電膜の
前記第２のトランジスタ側の一部を除去する際に、前記
第２のトランジスタ側の前記導電膜を部分的に残して除
去するとともに、前記導電膜の前記部分的に残った部位
の長手方向に近接する前記第３の素子形成領域の部位を
元の導電型に保持する。

【００４３】本発明の半導体装置の製造方法の一態様例
においては、前記第３の素子形成領域において、導入さ
れた前記第３の不純物と前記第１の不純物との濃度比を
１００のオーダーとする。

【００４４】

【作用】本発明においては、入力保護機能を有するＭＯ
Ｓトランジスタのドレインへ静電気が入った際に、ドレ
インと逆導電型に形成された不純物拡散層によって接合
の耐圧が低く抑えられているため、通常の動作電圧より
は高く、ゲート酸化膜の破壊耐圧よりは低い適度な電圧
でブレークダウンを発生させることが可能である。

【００４５】ここで、逆導電型に形成された領域は入力
保護機能を有するＭＯＳトランジスタのドレインのゲー
ト長手方向の一部のみに設けることにより、通常のＭＯ
Ｓトランジスタの機能と入力保護機能を兼ね備えること
ができる。

【００４６】また、本発明においては、入力保護機能を
有するＭＯＳトランジスタのゲート電極を２段階に分け
てパターニングして形成し、２回目のパターニングの前
後に渡ってそれぞれ逆導電型となる不純物を導入する。
この工程を経ることにより、２回目のパターニングの前
にイオン注入した不純物とは逆導電型の不純物を、２回
目のパターニングによって初めて露出した半導体基板の
表面領域にイオン注入することができる。これにより、
スプリットゲート法を用いて入力保護機能を有するＭＯ
ＳトランジスタとともにＣＭＯＳトランジスタを形成す
ることが可能である。

【００４７】

【発明の実施の形態】以下、本発明を適用したいくつか
の具体的な実施形態について、図面を参照しがら詳細に
説明する。

【００４８】（第１の実施形態）先ず、第１の実施形態
について説明する。この第１の実施形態においては、半
導体装置としてＣＭＯＳトランジスタとその入力保護回
路を例示し、その構成を製造方法とともに説明する。第
１の実施形態では、入力保護回路をＣＭＯＳトランジス
タとともにスプリットゲート法により製造する。図１及
び図２は、本発明の第１の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【００４９】先ず、図１（ａ）に示すように、ｐ型のシ
リコン半導体基板１の所定部位にイオン注入等によりｎ
型の不純物を導入してｎウェル３を形成する。このと
き、ｎウェル３以外のシリコン半導体基板１の領域がｐ
ウェル２となる。

【００５０】続いて、いわゆるＬＯＣＯＳ法による選択
酸化を施して、シリコン半導体基板１に素子分離構造で
あるフィールド酸化膜４を形成する。このとき、フィー
ルド酸化膜４により、ｐウェル２には素子形成領域５，
６が、ｎウェル３には素子形成領域７がそれぞれ画定さ
れる。なお、素子分離構造としては、フィールド酸化膜
４の代わりに、絶縁膜内に導電膜が埋め込まれてなり、
下層のシリコン半導体基板１の該当部位の電位を固定す
るフィールドシールド素子分離構造を形成してもよい。

【００５１】続いて、各素子形成領域５，６及び７に熱
酸化を施して、各々の表面にゲート酸化膜８を形成す
る。

【００５２】次に、図１（ｂ）に示すように、ＣＶＤ法
によりフィールド酸化膜４上を含む全面にｎ型不純物と
してリン（Ｐ）がドープされた多結晶シリコン膜９を堆
積形成する。

【００５３】次に、図１（ｃ）に示すように、多結晶シ
リコン膜９にフォトリソグラフィー及びそれに続くドラ
イエッチングを施して、素子形成領域５に所定形状のゲ
ート電極１１を、素子形成領域６に所定形状のゲート電
極パターン１２ａをそれぞれ形成する。このとき、ゲー
ト電極パターン１２ａをその中心部位が素子形成領域６
上で素子形成領域７側へ寄った形状に形成するととも
に、素子形成領域７からその近傍のフィールド酸化膜４
上にかけて多結晶シリコン膜９を残しておく。

【００５４】続いて、素子形成領域５，６上のゲート電
極１１，１２ａ及び素子形成領域７上に残存した多結晶
シリコン膜９をマスクとして、全面にｎ型不純物、ここ
ではリン（Ｐ）をドーズ量が３×１０¹³（１／ｃ
ｍ² ）、加速エネルギーが２０〜３０（ｋｅＶ）の各条
件でイオン注入し、ゲート電極１１の両側のｐウェル２
の表面領域には一対の低濃度拡散層１３（ｎ^- 型）を、
ゲート電極パターン１２ａの両側のｐウェル２の表面領
域には一対の低濃度拡散層１４（ｎ^- 型）をそれぞれ形
成する。このとき、一対の低濃度拡散層１３のうち、素
子形成領域７側の低濃度拡散層１４（ドレインとなる）
は、他方の低濃度拡散層１４に比して幅狭に形成される
ことになる。

【００５５】次に、図２（ａ）に示すように、全面にフ
ォトレジストを塗布し、フォトリソグラフィーによりレ
ジストマスク１５を形成する。このレジストマスク１５
は、素子形成領域５から素子形成領域６のゲート電極パ
ターン１２ａの素子形成領域７側の一部を除く部位まで
覆うとともに、素子形成領域７上にゲート電極形状に形
成される。すなわち、ゲート電極パターン１２ａの素子
活性領域７側は露出した状態となる。

【００５６】続いて、レジストマスク１５をマスクとし
てドライエッチングを施し、レジストマスク１５によっ
て覆われずに露出した素子形成領域６のゲート電極パタ
ーン１２ａの一部を除去して、素子形成領域６上にゲー
ト電極１２を形成するとともに、素子形成領域７上にゲ
ート電極１６を形成する。

【００５７】続いて、レジストマスク１５を今度はイオ
ン注入のマスクとして用い、全面にｐ型不純物、ここで
はＢＦ₂ をドーズ量が４〜５×１０¹³（１／ｃｍ² ）、
加速エネルギーが５０〜７０（ｋｅＶ）の各条件でイオ
ン注入する。このとき、素子形成領域６には、素子形成
領域７側の低濃度拡散層１４が打ち返されて逆導電型
（即ち、ｐ^- 型）の低濃度拡散層１７が形成されるとと
もに、素子形成領域７には、ゲート電極１６の両側のｎ
ウェル３の表面領域に低濃度拡散層１８（ｐ^- 型）が形
成される。

【００５８】この工程により、素子形成領域７に低濃度
拡散層１８（ｐ^- 型）を形成すると同時に、素子活性領
域６のゲート電極１２よりも素子活性領域７側にｐ型の
低濃度拡散層１７を形成することができる。

【００５９】次に、図２（ｂ）に示すように、レジスト
マスク１５を灰化処理等により除去した後、全面にシリ
コン酸化膜を堆積形成し、このシリコン酸化膜の全面を
異方性エッチングして、ゲート電極１１，１２及び１６
の側面のみにシリコン酸化膜を残して、サイドウォール
１９をそれぞれ形成する。

【００６０】続いて、ｎウェル３上に素子形成領域７を
覆う形状のレジストマスクをフォトリソグラフィーによ
り形成する。そして、このレジストマスクをマスクとし
て素子形成領域５，６にｎ型不純物、ここでは砒素（Ａ
ｓ）をドーズ量が５×１０¹⁵〜１×１０¹⁶（１／ｃ
ｍ² ）、加速エネルギーが６０〜７０（ｋｅＶ）の各条
件でイオン注入する。

【００６１】これにより、素子形成領域５には各低濃度
拡散層１３にそれぞれ接続される高濃度拡散層２１（ｎ
⁺ 型）を形成するとともに、素子形成領域６には低濃度
拡散層１４，１７にそれぞれ接続される高濃度拡散層２
２（ｎ⁺ 型）を形成する。

【００６２】すなわち、サイドウォール１９がイオン注
入のマスクとして機能するため、素子活性領域６におい
て高濃度不純物拡散層２２をゲート電極１１，１２から
離間させて形成することができる。これにより、素子活
性領域６において高濃度不純物拡散層２２とゲート電極
１２の下層部位の間に低濃度拡散層１７を残存させるこ
とが可能である。

【００６３】このときの素子形成領域６の様子を図３
（サイドウォール１９は省略する）及び図４に示す。こ
のように、帯状のゲート電極１２の素子形成領域５側に
は低濃度拡散層１４を介して高濃度拡散層２２が低濃度
拡散層１４と接続されて形成され、ゲート電極１２の素
子形成領域７側には低濃度拡散層１７を介して高濃度拡
散層２２が低濃度拡散層１７と接続されて形成されてい
る。

【００６４】ここで、図５に示すように、ゲート電極１
２のソースとなる低濃度拡散層１４及び高濃度拡散層２
２と、ドレインとなる低濃度拡散層１７及び高濃度拡散
層２２について、ｐウェル２内で低濃度拡散層１４及び
低濃度拡散層１７に覆われるように高濃度拡散層２２を
形成することも好適である。この場合、具体的には、高
濃度拡散層２２の形成時のイオン注入を、例えばドーズ
量が１〜３×１０¹⁵（１／ｃｍ² ）、加速エネルギーが
５０〜６０（ｋｅＶ）の各条件で行えばよい。

【００６５】続いて、上述のレジストマスクを灰化処理
等により除去した後、今度はｐウェル２上に素子形成領
域５，６を覆う形状のレジストマスクをフォトリソグラ
フィーにより形成し、このレジストマスクをマスクとし
て素子形成領域７にｐ型不純物、ここではＢＦ₂ をドー
ズ量が３〜５×１０¹⁵（１／ｃｍ² ）、加速エネルギー
が６５〜７０（ｋｅＶ）の各条件でイオン注入し、素子
形成領域７に各低濃度拡散層１８にそれぞれ接続される
高濃度拡散層２３（ｐ⁺ 型）を形成する。

【００６６】ここで、素子形成領域５に形成されたゲー
ト電極１１及びその両側の低濃度拡散層１３と高濃度拡
散層２１（ソース／ドレインとなる）からｎＭＯＳトラ
ンジスタが、素子形成領域７に形成されたゲート電極１
６及びその両側の低濃度拡散層１８と高濃度拡散層２３
（ソース／ドレインとなる）からｐＭＯＳトランジスタ
がそれぞれ形成されてＣＭＯＳトランジスタが構成され
るとともに、ゲート電極１２と、低濃度拡散層１４と高
濃度拡散層２２（ソースとなる）及び低濃度拡散層１７
と高濃度拡散層２２（ドレインとなる）とからＣＭＯＳ
トランジスタの入力保護回路が構成される。この入力保
護回路を拡大した様子を図４に示す。

【００６７】なお、上述のｐウェル２側のイオン注入と
ｎウェル３側のイオン注入については、その工程順序を
逆にしてもよい。

【００６８】しかる後、層間絶縁膜や各種配線層等の形
成を経て、第１の実施形態の半導体装置が完成する。

【００６９】図６は、第１の実施形態によるＣＭＯＳト
ランジスタ及び入力保護回路の等価回路図であり、図７
は、その結線された様子を断面図とともに示す模式図で
ある。ここで、ＣＭＯＳトランジスタのｎＭＯＳトラン
ジスタをＮ、ｐＭＯＳトランジスタをＰとし、入力保護
回路のトランジスタをＭとする。上述のように、トラン
ジスタＭのドレインがｎ⁺ 型の高濃度拡散層２２とｐ^-
型の低濃度拡散層１７が接合されて構成され、ボンディ
ングパッドＢＰに直接接続される（図６中、●で示
す）。従って、このドレインへ静電気が入った際に、通
常の動作電圧Ｖccよりも高くｎＭＯＳトランジスタＮや
ｐＭＯＳトランジスタＰのゲート酸化膜８の破壊耐圧よ
りは低い適度な電圧でブレークダウンが発生し、サージ
電流がＶｓs側へ抜ける。このとき、トランジスタＭが
適度な電圧でブレークダウンを起こすように、高濃度拡
散層２２と低濃度拡散層１７との濃度比を１００のオー
ダーとなるようにすることが好ましい。

【００７０】以上のように、第１の実施形態によれば、
スプリットゲート法により、ＣＭＯＳトランジスタと共
に効率よく形成されるオフセット構造の入力保護回路で
あり、しかも破壊耐圧が高く高機能性を有する入力保護
回路が実現される。

【００７１】なお、第１の実施形態において、上述した
ウェル及び不純物拡散層のそれぞれを上述した説明と逆
の導電型として形成してもよい。図９は、このように逆
導電型に形成した場合のＣＭＯＳトランジスタ及び入力
保護回路の等価回路図を示す。また、図１０はその結線
された様子を断面図とともに示す模式図である。

【００７２】このように、ウェル及び不純物拡散層のそ
れぞれを逆の導電型に形成した場合でも、第１の実施形
態と同様の効果を得ることができる。

【００７３】（第２の実施形態）続いて、第２の実施形
態について説明する。この第２の実施形態においては、
第１の実施形態と同様に、半導体装置としてＣＭＯＳト
ランジスタとその入力保護回路を例示し、その構成を製
造方法とともに説明する。第２の実施形態は、第１の実
施形態とほぼ同様であるが、入力保護回路をフィールド
トランジスタとする点で相違する。図１１及び図１２
は、本発明の第２の実施形態による半導体装置の製造方
法を工程順に示す概略断面図である。なお、第１の実施
形態の半導体装置に対応する部材等については同符号を
記す。

【００７４】先ず、図１（ａ）に示すように、ｎウェル
３及びｐウェル２、フィールド酸化膜４を形成してシリ
コン半導体装置１上に素子形成領域５，６及び７を画定
し、ゲート酸化膜８を形成する。

【００７５】次に、図１１（ａ）に示すように、素子形
成領域６の中央部位のゲート酸化膜８に上述のＬＯＣＯ
Ｓ法と同様の手法により選択酸化を施し、所定膜厚のフ
ィールド酸化膜３１を形成する。なお、このフィールド
酸化膜３１をフィールド酸化膜４と同時にＬＯＣＯＳ法
により形成するようにしてもよい。

【００７６】次に、図１１（ｂ）に示すように、ＣＶＤ
法によりフィールド酸化膜４上を含む全面にｎ型不純物
としてリン（Ｐ）がドープされた多結晶シリコン膜９を
堆積形成する。

【００７７】次に、図１１（ｃ）に示すように、多結晶
シリコン膜９にフォトリソグラフィー及びそれに続くド
ライエッチングを施して、素子形成領域５に所定形状の
ゲート電極１１を、素子形成領域６に所定形状のゲート
電極パターン１２ａをそれぞれ形成する。このとき、ゲ
ート電極パターン１２を、フィールド酸化膜３１を覆い
中心部位が素子形成領域６上で素子形成領域７側へ寄っ
た形状に形成するとともに、素子形成領域７からその近
傍のフィールド酸化膜４上にかけて多結晶シリコン膜９
を残しておく。

【００７８】続いて、素子形成領域５，６上のゲート電
極１１，１２ａ及び素子形成領域７上に残存した多結晶
シリコン膜９をマスクとして、全面にｎ型不純物、ここ
ではリン（Ｐ）をドーズ量が３×１０¹³（１／ｃ
ｍ² ）、加速エネルギーが２０〜３０（ｋｅＶ）の各条
件でイオン注入し、ゲート電極１１の両側のｐウェル２
の表面領域には一対の低濃度拡散層１３（ｎ^- 型）を、
ゲート電極パターン１２ａの両側のｐウェル２の表面領
域には一対の低濃度拡散層１４（ｎ^- 型）をそれぞれ形
成する。このとき、一対の低濃度拡散層１３のうち、素
子形成領域７側の低濃度拡散層１４（ドレインとなる）
は、他方の低濃度拡散層１４に比して幅狭に形成される
ことになる。

【００７９】次に、図１２（ａ）に示すように、全面に
フォトレジストを塗布し、フォトリソグラフィーにより
レジストマスク１５を形成する。このレジストマスク１
５は、素子形成領域５から素子形成領域６のゲート電極
パターン１２ａの素子形成領域７側の一部を除く部位ま
で覆うとともに、素子形成領域７上にゲート電極形状に
形成される。すなわち、ゲート電極パターン１２ａの素
子活性領域７側は露出した状態となる。

【００８０】続いて、レジストマスク１５をマスクとし
てドライエッチングを施し、レジストマスク１５によっ
て覆われずに露出した素子形成領域６のゲート電極パタ
ーン１２ａの一部を除去して素子形成領域６上にゲート
電極１２を形成するとともに、素子形成領域７上にゲー
ト電極１６を形成する。

【００８１】続いて、レジストマスク１５を今度はイオ
ン注入のマスクとして用い、全面にｐ型不純物、ここで
はＢＦ₂ をドーズ量が４〜５×１０¹³（１／ｃｍ² ）、
加速エネルギーが５０〜７０（ｋｅＶ）の各条件でイオ
ン注入する。このとき、素子形成領域６には、素子形成
領域７側の低濃度拡散層１４が打ち返されて逆導電型
（即ち、ｐ^- 型）の低濃度拡散層１７が形成されるとと
もに、素子形成領域７には、ゲート電極１６の両側のｎ
ウェル３の表面領域に低濃度拡散層１８（ｐ^- 型）が形
成される。

【００８２】この工程により、素子形成領域７に低濃度
拡散層１８（ｐ^- 型）を形成すると同時に、素子活性領
域６のゲート電極１２よりも素子活性領域７側にｐ型の
低濃度拡散層１７を形成することができる。

【００８３】次に、図１２（ｂ）に示すように、レジス
トマスク１５を灰化処理等により除去した後、全面にシ
リコン酸化膜を堆積形成し、このシリコン酸化膜の全面
を異方性エッチングして、ゲート電極１１，１２及び１
６の側面のみにシリコン酸化膜を残して、サイドウォー
ル１９をそれぞれ形成する。

【００８４】続いて、ｎウェル３上に素子形成領域７を
覆う形状のレジストマスクをフォトリソグラフィーによ
り形成する。そして、このレジストマスクをマスクとし
て素子形成領域５，６にｎ型不純物、ここでは砒素（Ａ
ｓ）をドーズ量が５×１０¹⁵〜１×１０¹⁶（１／ｃ
ｍ² ）、加速エネルギーが６０〜７０（ｋｅＶ）の各条
件でイオン注入する。

【００８５】これにより、素子形成領域５には各低濃度
拡散層１３にそれぞれ接続される高濃度拡散層２１（ｎ
⁺ 型）を形成するとともに、素子形成領域６には低濃度
拡散層１４，１７にそれぞれ接続される高濃度拡散層２
２（ｎ⁺ 型）を形成する。

【００８６】すなわち、サイドウォール１９がイオン注
入のマスクとして機能するため、素子活性領域６におい
て高濃度不純物拡散層２２をゲート電極１１，１２から
離間させて形成することができる。これにより、素子活
性領域６において高濃度不純物拡散層２２とゲート電極
１２の下層部位の間に低濃度拡散層１７を残存させるこ
とが可能である。

【００８７】このときの素子形成領域６の様子は第１の
実施形態の図３と同様になる。このように、帯状のゲー
ト電極１２の素子形成領域５側には低濃度拡散層１４を
介して高濃度拡散層２２が低濃度拡散層１４と接続され
て形成され、ゲート電極１２の素子形成領域７側には低
濃度拡散層１７を介して高濃度拡散層２２が低濃度拡散
層１７と接続されて形成されている。

【００８８】続いて、上述のレジストマスクを灰化処理
等により除去した後、今度はｐウェル２上に素子形成領
域５，６を覆う形状のレジストマスクをフォトリソグラ
フィーにより形成し、このレジストマスクをマスクとし
て素子形成領域７にｐ型不純物、ここではＢＦ₂ をドー
ズ量が３〜５×１０¹⁵（１／ｃｍ² ）、加速エネルギー
が６５〜７０（ｋｅＶ）の各条件でイオン注入し、素子
形成領域７に各低濃度拡散層１８にそれぞれ接続される
高濃度拡散層２３（ｐ⁺ 型）を形成する。

【００８９】ここで、素子形成領域５に形成されたゲー
ト電極１１及びその両側の低濃度拡散層１３と高濃度拡
散層２１（ソース／ドレインとなる）からｎＭＯＳトラ
ンジスタが、素子形成領域７に形成されたゲート電極１
６及びその両側の低濃度拡散層１８と高濃度拡散層２３
（ソース／ドレインとなる）からｐＭＯＳトランジスタ
がそれぞれ形成されてＣＭＯＳトランジスタが構成され
るとともに、フィールド酸化膜３１上のゲート電極１２
と、低濃度拡散層１４と高濃度拡散層２２（ソースとな
る）及び低濃度拡散層１７と高濃度拡散層２２（ドレイ
ンとなる）とからＣＭＯＳトランジスタの入力保護回路
であるフィールドトランジスタ（ｎＭＯＳトランジス
タ）が構成される。

【００９０】なお、上述のｐウェル２側のイオン注入と
ｎウェル３側のイオン注入については、その工程順序を
逆にしてもよい。

【００９１】しかる後、層間絶縁膜や各種配線層等の形
成を経て、第２の実施形態の半導体装置が完成する。

【００９２】この第２の実施形態によるＣＭＯＳトラン
ジスタ及びフィールドトランジスタの等価回路は図６と
同様である。ここで、ＣＭＯＳトランジスタのｎＭＯＳ
トランジスタをＮ、ｐＭＯＳトランジスタをＰとし、フ
ィールドトランジスタをＭとする。上述のように、フィ
ールドトランジスタＭのドレインがｎ⁺ 型の高濃度拡散
層２２とｐ^- 型の低濃度拡散層１７が接合されるととも
に、フィールドトランジスタＦのゲート酸化膜８が厚い
フィールド酸化膜３１とされて構成され、ボンディング
パッドＢＰに直接接続される（図６中、●で示す）。従
って、このドレインへ静電気が入った際に、通常の動作
電圧Ｖccよりも高くｎＭＯＳトランジスタＮやｐＭＯＳ
トランジスタＰのゲート酸化膜８の破壊耐圧よりは低い
適度な電圧でブレークダウンが発生し、サージ電流がＶ
ｓs 側へ抜ける。このとき、フィールドトランジスタＭ
が適度な電圧でブレークダウンを起こすように、高濃度
拡散層２２と低濃度拡散層１７との濃度比を１００のオ
ーダーとなるようにすることが好ましい。また、適度な
電圧でブレークダウンを起こさせるために、フィ−ルド
酸化膜３１の膜厚は３０００〜５０００Åの範囲で形成
するのが好適である。

【００９３】以上のように、第２の実施形態によれば、
第１の実施形態と同様に、スプリットゲート法により、
ＣＭＯＳトランジスタと共に効率よく形成されるオフセ
ット構造の入力保護回路（フィールトランジスタ）であ
り、しかも破壊耐圧が高く高機能性を有する入力保護回
路が実現される。

【００９４】（第３の実施形態）続いて、第３の実施形
態について説明する。この第３の実施形態においては、
半導体装置としてＣＭＯＳトランジスタと入出力初段の
トランジスタを例示し、その構成を製造方法とともに説
明する。即ち、第３の実施形態は、第１及び第２の実施
形態とほぼ同様であるが、入力保護回路の代わりに入力
保護を兼ねた動作回路に本発明を適用した点で相違す
る。図１３〜図１６は、第３の実施形態の半導体装置の
製造方法を工程順に示す概略断面図である。また、図１
７及び図１８は、第３の実施形態の半導体装置の製造方
法を工程順に示す概略平面図である。図１３及び図１４
は、図１７及び図１８に示す一点鎖線Ｉ−Ｉに沿った概
略断面図を示しており、図１５及び図１６は図１７及び
図１８に示す一点鎖線ＩＩ−ＩＩに沿った概略断面図を
示している。そして、図１９は図１６における半導体装
置の一部を詳細に示した断面図である。なお、第１の実
施形態の半導体装置に対応する部材等については同符号
を記す。

【００９５】先ず、図１３（ａ）及び図１５（ａ）に示
すように、ｎウェル３及びｐウェル２、フィールド酸化
膜４を形成してシリコン半導体装置１上に素子形成領域
５，６及び７を画定し、ゲート酸化膜８を形成する。

【００９６】次に、図１３（ｂ）及び図１５（ｂ）に示
すように、ＣＶＤ法によりフィールド酸化膜４上を含む
全面にｎ型不純物としてリン（Ｐ）がドープされた多結
晶シリコン膜９を堆積形成する。

【００９７】次に、図１３（ｃ）及び図１５（ｃ）に示
すように、多結晶シリコン膜９にフォトリソグラフィー
及びそれに続くドライエッチングを施して、素子形成領
域５に所定形状のゲート電極１１を、素子形成領域６に
所定形状のゲート電極パターン１２ａをそれぞれ形成す
る。ここで、図１７（ａ）中の一点鎖線Ｉ−Ｉに沿った
断面図が図１３（ｃ）である、このとき、ゲート電極パ
ターン１２をその中心部位が素子形成領域６上で素子形
成領域７側へ寄った形状に形成するとともに、素子形成
領域７からその近傍のフィールド酸化膜４上にかけて多
結晶シリコン膜９を残しておく。

【００９８】続いて、素子形成領域５，６上のゲート電
極１１，１２ａ及び素子形成領域７上に残存した多結晶
シリコン膜９をマスクとして、全面にｎ型不純物、ここ
ではリン（Ｐ）をドーズ量が３×１０¹³（１／ｃ
ｍ² ）、加速エネルギーが２０〜３０（ｋｅＶ）の各条
件でイオン注入し、ゲート電極１１の両側のｐウェル２
の表面領域には一対の低濃度拡散層１３（ｎ^- 型）を、
ゲート電極パターン１２ａの両側のｐウェル２の表面領
域には一対の低濃度拡散層１４（ｎ^- 型）をそれぞれ形
成する。このとき、一対の低濃度拡散層１３のうち、素
子形成領域７側の低濃度拡散層１４（ドレインとなる）
は、他方の低濃度拡散層１４に比して幅狭に形成される
ことになる。

【００９９】次に、図１４（ａ）、図１６（ａ）及び図
１７（ｂ）に示すように、全面にフォトレジストを塗布
し、フォトリソグラフィーによりレジストマスク３２を
形成する。ここで、図１７（ｂ）中の一点鎖線Ｉ−Ｉに
沿った断面図が図１４（ａ）であり、図１７（ｂ）中の
一点鎖線ＩＩ−ＩＩに沿った断面図が図１６（ａ）であ
る。レジストマスク３２は、図１６（ａ）及び図１７
（ｂ）に示すように、ゲート電極パターン１２ａの長手
方向における素子活性領域６の中央位置では、ゲート電
極パターン１２ａのゲート幅方向の全域及び側面まで覆
うように形成される。また、図１７（ｂ）に示すよう
に、ゲート電極パターン１２ａの長手方向における素子
活性領域６の端部位置では、素子活性領域７側のゲート
電極パターン１２ａが露出するように形成される。さら
に、素子形成領域７上においてもゲート電極形状に形成
される。

【０１００】続いて、レジストマスク３２をマスクとし
てドライエッチングを施し、素子形成領域６のゲート電
極パターン１２ａの一部を除去して素子形成領域６上に
ゲート電極１２を形成するとともに、素子形成領域７上
にゲート電極１６を形成する。ここで、ゲート電極１２
はレジストマスク３２の形状に倣った形状に形成され、
ゲート幅方向の素子活性領域７側には突出部２６が形成
される。

【０１０１】続いて、図１８（ａ）に示すように、レジ
ストマスク３２を今度はイオン注入のマスクとして用
い、全面にｐ型不純物、ここではＢＦ₂ をドーズ量が４
〜５×１０¹³（１／ｃｍ² ）、加速エネルギーが５０〜
７０（ｋｅＶ）の各条件でイオン注入する。このとき、
素子形成領域６には、素子形成領域７側の低濃度拡散層
１４の一部が打ち返されて逆導電型（即ち、ｐ^- 型）の
低濃度拡散層１７が形成されるとともに、素子形成領域
７には、ゲート電極１６の両側のｎウェル３の表面領域
に低濃度拡散層１８（ｐ^- 型）が形成される。このとき
の図１６（ａ）に示す素子形成領域６の近傍を拡大した
断面図が図１９（ａ）である。このとき、図１９（ａ）
に示すように、ゲート電極パターン１２ａの一部であっ
てレジストマスク３２により側面まで覆われた部分によ
り、その直下の低濃度拡散層１４の部分は元の導電型
（ｎ^- ）のまま保持される。

【０１０２】この工程により、素子形成領域７に低濃度
拡散層１８（ｐ^- 型）を形成すると同時に、素子活性領
域６のゲート電極１２よりも素子活性領域７側にｐ型の
低濃度拡散層１７を形成することができる。

【０１０３】次に、図１４（ｂ）及び図１６（ｂ）に示
すように、レジストマスク３２を灰化処理等により除去
した後、全面にシリコン酸化膜を堆積形成し、このシリ
コン酸化膜の全面を異方性エッチングして、ゲート電極
１１，１２及び１６の側面のみにシリコン酸化膜を残し
て、サイドウォール１９をそれぞれ形成する。この際、
好適にはサイドウォール１９によって低濃度不純物拡散
層１４を覆うようにする。

【０１０４】次に、ｎウェル３上に素子形成領域７を覆
う形状のレジストマスクをフォトリソグラフィーにより
形成し、このレジストマスクをマスクとして素子形成領
域５，６にｎ型不純物、ここでは砒素（Ａｓ）をドーズ
量が５×１０¹⁵〜１×１０¹⁶（１／ｃｍ² ）、加速エネ
ルギーが６０〜７０（ｋｅＶ）の各条件でイオン注入
し、素子形成領域５には各低濃度拡散層１３にそれぞれ
接続される高濃度拡散層２１（ｎ⁺ 型）を形成するとと
もに、素子形成領域６には低濃度拡散層１４，１７にそ
れぞれ接続される高濃度拡散層２２（ｎ⁺ 型）を形成す
る。

【０１０５】すなわち、サイドウォール１９がイオン注
入のマスクとして機能するため、素子活性領域６におい
て高濃度不純物拡散層２２をゲート電極１２から離間さ
せて形成することができる。これにより、素子活性領域
６において高濃度不純物拡散層２２とゲート電極１２の
下層部位の間に低濃度拡散層１４，１７を残存させるこ
とが可能である。

【０１０６】図１８（ｂ）は、このときの素子形成領域
６の様子を示している（ただし、サイドウォール１９は
省略している）。また、図１６（ｂ）に示す素子形成領
域６の近傍を拡大した断面図が図１９（ｂ）である。帯
状のゲート電極１２の素子形成領域５側には低濃度拡散
層１４を介して高濃度拡散層２２が低濃度拡散層１４と
接続されて形成されている。そして、ゲート電極１２の
素子形成領域７側においては、高濃度拡散層２２が突出
部２６の両側に形成されたサイドウォール１９の下層に
残存した低濃度不純物拡散層１７と接続されている。そ
して、素子活性領域６のゲート電極１２の長手方向のほ
ぼ中央が両端が高濃度拡散層２２が低濃度拡散層１４と
接続された部分となるように形成されている。

【０１０７】続いて、上述のレジストマスクを灰化処理
等により除去した後、今度はｐウェル２上に素子形成領
域５，６を覆う形状のレジストマスクをフォトリソグラ
フィーにより形成し、このレジストマスクをマスクとし
て素子形成領域７にｐ型不純物、ここではＢＦ₂ をドー
ズ量が３〜５×１０¹⁵（１／ｃｍ² ）、加速エネルギー
が６５〜７０（ｋｅＶ）の各条件でイオン注入し、素子
形成領域７に各低濃度拡散層１８にそれぞれ接続される
高濃度拡散層２３（ｐ⁺ 型）を形成する。

【０１０８】ここで、素子形成領域５に形成されたゲー
ト電極１１及びその両側の低濃度拡散層１３と高濃度拡
散層２１（ソース／ドレインとなる）からｎＭＯＳトラ
ンジスタが、素子形成領域７に形成されたゲート電極１
６及びその両側の低濃度拡散層１８と高濃度拡散層２３
（ソース／ドレインとなる）からｐＭＯＳトランジスタ
がそれぞれ形成されてＣＭＯＳトランジスタが構成され
る。更に、ゲート電極１２と、低濃度拡散層１４と高濃
度拡散層２２（ソースとなる）並びに低濃度拡散層１４
及び低濃度拡散層１７と高濃度拡散層２２（ドレインと
なる）とから入出力初段のトランジスタが構成される。

【０１０９】なお、上述のｐウェル２側のイオン注入と
ｎウェル３側のイオン注入については、その工程順序を
逆にしてもよい。

【０１１０】しかる後、層間絶縁膜や各種配線層等の形
成を経て、第３の実施形態の半導体装置が完成する。

【０１１１】図２０（ａ）は、第３の実施形態によるＣ
ＭＯＳトランジスタ及び入出力初段のトランジスタの等
価回路図である。ここで、ＣＭＯＳトランジスタのｎＭ
ＯＳトランジスタをＮ、ｐＭＯＳトランジスタをＰと
し、入出力初段のトランジスタをＴとする。上述のよう
に、トランジスタＴのドレインがｎ⁺ 型の高濃度拡散層
２２とｐ^- 型の低濃度拡散層１７が接合される部分（部
分ａとする）とｎ⁺ 型の高濃度拡散層２２とｎ^- 型の低
濃度拡散層１４が接合される部分（部分ｂとする）とか
ら構成され、ボンディングパッドＢＰに直接接続される
（図２０（ａ）中、●で示す）。従って、トランジスタ
Ｔは、部分ａにより、適度なブレークダウンを保持して
入力保護回路としての機能を担保しつつ、部分ｂによ
り、通常のトランジスタと等価の動作特性を有する。

【０１１２】更に、上述した工程により形成した３つの
トランジスタを、図２０（ｂ）に示すように接続するこ
とが可能である。ここで、ＣＭＯＳトランジスタのｎＭ
ＯＳトランジスタをＮ、ｐＭＯＳトランジスタをＰと
し、入出力初段のトランジスタをＴとする。これによ
り、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタＰに
よって通常のＣＭＯＳトランジスタを構成し、トランジ
スタＴによって上述したように適度なブレークダウンを
保持して入力保護回路としての機能を担保することがで
きる。

【０１１３】以上のように、第３の実施形態によれば、
スプリットゲート法により、ＣＭＯＳトランジスタと共
に効率よく形成される入力保護機能を備えた動作回路で
あり、しかも破壊耐圧が高く高機能性を有する動作回路
が実現される。

【０１１４】（第４の実施形態）続いて、第４の実施形
態について説明する。この第４の実施形態においては、
半導体装置としてＣＭＯＳトランジスタと入出力初段の
トランジスタを例示し、その構成を製造方法とともに説
明する。即ち、入力保護を兼ねた動作回路であるＣＭＯ
Ｓトランジスタに入力保護回路を追加した例を示す。図
２１〜図２４は、第４の実施形態の半導体装置の製造方
法を工程順に示す概略断面図である。また、図２５及び
図２６は、第４の実施形態の半導体装置の製造方法を工
程順に示す概略平面図である。図２１及び図２２は、図
２５及び図２６に示す一点鎖線Ｉ−Ｉに沿った概略断面
図を示しており、図２３及び図２４は図２５及び図２６
に示す一点鎖線ＩＩ−ＩＩに沿った概略断面図を示して
いる。そして、図２７は図２２（ｂ）における半導体装
置の一部を詳細に示した断面図である。なお、第１の実
施形態の半導体装置に対応する部材等については同符号
を記す。

【０１１５】先ず、図２１（ａ）及び図２３（ａ）に示
すように、ｎウェル３及びｐウェル２、フィールド酸化
膜４を形成してシリコン半導体装置１上に素子形成領域
５，６及び７を画定し、ゲート酸化膜８を形成する。

【０１１６】次に、図２１（ｂ）及び図２３（ｂ）に示
すように、ＣＶＤ法によりフィールド酸化膜４上を含む
全面にｎ型不純物としてリン（Ｐ）がドープされた多結
晶シリコン膜９を堆積形成する。

【０１１７】次に、図２１（ｃ）及び図２３（ｃ）に示
すように、多結晶シリコン膜９にフォトリソグラフィー
及びそれに続くドライエッチングを施して、素子形成領
域５に所定形状のゲート電極パターン１１ａを、素子形
成領域６に所定形状のゲート電極パターン１２ａをそれ
ぞれ形成する。

【０１１８】図２５及び図２６は、素子活性領域５の概
略平面図を示している。ここで、図２５（ａ）中の一点
鎖線Ｉ−Ｉに沿った断面図が図２１（ｃ）である、この
とき、ゲート電極パターン１１ａ，１２ａをその中心部
位が素子形成領域５，６上で素子形成領域７側へ寄った
形状に形成するとともに、素子形成領域７からその近傍
のフィールド酸化膜４上にかけて多結晶シリコン膜９を
残しておく。

【０１１９】続いて、素子形成領域５，６上のゲート電
極パターン１１ａ，１２ａ及び素子形成領域７上に残存
した多結晶シリコン膜９をマスクとして、全面にｎ型不
純物、ここではリン（Ｐ）をドーズ量が３×１０¹³（１
／ｃｍ² ）、加速エネルギーが２０〜３０（ｋｅＶ）の
各条件でイオン注入し、ゲート電極パターン１１ａの両
側のｐウェル２の表面領域には一対の低濃度拡散層１３
（ｎ^- 型）を、ゲート電極パターン１２ａの両側のｐウ
ェル２の表面領域には一対の低濃度拡散層１４（ｎ
^- 型）をそれぞれ形成する。このとき、一対の低濃度拡
散層１３，１４のうち、素子形成領域７側の低濃度拡散
層１３，１４（ドレインとなる）は、他方の低濃度拡散
層１３，１４に比して幅狭に形成されることになる。

【０１２０】次に、図２２（ａ）、図２４（ａ）及び図
２５（ｂ）に示すように、全面にフォトレジストを塗布
し、フォトリソグラフィーによりレジストマスク３２を
形成する。前述したように図２５及び図２６は素子活性
領域５における概略平面図を示している。ここで、図２
５（ｂ）中の一点鎖線Ｉ−Ｉに沿った断面図が図２２
（ａ）であり、図２５（ｂ）中の一点鎖線ＩＩ−ＩＩに
沿った断面図が図２４（ａ）である。素子活性領域５に
おけるレジストマスク３２は、図２４（ａ）及び図２５
（ｂ）に示すように、ゲート電極パターン１１ａの長手
方向における素子活性領域５の中央位置では、ゲート電
極パターン１１ａのゲート幅方向の全域及び側面まで覆
うように形成される。また、図２５（ｂ）に示すよう
に、ゲート電極パターン１１ａの長手方向における素子
活性領域６の端部位置では、素子活性領域７側のゲート
電極パターン１１ａが露出するように形成される。ま
た、素子活性領域６においては、レジストマスク３２は
第１の実施形態と同様にゲート電極パターン１２ａの素
子活性領域７側を露出させるように形成される。さら
に、レジストマスク３２は素子形成領域７上においても
ゲート電極形状に形成される。

【０１２１】続いて、レジストマスク３２をマスクとし
てドライエッチングを施し、素子形成領域５において
は、第３の実施形態と同様にゲート電極パターン１１ａ
の一部を除去して素子形成領域５上にゲート電極１１を
形成する。また、素子活性領域６においては第１の実施
形態と同様にしてゲート電極パターン１２ａの一部を除
去して素子形成領域６上にゲート電極１２を形成する。
さらに、素子形成領域７上においてはゲート電極１６を
形成する。ここで、ゲート電極１１は、レジストマスク
３２の形状に倣った形状に形成され、ゲート幅方向の素
子活性領域７側には突出部２７が形成される。

【０１２２】続いて、レジストマスク３２を今度はイオ
ン注入のマスクとして用い、全面にｐ型不純物、ここで
はＢＦ₂ をドーズ量が４〜５×１０¹³（１／ｃｍ² ）、
加速エネルギーが５０〜７０（ｋｅＶ）の各条件でイオ
ン注入する。このとき、素子形成領域５，６には、素子
形成領域７側の低濃度拡散層１４の一部が打ち返されて
逆導電型（即ち、ｐ^- 型）の低濃度拡散層１７が形成さ
れるとともに、素子形成領域７には、ゲート電極１６の
両側のｎウェル３の表面領域に低濃度拡散層１８（ｐ^-
型）が形成される。このとき、第３の実施形態と同様に
素子活性領域５においては、図１９（ａ）に示すよう
に、ゲート電極パターン１２ａの一部であってレジスト
マスク３２により側面まで覆われた部分により、その直
下の低濃度拡散層１４の部分は元の導電型（ｎ^- ）のま
ま保持される。

【０１２３】次に、図２２（ｂ）及び図２４（ｂ）に示
すように、レジストマスク３２を灰化処理等により除去
した後、全面にシリコン酸化膜を堆積形成し、このシリ
コン酸化膜の全面を異方性エッチングして、ゲート電極
１１，１２及び１６の側面のみにシリコン酸化膜を残し
て、サイドウォール１９をそれぞれ形成する。

【０１２４】次に、ｐウェル２上の素子活性領域６及び
ｎウェル３上の素子形成領域７を覆う形状のレジストマ
スクをフォトリソグラフィーにより形成し、このレジス
トマスクをマスクとして素子形成領域６にｎ型不純物、
ここでは砒素（Ａｓ）をドーズ量が５×１０¹⁵〜１×１
０¹⁶（１／ｃｍ² ）、加速エネルギーが６０〜７０（ｋ
ｅＶ）の各条件でイオン注入し、素子形成領域６には低
濃度拡散層１４，１７にそれぞれ接続される高濃度拡散
層２２（ｎ⁺ 型）を形成する。

【０１２５】すなわち、サイドウォール１９がイオン注
入のマスクとして機能するため、素子活性領域５におい
て高濃度不純物拡散層２１をゲート電極１１から離間さ
せて形成することができる。これにより、素子活性領域
５において高濃度不純物拡散層２１とゲート電極１１の
下層部位の間に低濃度拡散層１３，１７を残存させるこ
とが可能である。

【０１２６】その後、ｐウェル２上の素子活性領域５及
びｎウェル３上の素子形成領域７を覆う形状のレジスト
マスクをフォトリソグラフィーにより形成し、このレジ
ストマスクをマスクとして素子形成領域５にｎ型不純
物、ここでは砒素（Ａｓ）をドーズ量が１〜３×１０¹⁵
（１／ｃｍ² ）、加速エネルギーが５０〜６０（ｋｅ
Ｖ）の各条件でイオン注入する。

【０１２７】この条件でイオン注入を行うことにより、
素子活性領域６において砒素（Ａｓ）を低濃度拡散層１
４，１７の底に到達しないようにすることができる。こ
れにより、素子形成領域６においては、ｐウェル２内で
低濃度拡散層１３，１７に覆われるように高濃度拡散層
２２を形成することが可能である。

【０１２８】図２６（ｂ）は、このときの素子形成領域
５の様子を示す平面図である（ただし、サイドウォール
１９は省略している）。また、図２２（ｂ）に示す素子
形成領域５，６の近傍を拡大した断面図が図２７であ
る。素子活性領域５においては第３の実施形態と同様
に、帯状のゲート電極１１の素子形成領域６と反対側に
は、低濃度拡散層１４を介して高濃度拡散層２２が低濃
度拡散層１４と接続されて形成されている。そして、ゲ
ート電極１１の素子形成領域６側においては、高濃度拡
散層２２がサイドウォール１９の下層に形成された低濃
度拡散層１７と接続されている。そして、素子活性領域
５のゲート長手方向の略中央においては、両端の高濃度
拡散層２２が低濃度拡散層１４と接続された部分となる
ように形成されている。

【０１２９】また、図２７に示すように、第４の実施形
態では素子活性領域６においてｐウェル２内で低濃度拡
散層１４，１７に覆われるように高濃度拡散層２２を形
成することができるため、素子活性領域５に形成された
低濃度不純物拡散層１７とともに入力保護機能をもたせ
ることができる。

【０１３０】続いて、上述のレジストマスクを灰化処理
等により除去した後、今度はｐウェル２上に素子形成領
域５，６を覆う形状のレジストマスクをフォトリソグラ
フィーにより形成し、このレジストマスクをマスクとし
て素子形成領域７にｐ型不純物、ここではＢＦ₂ をドー
ズ量が３〜５×１０¹⁵（１／ｃｍ² ）、加速エネルギー
が６５〜７０（ｋｅＶ）の各条件でイオン注入し、素子
形成領域７に各低濃度拡散層１８にそれぞれ接続される
高濃度拡散層２３（ｐ⁺ 型）を形成する。

【０１３１】ここで、素子形成領域６に形成されたゲー
ト電極１２及びその両側の低濃度拡散層１４と高濃度拡
散層２２（ソース／ドレインとなる）から入力保護機能
のみを有するｎＭＯＳトランジスタが形成される。ま
た、素子形成領域５に形成されたゲート電極１１及びそ
の両側の低濃度拡散層１３，１７と高濃度拡散層２１
（ソース／ドレインとなる）からｎＭＯＳトランジスタ
が、素子形成領域７に形成されたゲート電極１６及びそ
の両側の低濃度拡散層１８と高濃度拡散層２３（ソース
／ドレインとなる）からｐＭＯＳトランジスタがそれぞ
れ形成されてＣＭＯＳトランジスタが構成される。素子
活性領域５におけるｎＭＯＳトランジスタは、低濃度不
純物拡散層１７が形成された部分で適度なブレークダウ
ンを保持して入力保護回路としての機能を担保すること
ができ、低濃度不純物拡散層１４が形成された領域で通
常のトランジスタとして機能させることが可能である。

【０１３２】なお、上述のｐウェル２側のイオン注入と
ｎウェル３側のイオン注入については、その工程順序を
逆にしてもよい。

【０１３３】しかる後、層間絶縁膜や各種配線層等の形
成を経て、第４の実施形態の半導体装置が完成する。

【０１３４】図８は、第４の実施形態によるＣＭＯＳト
ランジスタ及び入出力初段のトランジスタの等価回路図
であり、その結線された様子を断面図とともに示す模式
図は図７と同様である。ここで、ＣＭＯＳトランジスタ
のｎＭＯＳトランジスタであって入出力初段の保護回路
機能を有するトランジスタをＴ、ｐＭＯＳトランジスタ
をＰとし、保護回路機能を有するトランジスタをＭとす
る。

【０１３５】上述のように、トランジスタＴのドレイン
がｎ⁺ 型の高濃度拡散層２２とｐ^-型の低濃度拡散層１
７が接合される部分（部分ａとする）とｎ⁺ 型の高濃度
拡散層２２とｎ^- 型の低濃度拡散層１４が接合される部
分（部分ｂとする）とから構成され、ボンディングパッ
ドＢＰに直接接続される（図８中、●で示す）。従っ
て、トランジスタＴは、部分ａにより、適度なブレーク
ダウンを保持して入力保護回路としての機能を担保しつ
つ、部分ｂにより、通常のトランジスタと等価の動作特
性を有する。

【０１３６】また、第４の実施形態ではｐ型の低濃度拡
散層を有するトランジスタＭを入出力初段のトランジス
タと並列するように設けているため（図８中、○で示
す）、トランジスタＭとトランジスタＴの双方に入力保
護回路としての機能をもたせることができ、保護機能を
強化して半導体装置の信頼性をより一層高めることが可
能である。

【０１３７】以上のように、第４の実施形態によれば、
スプリットゲート法により、ＣＭＯＳトランジスタと共
に効率よく形成される入力保護機能を備えた動作回路で
あり、しかも破壊耐圧が高く高機能性を有する動作回路
が実現される。

【０１３８】

【発明の効果】本発明によれば、スプリットゲート法に
より、ＣＭＯＳトランジスタと共に効率良く形成される
入力保護機能（及び入力保護をもつ動作回路）であり、
しかも破壊耐圧が高く高機能性を有する入力保護回路
（及び入力保護をもつ動作回路）を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における半導体装置の
製造方法を工程順に示す概略断面図である。

【図２】本発明の第１の実施形態における半導体装置の
製造方法を工程順に示す概略断面図である。

【図３】本発明の第１の実施形態による半導体装置の入
力保護回路のゲート電極近傍を示す概略平面図である。

【図４】本発明の第１の実施形態による半導体装置の入
力保護回路のゲート電極近傍を示す概略断面図である。

【図５】本発明の第１の実施形態による半導体装置の他
の例において、入力保護回路のゲート電極近傍を示す概
略断面図である。

【図６】本発明の第１の実施形態による半導体装置の等
価回路図である。

【図７】本発明の第１の実施形態による半導体装置の結
線状態を示す概略断面図である。

【図８】本発明の第４の実施形態による半導体装置の等
価回路図である。

【図９】本発明の第１の実施形態の変形例による半導体
装置の等価回路図である。

【図１０】本発明の第１の実施形態の変形例による半導
体装置の結線状態を示す概略断面図である。

【図１１】本発明の第２の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図１２】本発明の第２の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図１３】本発明の第３の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図１４】本発明の第３の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図１５】本発明の第３の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図１６】本発明の第３の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図１７】本発明の第３の実施形態による半導体装置の
製造方法を工程順に示す概略平面図である。

【図１８】本発明の第３の実施形態による半導体装置の
製造方法を工程順に示す概略平面図である。

【図１９】本発明の第３の実施形態による半導体装置の
製造方法において、主要な各工程を示す概略断面図であ
る。

【図２０】本発明の第３の実施形態による半導体装置の
等価回路図である。

【図２１】本発明の第４の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図２２】本発明の第４の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図２３】本発明の第４の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図２４】本発明の第４の実施形態による半導体装置の
製造方法を工程順に示す概略断面図である。

【図２５】本発明の第４の実施形態による半導体装置の
製造方法を工程順に示す概略平面図である。

【図２６】本発明の第４の実施形態による半導体装置の
製造方法を工程順に示す概略平面図である。

【図２７】本発明の第４の実施形態による半導体装置の
製造方法において、主要な工程を示す概略断面図であ
る。

【符号の説明】

１ シリコン半導体基板 ２ ｐウェル ３ ｎウェル ４，３１ フィ−ルド酸化膜 ５〜７ 素子形成領域 ８ ゲ−ト酸化膜 ９ 多結晶シリコン膜 １１，１２，１６ ゲ−ト電極 １１ａ，１２ａ ゲ−ト電極パタ−ン １３，１４，１７，１８ 低濃度拡散層 １５，３２ レジストマスク １９ サイドウォ−ル ２１，２２，２３ 高濃度拡散層 ２６，２７ 突出部 ３１ フィ−ルド酸化膜

Claims (32)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に少なくとも第１のトラン
   ジスタが形成された半導体装置であって、 前記第１のトランジスタは、前記半導体基板上に第１の
   絶縁膜を介して形成された第１のゲートを備え、 前記第１のゲートの一方の片側の前記半導体基板の表面
   領域に形成された第１の導電領域と、 前記第１のゲートの他方の片側の前記半導体基板の表面
   領域に形成された第２の導電領域と、 前記第１のトランジスタの前記第１のゲートの片側の一
   方の下層部位と前記第１の導電領域との間の前記半導体
   基板の表面領域に第３の導電領域を備え、 前記第１のトランジスタの前記第１のゲートの片側の他
   方の下層部位と前記第２の導電領域との間の前記半導体
   基板の表面領域に第４の導電領域を備え、 前記第１、第２、第３の導電領域は同一な導電型であ
   り、前記第４の導電領域は前記第３の導電領域の導電型
   の逆導電型であり、 前記第３の導電領域は前記第１の導電領域より抵抗が高
   いことを特徴とする半導体装置。
2. 【請求項２】 前記半導体装置は前記半導体基板上に形
   成された第２のトランジスタを有し、 前記第２のトランジスタは、前記半導体基板上に第２の
   絶縁膜を介して形成された第２のゲートと、一対の導電
   領域を備え、 前記一対の導電領域の一方の導電領域と、前記第１の導
   電領域と第２の導電領域の内のどちらか一方の導電領域
   とが少なくとも結線されていることを特徴とする請求項
   １に記載の半導体装置。
3. 【請求項３】 前記第１のゲートは、前記第２の導電領
   域側に突出部が形成されていることを特徴とする請求項
   １又は２に記載の半導体装置。
4. 【請求項４】 前記第４の導電領域は前記突出部の両脇
   における前記半導体基板の表面領域に形成されているこ
   とを特徴とする請求項３に記載の半導体装置。
5. 【請求項５】 前記突出部の先端部の下層における前記
   半導体基板の表面領域には、前記第２の導電領域と同じ
   導電型の導電領域であって前記第２の導電領域よりも抵
   抗が高い導電領域が形成されていることを特徴とする請
   求項３又は４に記載に半導体装置。
6. 【請求項６】 前記第１の絶縁膜は、前記第２の絶縁膜
   よりも厚く形成されていることを特徴とする請求項２〜
   ５のいずれか１項に記載の半導体装置。
7. 【請求項７】 第３のトランジスタを更に備え、 前記第３のトランジスタは、前記半導体基板上に第３の
   絶縁膜を介して形成されたゲートと、一対の導電領域を
   備え、 前記第１及び前記第２のトランジスタのいずれか一方と
   前記第３のトランジスタによりＣＭＯＳトランジスタが
   構成されていることを特徴とする請求項２〜６のいずれ
   か１項に記載の半導体装置。
8. 【請求項８】 第１の半導体領域と、 前記第１の半導体領域上に第１の絶縁膜を介してパター
   ン形成された第１の導電膜と、 前記第１の導電膜の両側の前記第１の半導体領域の表面
   領域に不純物が導入されて形成されている一対の第１の
   拡散層とを備えた半導体装置であって、 一方の前記第１の拡散層は、前記第１の導電膜の少なく
   とも近傍部位に形成されており前記第１の半導体領域と
   同じ導電型の第１の低濃度部位と、前記第１の低濃度部
   位と接続された前記第１の半導体領域と逆導電型の第１
   の高濃度部位とを少なくとも有して構成されているとと
   もに、 他方の前記第１の拡散層は、前記第１の導電膜の少なく
   とも近傍部位に形成されており前記第１の半導体領域と
   逆導電型の第２の低濃度部位と、前記第２の低濃度部位
   と接続された前記第１の半導体領域と逆導電型の第２の
   高濃度部位とを有して構成されていることを特徴とする
   半導体装置。
9. 【請求項９】 前記第１の高濃度部位と前記第１の低濃
   度部位との濃度比が１００のオーダーであることを特徴
   とする請求項８に記載の半導体装置。
10. 【請求項１０】 前記第１の絶縁膜が、前記第１の導電
    膜の直下において厚い膜厚に形成されていることを特徴
    とする請求項８又は９に記載の半導体装置。
11. 【請求項１１】 前記第１の導電膜が、その前記一方の
    前記第１の拡散層側の一部が幅広に形成されており、こ
    の幅広部位に隣接して前記第１の高濃度部位と逆導電型
    の第３の低濃度部位が形成されていることを特徴とする
    請求項８又は９に記載の半導体装置。
12. 【請求項１２】 前記第１の導電膜はゲート電極形状に
    形成されるとともに、そのゲート幅方向の第２の導電領
    域側に突出部を有しており、 前記突出部の側縁部における前記半導体基板の表面領域
    に、前記第１の低濃度部位が形成されていることを特徴
    とする請求項８又は９に記載の半導体装置。
13. 【請求項１３】 前記第１の導電膜の側縁部位を覆うよ
    うにサイドウォールが形成され、 前記第１の低濃度部の上層は前記サイドウォールによっ
    て覆われていることを特徴とする請求項１２に記載の半
    導体装置。
14. 【請求項１４】 前記第１の高濃度部位の側面から下面
    にかけての領域を覆うように前記第１の低濃度部位が形
    成されていることを特徴とする請求項８又は９に記載の
    半導体装置。
15. 【請求項１５】 前記第２の導電領域と前記第４の導電
    領域は不純物を含有する導電領域であって、前記第２の
    導電領域と前記第４の導電領域の不純物濃度比が１００
    のオーダーであることを特徴とする請求項１〜７のいず
    れか１項に記載の半導体装置。
16. 【請求項１６】 前記第２の導電領域の側面から下面に
    かけての領域を覆うように前記第４の導電領域が形成さ
    れていることを特徴とする請求項１〜７のいずれか１項
    に記載の半導体装置。
17. 【請求項１７】 前記第３の導電領域の不純物濃度は前
    記第１の導電領域の不純物濃度よりも小さいことを特徴
    とする請求項１〜７のいずれか１項に記載の半導体装
    置。
18. 【請求項１８】 前記第４の導電領域の不純物濃度は前
    記第２の導電領域の不純物濃度よりも小さいことを特徴
    とする請求項１〜７のいずれか１項に記載の半導体装
    置。
19. 【請求項１９】 前記第２の導電領域は前記トランジス
    タのドレインとして機能することを特徴とする請求項１
    〜７のいずれか１項に記載の半導体装置。
20. 【請求項２０】 前記第３の導電領域と前記第１の導電
    領域の不純物の濃度比が１００のオーダーであることを
    特徴とする請求項１〜７のいずれか１項に記載の半導体
    装置。
21. 【請求項２１】 前記第１の導電領域の側面から下面に
    かけての領域を覆うように前記第３の導電領域が形成さ
    れていることを特徴とする請求項１〜７のいずれか１項
    に記載の半導体装置。
22. 【請求項２２】 トランジスタを備えた半導体装置にお
    いて、 前記トランジスタは半導体基板上に絶縁膜を介して形成
    されたゲートを備え、 前記ゲートの一方の片側の前記半導体基板の表面領域に
    形成された第１の導電領域と、 前記ゲートの他方の片側の前記半導体基板の表面領域に
    形成された第２の導電領域と、 前記ゲートはゲート幅方向の前記第２の導電領域側に凸
    部を備え、 少なくとも前記トランジスタの前記ゲートの片側の前記
    一方の下層部位と前記第１の導電領域との間の前記半導
    体基板の表面領域に第３の導電領域を備え、 前記第３の導電領域は、前記第１の導電領域より抵抗が
    高く、 前記ゲートの前記凸部の先端領域の下層における前記半
    導体基板の基板表面領域には、前記第２の導電領域より
    抵抗が高い第４の導電領域が形成され、 前記第１、第２、第３、第４の導電領域は同一な導電型
    であり、 前記ゲートの前記凸部の側縁部における前記半導体基板
    の表面領域に、第５の導電領域を備え、 前記第５の導電領域は、前記第３の導電領域の導電型の
    逆導電型であることを特徴とする半導体装置。
23. 【請求項２３】 前記トランジスタの前記ゲートの側縁
    を覆うようにサイドウォールが形成され、 前記第３の導電領域と前記第５の導電領域は、前記サイ
    ドウォールの下層に形成されていることを特徴とする請
    求項２２に記載の半導体装置。
24. 【請求項２４】 前記第２の導電領域は前記トランジス
    タのドレインとして機能することを特徴とする請求項２
    ２又は２３に記載の半導体装置。
25. 【請求項２５】 半導体基板上に同じ導電型の第１及び
    第２の素子形成領域と、逆導電型の第３の素子形成領域
    をそれぞれ画定する第１の工程と、 前記第１〜第３の素子形成領域に第１の絶縁膜を形成す
    る第２の工程と、 前記第１〜第３の素子形成領域上を含む前記半導体基板
    の全面に導電膜を形成する第３の工程と、 前記第１及び第２の素子活性領域上の前記導電膜のみパ
    ターニングして、前記第１及び第２の素子形成領域にそ
    れぞれ所定形状に前記導電膜を残す第４の工程と、 前記第１〜第３の素子形成領域に残存した前記導電膜を
    マスクとして前記第１及び第２の素子形成領域と逆導電
    型の第１の不純物を前記第１及び第２の素子形成領域に
    それぞれ低濃度に導入する第５の工程と、 残存した前記導電膜を再びパターニングして、前記第２
    の素子形成領域上の前記導電膜の前記第３の素子形成領
    域側の一部を除去するとともに、前記第３の素子形成領
    域に所定形状に前記導電膜を残す第６の工程と、 前記第６の工程のパターニングに用いたエッチングマス
    クをマスクとして前記第１の不純物と逆導電型の第２の
    不純物を前記第２及び第３の素子形成領域にそれぞれ低
    濃度に導入し、前記第２の素子形成領域については前記
    第１の不純物が導入された部位を逆導電型に変える第７
    の工程と、 前記第１〜第３の素子形成領域の前記導電膜の側面のみ
    にそれぞれ第２の絶縁膜を形成する第８の工程と、 残存した前記導電膜及び前記第２の絶縁膜をマスクとし
    て、前記第１及び第２の素子形成領域側の前記半導体基
    板には前記第１の不純物と同じ導電型の第３の不純物
    を、前記第３の素子形成領域側の前記半導体基板には前
    記第２の不純物と同じ導電型の第４の不純物を選択的に
    それぞれ高濃度に導入する第９の工程とを有することを
    特徴とする半導体装置の製造方法。
26. 【請求項２６】 前記第２の工程の後、前記第３の工程
    の前に、前記第１の絶縁膜を選択的に酸化して、前記第
    ２の素子形成領域の前記第１の絶縁膜の一部を厚い膜厚
    に形成する第１０の工程を更に有し、 前記第４の工程において、前記第２の素子形成領域にお
    ける前記第１の絶縁膜の厚い膜厚の部位に前記導電膜を
    残すことを特徴とする請求項２５に記載の半導体装置の
    製造方法。
27. 【請求項２７】 前記第６の工程において、前記第２の
    素子形成領域上の前記導電膜の前記第３の素子形成領域
    側の一部を除去する際に、前記第３の素子形成領域側の
    前記導電膜を部分的に残して除去するとともに、 前記第７の工程において、前記導電膜の前記部分的に残
    った部位の長手方向に近接する前記第２の素子形成領域
    の部位を元の導電型に保持することを特徴とする請求項
    ２５に記載の半導体装置の製造方法。
28. 【請求項２８】 前記第２の素子形成領域において、導
    入された前記第３の不純物と前記第１の不純物との濃度
    比を１００のオーダーとすることを特徴とする請求項２
    ５〜２７のいずれか１項に記載の半導体装置の製造方
    法。
29. 【請求項２９】 第１の素子形成領域に第１のトランジ
    スタが、第２の素子形成領域に前記第１のトランジスタ
    と逆導電型のチャネルが形成された第２のトランジスタ
    がそれぞれ設けられてなるＣＭＯＳ構造の半導体装置の
    製造方法において、 前記第１の素子形成領域と前記第２の素子形成領域との
    間の前記第１の素子形成領域と同じ導電型の部位に第３
    の素子形成領域を画定し、ゲート絶縁膜を介して前記第
    １〜第３の素子形成領域を含む全面に導電膜を形成する
    工程と、 前記導電膜のうち、前記第１及び第３の素子形成領域上
    の前記導電膜のみをパターニングして、前記第１及び第
    ３の素子形成領域に所定形状にそれぞれ前記導電膜を残
    す工程と、 残存する前記導電膜をマスクとして、前記第１及び第３
    の素子形成領域に記第１及び第３の素子形成領域と逆導
    電型の第１の不純物を低濃度に導入する工程と、 残存する前記導電膜を再びパターニングして、前記第３
    の素子形成領域の前記第２のトランジスタ側の前記導電
    膜の一部を除去するとともに、前記第２の素子形成領域
    に所定形状に前記導電膜を残す工程と、 前記パターニングに用いたエッチングマスクを用いて、
    前記第２及び第３の素子形成領域に第１の不純物と逆導
    電型の第２の不純物を導入し、前記第３の素子形成領域
    については、第２のトランジスタ側の前記第１の不純物
    の導入部位を低濃度の逆導電型に変える工程と、 前記第１〜第３の素子形成領域に残存する前記導電膜の
    側面のみに第２の絶縁膜をそれぞれ形成する工程と、 残存する前記導電膜及び前記第２の絶縁膜をマスクとし
    て、前記第１及び第３の素子形成領域には前記第１の不
    純物と同じ導電型の第３の不純物を、前記第２の素子形
    成領域には前記第２の不純物と同じ導電型の第４の不純
    物を選択的にそれぞれ高濃度に導入する工程とを有する
    ことを特徴とする半導体装置の製造方法。
30. 【請求項３０】 前記第１の絶縁膜を選択的に酸化し
    て、前記第３の素子形成領域の前記第１の絶縁膜の一部
    を厚い膜厚に形成し、この厚い膜厚部位上に前記導電膜
    を残すようにパターニングすることを特徴とする請求項
    ２９に記載の半導体装置の製造方法。
31. 【請求項３１】 前記第３の素子形成領域上の前記導電
    膜の前記第２のトランジスタ側の一部を除去する際に、
    前記第２のトランジスタ側の前記導電膜を部分的に残し
    て除去するとともに、 前記導電膜の前記部分的に残った部位の長手方向に近接
    する前記第３の素子形成領域の部位を元の導電型に保持
    することを特徴とする請求項２９に記載の半導体装置の
    製造方法。
32. 【請求項３２】 前記第３の素子形成領域において、導
    入された前記第３の不純物と前記第１の不純物との濃度
    比を１００のオーダーとすることを特徴とする請求項２
    ９〜３１のいずれか１項に記載の半導体装置の製造方
    法。