KR910005763B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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KR910005763B1 KR1019870012530A KR870012530A KR910005763B1 KR 910005763 B1 KR910005763 B1 KR 910005763B1 KR 1019870012530 A KR1019870012530 A KR 1019870012530A KR 870012530 A KR870012530 A KR 870012530A KR 910005763 B1 KR910005763 B1 KR 910005763B1
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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 본 발명의 1실시예를 나타낸 단면도.
제2도는 본 발명의 1실시예를 따른 효과를 설명하기 위한 단면도.
제3도 내지 제5도는 본 발명의 다른 실시예를 나타낸 단면도.
제6도는 종래의 반도체집적회로의 구조를 나타낸 일부사시도.
제7도는 종래의 입력보호회로를 나타낸 도면.
제8도 및 제9도는 종래의 MOS트랜지스터의 단면도.
제10도는 종래의 MOS트랜지스터의 제조공정을 나타낸 단면도.
제11도는 종래의 MOS트랜지스터의 결점을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 리이드 2 : Au선
3 : Al패턴 4 : 입력보호회로
5 : 반도체기판 6 : 반도체집적회로
7 : 모울드수지 Trl, Tr2 : MOS트랜지스터
11, 15, 33 : 소오스 12, 16, 34 : 드레인영역
13 : 게이트절연막 14 : 게이트전극
17, 18 : 얕은영역 21 : 불순물
31, 31' : 레지스트 32, 32' : 제1 및 제2 이온
[산업상의 이용분야]
본 발명의 자기정합(self-alignment)으로 MOS트랜지스터를 형성시켜주도록 된 반도체장치의 제조방법에 관한 것으로, 특히 반도체집적회로의 외부도출핀에 접속되는 입력보호회로의 서어지(serge)흡수용 MOS트랜지스터를 제조하는 방법에 관한 것이다.
[종래의 기술 및 그 문제접]
반도체집적회로에는 일반적으로 외부로부터의 서어지(펄스형태의 고전압스트레스)나 DC스트레스(정상적인 고전압스트레스)에 의한 내부소자의 파괴를 방지하기 위한 특별한 회로(이하, 입력보호회로라고 칭함)가 설치되어져 있다.
제6도는 종래의 반도체적회로구조의 일례를 나타낸 것으로, 신호는 리이드(1)와, 리이드(1)와 전기적으로 접속된 Au선(2), 이 Au선(2)과 전기적으로 접속되어 반도체기판(5)위에 형성된 Al패턴(3)을 통해 입력보호회로(4)를 거쳐 내부회로에 도달하게 된다. 여기서, 도면중 참조부호 6은 반도체집적회로, 7은 모울드수지를 나타낸다.
제7도는 상기 입력보호회로를 나타낸 것으로, 이 입력보호회로는 저항(R1,R2)과 MOS트랜지스터(Tr1,Tr2)에 의해 흡수된다. 또 정상적인 DC스트레스는 MOS트랜지스터(Tr2)에 의해 흡수된다.
다음, 제8도 및 제9도에 상기 MOS트랜지스터(Tr1 또는 Tr2)의 종래예의 단면도를 도시하고 있는 바, 먼저 제8도에 도시된 MOS트랜지스터는 반도체기판(5)위에 소오스영역(11)과 드레인영역(12)이 형성되고, 반도체기판(5)의 표면에 게이트절연막(13)과 게이트전극(14)이 형성된다. 제9도에서는 소오스 및 드레인영역(15,16)과 게이트전극(14) 사이에 소오스 및 드레인영역(15,16)의 불순물농도에 비해 낮으면서 얕은 영역(17,18)이 형성되어 있다. 따라서, 이러한 MOS트랜지스터는 LDD(Lightly Doped Drain) 트랜지스터라 일컬어지며, 트랜지스터의 미세화에 유리한 구조로 되어 있다.
제7도 도시된 MOS트랜지스터(Tr1, Tr2)의 제조공정의 종래예를 제10도(a) 및 제10도(b)에 도시하였다. 이러한 종래예에서는 소오스 및 드레인영역이 자기정합으로 형성된다. 즉 반도체기판(5)의 표면에 열산화막(13)과 다결정실리콘(14)을 퇴직시킨 후 패터닝하여 게이트산화막(13)과 게이트전극(14)을 형성한다. 또한, 반도체기판(5)과 다른 도전형의 불순물(21)을 이온주입하고[제10도(a)], 그 후 열확산에 의해 소오스 및 드레인영역(11,12 또는 17,18)을 형성된다[제10도(b)].
소자의 미세화는 트랜지스터의 소오스 및 드레인영역의 깊이(Xi)를 얕게 하고, 불순물농도를 낮게 하는 경향이 있다(제11도 참조). 드레인영역(11 또는 17)의 불순물농도의 저하는 드레인영역의 고저항화를 초래하게 되므로, 드레인전류에 의한 접합파괴전력은 감소한다. 또 소오스 및 드레인영역의 깊이(Xi)가 얕아지게 되면, 접합측면부의 곡률변경(R)이 작아지게 된다. 곡률반경(R)의 감소는 접합측면부의 공간전하층내의 전계의 증대를 초래하여, 접합파괴내압의 열화를 초래하게 된다.
이상과 같이 고집적화함에 따라 접합파괴내성이 열화되게 되므로, 종래의 공정과 같이 MOS트랜지스터의 소오스, 드레인영역을 자기정합으로 제조하였을 때, 고집적화에 따라 입력보호회로의 MOS트랜지스터(Tr1,Tr2)의 접합파괴내성이 열화되고, 또 반도체집적회로의 외부로부터의 서어지 또는 DC스트레스에 대한 내성이 열화된다는 문제점이 있었다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로, MOS트랜지스터의 소오스, 드레인을 자기정합으로 형성하는 통상의 반도체집적회로에서, 입력보호회로를 구성하는 MOS트랜지스터의 소오스·드레인영역에 형성된 접합곡면부의 곡률반경을 크게 함으로써, 이 곡면영역의 전계를 완하시켜 접합파괴내성을 향상시킬 수 있도록 된 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 입력보호회로에 MOS트랜지스터를 갖춘 반도체집적회로의 제조공정에 있어서, 입력보호회로의 MOS트랜지스터의 소오스 또는 드레인영역을 마스크맞춤으로 형성시킨 후 절연막과 도전성 피막을 적층형성하고, 이를 희망하는 형태로 패터닝하여 게이트절연막과 게이트전극을 형성시킨 후 이를 마스크로 하여 불순물을 주입시킴으로써 자기정합으로 적어도 다른 트랜지스터의 소오스, 드레인영역을 형성하는 것이다.
[작용]
상기와 같이 구성된 본 발명은 입력보호회로의 트랜지스터를 상기한 바와 같이 형성시켜 줌으로써, 포토레지스트를 마스크로 하여 이온주입할 때 상기 트랜지스터에 형성되는 소오스 또는 드레인의 불순물농도를 높여 확산저항을 낮추어 주게 되므로 드레인전류에 의한 접합파괴전력을 증가시켜 줌과 더불어, 소오스 또는 드레인영역에 형성된 접합곡면부의 곡률반경을 크게 해 줌으로써 이 곡면영역의 전계를 완화시켜 접합파괴 내성을 향상시킬 수가 있게 된다.
[실시예]
본 발명은 트랜지스터의 소오스, 드레인영역을 자기정합으로 형성시켜 주는 반도체집적회로에 있어서, 입력보호회로의 MOS트랜지터만 그 소오스 또는 드레인영역을 마스크맞춤으로 형성하는 제조방법인 바, 이하 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 입력보호회로의 MOS트랜지스터의 제조공정례를 나타낸 것으로, 반도체기판(5)의 표면에 레지스트(31)를 부착시켜 패터닝한 후 제1이온(32)을 이온주입[제1도(a)]함으로써 게이트절연막(13)과 게이트전극(14)의 패터닝전에 소오스 또는 드레인영역(33,34)을 형성시켜 둔다. 더욱이 이들 게이트절연막(13)과 게이트전극(14)을 다른 MOS소장에 대해서도 동시에 형성시킨 후, 게이트전극(14)을 마스크로 하여 제1이온(32)과 같은 도전형의 제2이온(32')을 이온주입해 주게 되므로 입력보호회로 이외의 회로에 있는 MOS트랜지스터의 소오스와 드레인(11,12)이 형성된다. 이때 입력보호회로의 MOS트랜지스터 및 다른 MOS트랜지스터의 쌍방에 제2이온(32')의 이온주입이 행해지다[제1도(b)].
이상과 같이 하여 반도체집적회로에는 입력보호회로에 마스크맞춤으로 주입된 제1이온(32) 및 자기정합으로 주입된 제2이온(32')으로 형성된 소오스 또는 드레인영역을 갖춘 제1MOS트랜지스터와, 입력보호회로 이외의 회로에 제2이온(32')만으로 형성되어 소오스 및 드레인을 갖춘 제2MOS트랜지스터가 존재하게 된다.
제1 및 제2MOS트랜지스터의 단면도를 각각 제2도(a) 및 제2도(b)에 도시하였는 바, 제1MOS트랜지스터에 있는 소오스 또는 드레인영역의 불순물을 N1, 접합측면부의 곡률을 r1, 횡방향의 넓이를 y1, 제2MOS트랜지스터에 있는 소오스, 드레인의 농도를 N2, 접합측면부의 곡률을 r2, 횡방향의 넓이를 y2로 한다. 여기서 본 발명의 효과를 얻기 위해 다음과 같은 조건을 만족하는 것으로 한다.
즉, y1〉y2, rl〉r2, N1〉N2.
다음, 본 발명의 제2실시예를 제3도에 도시하였다. 먼저 반도체기판(5)의 표면에 래지스트(31)를 부착시켜 패터닝한 후 제1이온(32)을 이온주입한다[제3도(a)]. 또 레지스트(31) 또는 레지스트(31)를 떼어낸후의 공정에서 새롭게 부착시켜 패터닝된 레지스트(31')를 마스크로 하여 제1이온 또는 동일한 도전성의 제2이온(32＂)을 이온주입한다[제3도(b)]. 이상과 같이 하여 MOS트랜지스터의 소오스 또는 드레인영역은 동일하거나 또는 동일도전성을 갖는 2종류의 이온에 의해 마스크맞춤으로 형성되고[제3도(c)], 이후 제1도(b)의 경우에 마찬가지로 게이트절연막(13)과 게이트전극(14)을 패터닝하여 형성시킨 후 게이트전극(14)을 마스크로 하여 제1 및 제2이온과 동일하거나 또는 동일도전성의 이온이 이온주입된다[제3도(d)]. 이때 소오스 또는 드레인영역을 마스크맞춤으로 형성하는 이온의 주입회수는 제2실시에와 같이 2회만이 아니라 그 이상이어도 좋다.
다음 본 발명의 제3실시예를 제4도에 도시하였는 바, 이 실시예에서는 드레인 또는 소오스영역중 한쪽, 예컨데 소오스영역(33)만을 레지스트에 의한 마스크맞춤으로 형성하는 일례를 나타낸다.
또, 본 발명의 제4실시예를 제5도에 도시하였는 바, 이 실시예에서는 드레인영역 모두를 레지스트에 의한 마스크맞춤으로 이온주입을 행하지만, 주입되는 이온을 소오스와 드레인으로 나눈 것이다. 즉, 소오스영역(33)에만 제1이온을 주입하고 드레인영역(35)에만 제2이온을 주입하여, 소오스와 드레인영역의 구조를 불균형으로 만든 것이다.
또한 본 발명은 상기 실시예에서만 한정되지 않고 여러가지로 응용할 수 있다. 예컨데 상기 실시예에서는 마스크맞춤으로 입력보호회로에 있는 트랜지스터의 소오스와 드레인을 형성하므로 게이트전극(14)을 패터닝한 후 게이트전극(14)을 마스크로 하여 다시 이온주입하였지만, 입력보호회로의 트랜지스터에 대해서는 그 소오스와 드레인영역을 레지스트로 덮어 이온주입되지 않도록 해도 좋다. 또 입력보호회로의 소오스와 드레인형성은 이온주입이 아니고, 예컨데 확산으로도 형성할 수 있다. 이 경우 마스크재료로는 실리콘질화막 등을 이용할 수 있고, 고농도로 불순물을 함유한 유리로부터 열확산시켜도 좋다. 예컨데, 인을 포함하고 있는 유리로부터 인을 열확산시킬 수도 있다.
[발명의 효과]
본 발명의 효과는 MOS트랜지스터의 소오스와 드레인을 자기정합으로 형성시켜주는 반도체집적회로에서 입력보호회로의 MOS트랜지스터를 마스크맞춤으로 형성시켜주고, 소오스 또는 드레인영역의 불순물농도를 높여서 확산층저항을 낮추어 주므로 드레인전류에 의한 접합파괴전력을 증가시켜주며, 또 소오스 또는 드레인영역에 형성된 접합곡면부의 곡률반경을 크게 해줌으로써 이 곡면영역의 전계를 완화시켜 접합파괴내성을 향상시켜 주는 것이다.
본 발명에 따른 입력보호회로에 있는 트랜지스터의 소오스 또는 드레인영역의 횡방향이넓이[y1; 제2도(a)]는 입력보호회로 이외의 트랜지스터의 소오스, 드레인영역의 횡방향넓이[y2; 제2도(b)]보다도 클 필요가 있는데, 이러한 조건이 만족되지 않는다면 트랜지스터의 전기적 특성은 본래대로 자기정합으로 형성된 소오스 또는 드레인영역의 특성을 나타낸다.
소오스 또는 드레인영역의 농도를 높이면 드레인전류에 의한 접합파괴전력이 증가한다는 근거는, 소오스 또는 드레인영역의 확산저항이 높은 구조를 갖는 LDD트랜지스터의 접합파괴전력이 확산층저항이 낮은 트랜지스터에 비해 낮다는 점에 있다.
그 이유는 다음과 같다.
지금 확산층저항을 R이라 하면, 드레인전류(I)에 의한 전력(W)은 W=I2R로 된다. 즉, 확산층저항(R)이 높을수록 접합파괴전력(W)에 이르게 되는 전류(I)는 작아지게 된다.
또 소오스 또는 드레인영역에 형성되는 접합고면부의 곡률반경을 크게 하는 것이 곡면영역의 전계를 완화시키는 것은 전자기학의 법칙에서 밝혀져 있는 바, 이러한 전계의 완화는 접합파괴전류를 분산시켜 접합의 영구파괴를 일으키기 어렵게 하는 효과가 있다.
본 발명의 효과를 최대로 얻기 위해서는 소오스 및 드레인의 양 영역의 저항을 낮게 하고 곡률반경을 크게 하면 된다. 그러나 저항을 낮게 하는 것이나 곡률반경을 크게 하는 것중 어느 한쪽을 실시하여도 본 발명의 효과가 얻어지고, 소오스 또는 드레인중 어느 한 영역에만 실시하여도 본 발명의 효과가 얻어진다.
본 발명은 자기정합으로 소오스, 드레인영역을 형성시켜 주는 반도체집적회로에 있는 입력보호회로의 트랜지스터에 있어서, 그 소오스 또는 드레인영역에 마스크맞춤으로 불순물을 주입하는 것으로, CMOS구조를 갖는 반도체집적회로인 경우 N웰영역 또는 P웰영역을 형성하는 리소그래피(lithography)공정으로 동시에 입력보호회로에 있는 트랜지스터의 소오스 또는 드레인을 웰과 함께 형성할 수 있으므로 공정을 줄일 수가 있다. 또, 예컨대 1개의 트랜지스터와 1개의 캐패시터로 메모리셀이 구성된 다이나믹메모리에서 트랜지스터의 게이트전극을 패터닝하기 전에 MOS캐패시터를 디플리션화하기 위한 불순물주입을 행하는 제조방법에 있어서, 디플리션화 불순물을 주입하기 위한 리소그래피공정으로 동시에 입력보호회로에 있는 트랜지스터의 소오스 또는 드레인영역을 디플리션화 불순물로 형성시켜 줄 수가 있어 공정을 줄일 수 있게 된다. 또한 입력보호회로에 있는 트랜지스터의 소오스 또는 드레인영역을 웰의 형성시에 형성한다면 곡률반경을 크게 할 수 있고, 디플리션화 불순물로 형성한다면 확산층의 저항을 낮게 할 수 있다.
또 트랜지스터가 LDD구조이면 소오스, 드레인영역의 불순물농도는 디플리션화 영역의 불순물농도에 비해 작게 설계되어 집적도가 증가함에 대해, 소오스와 드레인영역의 확산층저항은 디플리션화 영역의 비저항(非抵抗)에 비해 높게 되는 경향이 있다. 또한 마스크맞춤으로 소오스 또는 드레인영역을 형성시켜 주는 것은 고집적화에는 불리하지만, 그것도 게이트전극의 소오스·드레인방향의 길이(L)가 짧은 트랜지스터뿐으로서 입력보호회로의 트랜지스터와 같이 길이(L)를 충분히 길게 설계할 수 있는 트랜지스터에 있어서는 전혀 곤란하지 않게 된다.

Claims (3)

  1. 집적회로의 외부도출핀(3)에 접속됨과 더불어 서어지흡수용 MOS트랜지스터(Tr1)를 갖춘 입력보호회로와, 이 입력보호회로에 의해 보호되는 내부회로를 구성하는 MOS트랜지스터를 구비한 바도체장치의 제조방법에 있어서, 상기 입력보호회로의 MOS트랜지스터가 형성되는 1도전형의 반도체기판(5)위에 마스크재(31)를 형성하는 공정과, 상기 마스크재를 패터닝하여 상기 입력보호회로의 MOS트랜지스터의 소오스·드레인형성영역을 노출시키는 공정, 상기 패터닝된 마스크재를 마스크로 해서 상기 반도체기판에 제2도전형의 불순물(32)을 주입하여 상기 입력보호회로의 MOS트랜지스터의 소오스·드레인영역을 형성하는 공정, 상기 마스크재를 제거하는 공정, 상기 반도체기판위에 절연막 및 도체층을 적층시키는 공정, 상기 절연막 및 도체층을 패터닝하여 상기 입력보호회로의 MOS트랜지스터 및 상기 내부회로의 MOS트랜지스터의 게이트절연막(13)과 게이트전극(14)을 각각 형성하는 공정 및, 상기 게이트절연막 및 게이트전극을 마스크로 하여 상기 내부회로의 MOS트랜지스터의 소오스·드레인영역을 형성하는 제2도전형의 불순물(32')을 주입하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 내부회로에 형성되는 제2도전형의 웰영역을 형성하기 위한 불순물주입공정과 상기 입력보호회로의 MOS트랜지스터의 소오스·드레인영역을 형성하기 위한 불순물주입공정이 동시에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 내부회로는 1개의 MOS트랜지스터와 디플리션화 영역을 갖는 1개의 MOS캐패시터로 구성된 기억소자를 갖춘 다이나믹메모리인 경우, 상기 디플리션화 영역을 형성하기 위한 불순물주입 공정과 상기 입력보호회로의 MOS트랜지스터의 소오스·드레인영역을 형성하기 위한 불순물주입공정이 동시에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
KR1019870012530A 1986-11-07 1987-11-06 반도체장치의 제조방법 KR910005763B1 (ko)

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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5236851A (en) * 1988-07-14 1993-08-17 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor devices
US5270226A (en) * 1989-04-03 1993-12-14 Matsushita Electric Industrial Co., Ltd. Manufacturing method for LDDFETS using oblique ion implantion technique
US5028556A (en) * 1990-02-16 1991-07-02 Hughes Aircraft Company Process for fabricating radiation hard high voltage devices
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
JP3119902B2 (ja) * 1991-07-16 2000-12-25 三菱電機株式会社 半導体装置およびその製造方法
US5894158A (en) * 1991-09-30 1999-04-13 Stmicroelectronics, Inc. Having halo regions integrated circuit device structure
JPH06232354A (ja) * 1992-12-22 1994-08-19 Internatl Business Mach Corp <Ibm> 静電気保護デバイス
KR0135166B1 (ko) * 1993-07-20 1998-04-25 문정환 반도체장치의 게이트 형성방법
US5393687A (en) * 1993-12-16 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of making buried contact module with multiple poly si layers
FR2716294B1 (fr) * 1994-01-28 1996-05-31 Sgs Thomson Microelectronics Procédé de réalisation d'un transistor bipolaire pour protection d'un circuit intégré contre les décharges électrostatiques.
JPH07321306A (ja) * 1994-03-31 1995-12-08 Seiko Instr Inc 半導体装置およびその製造方法
US5472899A (en) * 1994-03-23 1995-12-05 United Microelectronics Corporation Process for fabrication of an SRAM cell having a highly doped storage node
KR100189964B1 (ko) 1994-05-16 1999-06-01 윤종용 고전압 트랜지스터 및 그 제조방법
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
US6004854A (en) * 1995-07-17 1999-12-21 Micron Technology, Inc. Method of forming CMOS integrated circuitry
US5534449A (en) * 1995-07-17 1996-07-09 Micron Technology, Inc. Methods of forming complementary metal oxide semiconductor (CMOS) integrated circuitry
US5985724A (en) * 1996-10-01 1999-11-16 Advanced Micro Devices, Inc. Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
US5963809A (en) * 1997-06-26 1999-10-05 Advanced Micro Devices, Inc. Asymmetrical MOSFET with gate pattern after source/drain formation
US5986314A (en) * 1997-10-08 1999-11-16 Texas Instruments Incorporated Depletion mode MOS capacitor with patterned Vt implants
US6238975B1 (en) * 1998-11-25 2001-05-29 Advanced Micro Devices, Inc. Method for improving electrostatic discharge (ESD) robustness
US6417541B1 (en) * 2001-01-12 2002-07-09 Chartered Semiconductor Manufacturing Ltd ESD protection network with field oxide device and bonding pad
US7723748B2 (en) * 2007-10-02 2010-05-25 Ricoh Company, Ltd. Semiconductor device including electrostatic discharge protection circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5188158A (ko) * 1975-01-31 1976-08-02
US4028717A (en) * 1975-09-22 1977-06-07 Ibm Corporation Field effect transistor having improved threshold stability
GB1569897A (en) * 1975-12-31 1980-06-25 Ibm Field effect transistor
US4235011A (en) * 1979-03-28 1980-11-25 Honeywell Inc. Semiconductor apparatus
US4294002A (en) * 1979-05-21 1981-10-13 International Business Machines Corp. Making a short-channel FET
FR2461360A1 (fr) * 1979-07-10 1981-01-30 Thomson Csf Procede de fabrication d'un transistor a effet de champ du type dmos a fonctionnement vertical et transistor obtenu par ce procede
US4354307A (en) * 1979-12-03 1982-10-19 Burroughs Corporation Method for mass producing miniature field effect transistors in high density LSI/VLSI chips
JPH0695563B2 (ja) * 1985-02-01 1994-11-24 株式会社日立製作所 半導体装置
JPH0646662B2 (ja) * 1983-12-26 1994-06-15 株式会社日立製作所 半導体装置
EP0161983B1 (en) * 1984-05-03 1992-07-01 Digital Equipment Corporation Input protection arrangement for vlsi integrated circuit devices

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EP0266768B1 (en) 1994-03-16
DE3789350T2 (de) 1994-07-14
JPS63119574A (ja) 1988-05-24

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