KR0135166B1 - 반도체장치의 게이트 형성방법 - Google Patents

반도체장치의 게이트 형성방법

Info

Publication number
KR0135166B1
KR0135166B1 KR1019930013692A KR930013692A KR0135166B1 KR 0135166 B1 KR0135166 B1 KR 0135166B1 KR 1019930013692 A KR1019930013692 A KR 1019930013692A KR 930013692 A KR930013692 A KR 930013692A KR 0135166 B1 KR0135166 B1 KR 0135166B1
Authority
KR
South Korea
Prior art keywords
polysilicon
amorphous silicon
deposited
gate
forming
Prior art date
Application number
KR1019930013692A
Other languages
English (en)
Other versions
KR950004410A (ko
Inventor
변정수
김형준
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019930013692A priority Critical patent/KR0135166B1/ko
Priority to DE4420052A priority patent/DE4420052C2/de
Priority to JP6189005A priority patent/JP2707415B2/ja
Publication of KR950004410A publication Critical patent/KR950004410A/ko
Priority to US08/565,634 priority patent/US5712181A/en
Application granted granted Critical
Publication of KR0135166B1 publication Critical patent/KR0135166B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 반도체장치의 게이트형성 방법에 관한 것으로, 붕소침투 및 폴리사이드의 열적불안정 요인에 의한 불량을 방지하기 위하여 게이트로서 폴리실리콘/비정질실리콘/게이트절연막의 구조를 증착하고 BF2 +를 이온주입한 후 고융점 금속을 증착하고 실리사이드화하여 폴리사이드를 형성한다.

Description

반도체장치의 게이트 형성방법
제 1도 및 제 2도는 본 발명의 제1실시예를 나타낸 도면
제 3도 내지 제 6도는 본 발명의 제2실시예를 나타낸 도면
＊도면의 주요부분에 대한 부호의 설명＊
1 : 기판,2 : 게이트절연막,
3,6 : 비정질실리콘,4,7 : 폴리실리콘,
8 : Co,10 : CoSl2
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체장치의 폴리사이드 게이트 형성방법에 관한 것이다.
종래 초미세 P-MOSFET에 있어서 숏채널효과(Short Channel effect)를 방지하기 위한 방법으로 「S.J Hillenius, W.T.Lynch, Gate material work function considerations for 0.5micron CMOS,IEDM,Tech, Dig.,PP147(1985)」에 개시된 바와 같이 P+폴리실리콘의 형성은 B+나 BF2 +을 이온주입하여 폴리실리콘을 도핑함으로써 이루어지는데, 이때, BF2 +를 사용할 경우에는 BF2 +가 P+얕은 접합(Shallow junction)형성시에 사용되므로 이를 이용하여 폴리실리콘을 도핑하면 공정이 간소화되는 장점이 있으나, BF2 +중에 있는 불소(F)가 실리콘기판으로 붕소침투(Bpenetration)를 촉진시키므로 전기적 특성이 약화되는 문제가 있다.
이에 따라 B+를 이온주입하여 폴리실리콘을 도핑하는데 이 경우에는 도핑프로파일의 테일(Tail)로 인하여 얕은 접합형성에 사용할 수 없는 문제가 있다.
한편 폴리사이드를 사용하여 게이트를 형성하는 경우에 있어서, 살리사이드(Salicide; Self-align silicide)형성공정은 소오스/드레인과 동시에 게이트 폴리실리콘까지 실리사이드를 형성시킬 수 있으므로 공정이 단순화되는 장점이 있다.
실리사이드의 재료로는 Ti나 Co 등의 고융점금속을 사용하는데「M.Tanielian, R. Lajos, S. Blackstone, Silicide-Silicon interface degradation during Tisilicide/polysilicon oxidation, J.Electrochem.Soc,132,1456(1985)」에 발표한 바와 같이 TiSi2는 실리사이드 두께가 불균일해지는 문제가 있으므로, CoTi2의 경우에「S.P.Murada, C.C.Chang, A.C.Adams, Stability of polysrystalline silicon-on-cobalt silicide-silicon structure, J.Vac.Sci.Technol.,B(5),805(1987)」에 발표된 바와 같이 격자상수(lattice parameter)가 실리콘과 아주 유사하기 때문에 재결정과 입자성장 현상에 의해 실리사이드가 폴리실리콘과 층이 바뀌므로 특성이 약화된다.
특히 이와 같은 현상은 붕소(B)로 도핑된 폴리실리콘에서도 동일하게 발생한다. 본 발명은 상술한 문제점을 해결하기 위한 것으로, 붕소침투현상이 억제되고 열적 안정성이 높은 반도체 장치의 게이트형성방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 게이트절연막위에 비정질실리콘을 증착하고 스탠바이(Stanf-by)상태에서 증착조건을 변경하여 폴리사이드 형성시 소모되리라고 예상되는 두께만큼 폴리실리콘을 연속으로 증착한 후, BF2 +를 이온주입하고 열처리한 다음 Co 박막을 증착하여 열처리하여 폴리사이드(CoTi2)를 형성한다.
이하 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
제1도 및 제2도를 참조하여 본 발명의 제1실시예를 설명하면 다음과 같다.
제1실시예
제1도(a)에 도시한 바와 같이 실리콘기판(1)상에 게이트절연막(2)을 형성하고 게이트 형성을 위한 물질로서, 폴리실리콘(4)을 증착한 후 BF2 +를 이온주입하고 열처리를 행하면 폴리실리콘은 주상결정구조(Columnar structure)를 가지므로 불순물의 도핑시 기판에 수직으로 형성된 입계(grain bounday)(V)를 따라서 도판트(Dopant)가 파이프라인확산(Pipe-line diffusion)되게 된다.
한편, 제1도(b)와 같이 비정질실리콘(3)을 증착하고 BF2 +를 이온주입한 후 열처리를 행하면 재결정(recrystallization)이 일어나며 이때 결정의 크기는 폴리실리콘의 결정의 크기보다 크게 된다.
따라서 본 발명의 제1실시예는 제1도(c)에 도시한 바와 같이 실리콘기판(1)상에 게이트산화막(2)으로서, N2O산화막을 80Å정도 두께로 형성한 다음 비정질실리콘(3)과 폴리실리콘(4)을 연속적으로 증착한 후, BF2 +를 이온주입하고 열처리를 행한다.
이와 같이 하게 되면 (c)에 도시한 바와 같이 기판에 대해 수평으로 입계(grain boundary)(H)가 형성되며 이를 전후하여 폴리실리콘(4′)과 비정질실리콘(3′)의 결정입계가 서로 연결되지 않게 된다.
따라서 열처리공정시 불순물이온이 결정입계를 통해 기판으로 빠르게 확산되는 것을 차단하는 완충작용을 하게 됨에 따라 붕소침투(B penetrarion)를 억제할 수 있다.
비교예
상기 본 발명의 제1실시예의 효과를 보다 명확히 설명하기 위한 비교예를 설명하면, 게이트형성용 실리콘박막의 총두께를 3500Å으로 설정하고 게이트절연막인 산화막위에 비정질실리콘과 폴리실리콘을 각각 2500Å,1000Å 적층한 적층막(①),3500Å두께의 비정질실리콘(②), 폴리실리콘과 폴리실리콘을 각각 2500Å,1000Å적층한 적층막(③) 및 3500Å두께의 폴리실리콘(④)을 각각 형성하고 BF2 +를 4×1015㎝-2의 도우즈량으로 35KeV의 에너지에 의해 주입한 후 900℃에서 6-70분간 열처리한 결과물의 면저항값의 변화를 제2도에 나타낸 바, 제2도에서 알 수 있은 바와 같이 본 발명의 제1실시예에 따른 비정질 실리콘과 폴리실리콘으로 된 적층구조의 박막(①)의 면저항이 다른 비교예에 따른 박막보다 전도가 좋다.
다음에 제3도 내지 제6도를 참조하여 본 발명의 제2실시예를 설명하면 다음과 같다.
제2실시예
제3도(a)에 도시한 바와 같이 실리콘기판(1)상에 게이트절연막(2)을 형성하고 폴리실리콘(7)(또는 비정질실리콘)을 증착하고 BF2 +를 이온주입한 다음 열처리한 후 그 위에 Co박막(8)을 증착하고 900℃온도에서 열처리하여 CoSi2(10)를 형성한 경우에는 (a)와 같이 CoSi2/Si의 계면이 불균일하였다.
이에 본 발명의 제2실시예는 제3도(b)에 도시한 바와 같이 게이트절연막(2)상에 비정질실리콘(6)을 2500Å정도 증착하고 이어서 폴리실리콘(7)을 1000Å정도 증착한 후, Co박막(8)을 증착하고 열처리하며 비정질실리콘(6')은 재결정화되고 폴리실리콘과 Co는 폴리사이드, 즉 CoSi2(10)을 형성한다.
이와 같이 하면기판에 수평하게 형성된 입계(H)가 과잉실리사이드 형성을 억제하므로 균일한 두께의 CoSi2층(10')이 형성된다.
비교예
상기 제2실시예에 대한 예로서, 제4도에 도시한 바와 같이 MOS커패시터를 구성하는바, 비교예(①)은 80Å두께의 게이트절연막(2)상에 비정질실리콘을 3500Å증착한 후 Co를 증착하고 열처리하고 비교예②는 게이트절연막(2)상에 2500Å두께의 폴리실리콘과 1000Å 두께의 폴리실리콘과 1000Å두께의 폴리실리콘의 적층구조를 형성한 후 Co를 증착하고 열처리하여 CoSi2를 형성하였으며, 비교예③은 폴리실리콘을 3500Å두께로 증착한 후 Co를 증착하고 열처리하여 CoSi2를 형성하였다.
이를 게이트절연막(2)상에 비정질실리콘을 2500Å, 폴리실리콘을 1000Å증착한 후 Co를 증착하고 열처리하여 CoSi2를 형성한 본 발명의 실시예①와 비교하기 위해 각각의 결과물의 MOS커패시터의 I-V특성을 제5도에 도시한 바, 본 발명의 실시예의 경우가 비교예②,③의 경우에 비해 브레이크다운 전압이 더 크고 누설전류는 더 작았다.
또한, 상기 결과물의 C-V특성을 나타낸 제6도에서 알 수 있듯이 본 발명의 실시예의 경우(제6도(a) 폴리실리콘(1000Å)/비정질실리콘(2500Å)/게이트절연막)와 비교예①의 경우(제6도 (b) 비정질실리콘(3500Å)/게이트절연막)에 비교예②(제6도(c) 폴리실리콘(1000Å)/폴리실리콘(1000Å)/게이트 절연막) 및 비교예③(제6도 (d) 폴리실리콘(3500Å)/게이트절연막)의 경우보다 C-V특성이 더 우수하였다.
이상 상술한 바와같이 본 발명에 의하면, P+폴리게이트 형성시 붕소침투 및 폴리사이드의 열적불안정 요인에 의한 불량을 방지할 수 있으므로 반도체장치의 전기적특성 향상에 기여할 수 있게 된다.

Claims (4)

  1. 반도체 기판상에 형성된 게이트 절연막상에 비정질 실리콘층을 형성하는 제1단계와, 상기 비정질 실리콘층상에 폴리실리콘을 형성하는 제2단계와, 상기 폴리실리콘상에 고융점 금속층을 형성하는 제3단계와, 상기 반도체 기판을 열처리하는 제4단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 형성 방법.
  2. 제1항에 있어서, 상기 고융점 금속으로 Co를 증착함을 특징으로 하는 반도체 장치의 게이트 형성 방법.
  3. 제1항에 있어서, 상기 비정질 실리콘층과 폴리 실리콘층은 각각 2500Å,1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 게이트 형성 방법.
  4. 제1항에 있어서, 제4단계의 열처리 공정으로 상기 폴리 실리콘층은 상기 고융점 금속과 반응되어 폴리 사이드가 되는 것을 특징으로 하는 반도체 장치의 게이트 형성 방법.
KR1019930013692A 1993-07-20 1993-07-20 반도체장치의 게이트 형성방법 KR0135166B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019930013692A KR0135166B1 (ko) 1993-07-20 1993-07-20 반도체장치의 게이트 형성방법
DE4420052A DE4420052C2 (de) 1993-07-20 1994-06-08 Verfahren zur Herstellung eines Silizid-Gates für MOS-Halbleitereinrichtungen
JP6189005A JP2707415B2 (ja) 1993-07-20 1994-07-20 半導体装置のゲート形成方法
US08/565,634 US5712181A (en) 1993-07-20 1995-11-29 Method for the formation of polycide gate in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930013692A KR0135166B1 (ko) 1993-07-20 1993-07-20 반도체장치의 게이트 형성방법

Publications (2)

Publication Number Publication Date
KR950004410A KR950004410A (ko) 1995-02-18
KR0135166B1 true KR0135166B1 (ko) 1998-04-25

Family

ID=19359624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930013692A KR0135166B1 (ko) 1993-07-20 1993-07-20 반도체장치의 게이트 형성방법

Country Status (4)

Country Link
US (1) US5712181A (ko)
JP (1) JP2707415B2 (ko)
KR (1) KR0135166B1 (ko)
DE (1) DE4420052C2 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703672B1 (en) * 1995-09-29 2004-03-09 Intel Corporation Polysilicon/amorphous silicon composite gate electrode
US5893747A (en) * 1995-10-07 1999-04-13 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a polysilicon film of a semiconductor device
US5981364A (en) * 1995-12-06 1999-11-09 Advanced Micro Devices, Inc. Method of forming a silicon gate to produce silicon devices with improved performance
US5994182A (en) * 1996-01-18 1999-11-30 Micron Technology, Inc. Method of reducing outdiffusion from a doped three-dimensional polysilicon film into substrate by using angled implants
US5665611A (en) * 1996-01-31 1997-09-09 Micron Technology, Inc. Method of forming a thin film transistor using fluorine passivation
US5767004A (en) * 1996-04-22 1998-06-16 Chartered Semiconductor Manufacturing, Ltd. Method for forming a low impurity diffusion polysilicon layer
US5837598A (en) * 1997-03-13 1998-11-17 Lsi Logic Corporation Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same
US5885861A (en) * 1997-05-30 1999-03-23 Advanced Micro Devices, Inc. Reduction of dopant diffusion by the co-implantation of impurities into the transistor gate conductor
US6406952B2 (en) * 1997-07-14 2002-06-18 Agere Systems Guardian Corp. Process for device fabrication
TW401613B (en) * 1998-04-24 2000-08-11 Mosel Vitelic Inc Method of forming the channel of metal oxide semiconductor in the integrated circuit
US6114196A (en) * 1999-01-11 2000-09-05 United Microelectronics Corp. Method of fabricating metal-oxide semiconductor transistor
US6566181B2 (en) 1999-02-26 2003-05-20 Agere Systems Inc. Process for the fabrication of dual gate structures for CMOS devices
KR100289372B1 (ko) * 1999-03-10 2001-05-02 김영환 폴리사이드 형성방법
US6797601B2 (en) 1999-06-11 2004-09-28 Micron Technology, Inc. Methods for forming wordlines, transistor gates, and conductive interconnects
US6730584B2 (en) * 1999-06-15 2004-05-04 Micron Technology, Inc. Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures
KR100425988B1 (ko) * 1999-12-18 2004-04-03 엘지전자 주식회사 교환기에서 가입자 보드 메시지 표시 장치
US7135423B2 (en) 2002-05-09 2006-11-14 Varian Semiconductor Equipment Associates, Inc Methods for forming low resistivity, ultrashallow junctions with low damage
US20050136633A1 (en) * 2003-12-18 2005-06-23 Taylor William J.Jr. Blocking layer for silicide uniformity in a semiconductor transistor
KR100596880B1 (ko) * 2004-09-01 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 게이트 형성 방법
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63119574A (ja) * 1986-11-07 1988-05-24 Toshiba Corp 半導体装置の製造方法
US5185279A (en) * 1987-03-31 1993-02-09 Kabushiki Kaisha Toshiba Method of manufacturing insulated-gate type field effect transistor
JPH0277161A (ja) * 1988-09-13 1990-03-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2508818B2 (ja) * 1988-10-03 1996-06-19 三菱電機株式会社 半導体装置の製造方法
JPH0744275B2 (ja) * 1988-10-06 1995-05-15 日本電気株式会社 高耐圧ｍｏｓ型半導体装置の製造方法
KR920010062B1 (ko) * 1989-04-03 1992-11-13 현대전자산업 주식회사 반도체 장치의 실리사이드 형성방법
JPH04100219A (ja) * 1990-08-20 1992-04-02 Seiko Epson Corp 半導体装置の製造方法
JP2585860B2 (ja) * 1990-11-30 1997-02-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5279976A (en) * 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
KR970009976B1 (ko) * 1991-08-26 1997-06-19 아메리칸 텔리폰 앤드 텔레그라프 캄파니 증착된 반도체상에 형성된 개선된 유전체
US5147820A (en) * 1991-08-26 1992-09-15 At&T Bell Laboratories Silicide formation on polysilicon
JPH05109986A (ja) * 1991-10-18 1993-04-30 Seiko Epson Corp 半導体装置の製造方法
JPH05144730A (ja) * 1991-11-21 1993-06-11 Sanyo Electric Co Ltd 半導体装置の製造方法
US5321286A (en) * 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors
US5278096A (en) * 1991-12-23 1994-01-11 At&T Bell Laboratories Transistor fabrication method
US5330929A (en) * 1992-10-05 1994-07-19 Motorola, Inc. Method of making a six transistor static random access memory cell
JPH06132523A (ja) * 1992-10-19 1994-05-13 Mitsubishi Electric Corp Ｍｏｓトランジスタの製造方法
US5350698A (en) * 1993-05-03 1994-09-27 United Microelectronics Corporation Multilayer polysilicon gate self-align process for VLSI CMOS device
US5364803A (en) * 1993-06-24 1994-11-15 United Microelectronics Corporation Method of preventing fluorine-induced gate oxide degradation in WSix polycide structure
DE4440857C2 (de) * 1993-11-16 2002-10-24 Hyundai Electronics Ind Verfahren zur Herstellung einer Gateelektrode einer Halbleitervorrichtung
US5393682A (en) * 1993-12-13 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of making tapered poly profile for TFT device manufacturing
US5393687A (en) * 1993-12-16 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of making buried contact module with multiple poly si layers
US5438006A (en) * 1994-01-03 1995-08-01 At&T Corp. Method of fabricating gate stack having a reduced height

Also Published As

Publication number Publication date
KR950004410A (ko) 1995-02-18
DE4420052A1 (de) 1995-01-26
JPH07147260A (ja) 1995-06-06
DE4420052C2 (de) 1997-07-17
JP2707415B2 (ja) 1998-01-28
US5712181A (en) 1998-01-27

Similar Documents

Publication Publication Date Title
KR0135166B1 (ko) 반도체장치의 게이트 형성방법
KR100353551B1 (ko) 실리사이드 형성방법
KR950002276B1 (ko) 고도로 집적된 회로의 제조공정
US4640844A (en) Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon
US6380055B2 (en) Dopant diffusion-retarding barrier region formed within polysilicon gate layer
US5518958A (en) Prevention of agglomeration and inversion in a semiconductor polycide process
US5801087A (en) Method of forming improved contacts from polysilicon to siliconor other polysilicon layers
US5683920A (en) Method for fabricating semiconductor devices
US6124187A (en) Method of fabricating semiconductor device
KR100190073B1 (ko) 플럭 이온주입을 이용한 반도체장치 및 그 제조방법
US20020068407A1 (en) MOS transistor fabrication method
US6720626B1 (en) Semiconductor device having improved gate structure
JPH02155273A (ja) Ｍｏｓ電界効果トランジスタ
US20050064637A1 (en) [method of manufacturing nmos transistor with p-type gate]
KR0151038B1 (ko) 반도체장치의 폴리사이드 콘택 및 그 형성방법
KR0144413B1 (ko) 반도체소자 및 그 제조방법
JP3186708B2 (ja) 半導体装置の製造方法
US6524954B1 (en) Reduction of tungsten silicide resistivity by boron ion implantation
KR101009350B1 (ko) 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트제조방법
JPH11238871A (ja) 半導体装置
KR0136532B1 (ko) 박막트랜지스터 제조방법
JP3371631B2 (ja) 半導体装置およびその製造方法
JP3183256B2 (ja) 薄膜トランジスタの製造方法
JP2003204058A (ja) 半導体装置及びその製造方法
KR19990080889A (ko) 메탈 게이트의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee