JPH0277161A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0277161A JPH0277161A JP22920688A JP22920688A JPH0277161A JP H0277161 A JPH0277161 A JP H0277161A JP 22920688 A JP22920688 A JP 22920688A JP 22920688 A JP22920688 A JP 22920688A JP H0277161 A JPH0277161 A JP H0277161A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多結晶層を有する半導体装置及びその製造方
法に関するものである。
法に関するものである。
半導体装置の製造方法において、自己整合的な製造が行
われることが、パターン形成に必要なマスク数を減らせ
る点、工程数の短縮が図れる点などから、強く求められ
ている。
われることが、パターン形成に必要なマスク数を減らせ
る点、工程数の短縮が図れる点などから、強く求められ
ている。
第２図（ａ）〜（Ｃ）はそれぞれ自己整合的な製造が行
われる従来のＭＯ８型トランジスタのゲート電極及びソ
ースドレイン領域を形成する工程を示す断面図である。
われる従来のＭＯ８型トランジスタのゲート電極及びソ
ースドレイン領域を形成する工程を示す断面図である。
以下、同図を参照しつつその製造方法について説明する
。
。
まず、シリコン基板１全面に絶縁ＩＩ！ ２を形成し、
この絶縁膜２上にＣＶＤ法等により多結晶ｔａｌ１０３
を同図（ａ）に示すように形成する。この多結晶薄膜３
としてはポリシリコンが広く用いられている。
この絶縁膜２上にＣＶＤ法等により多結晶ｔａｌ１０３
を同図（ａ）に示すように形成する。この多結晶薄膜３
としてはポリシリコンが広く用いられている。
そして、この多結晶１１ＦＪ３をバターニングし、同図
（ｂ）に示すようにゲコト電極３０を形成する。
（ｂ）に示すようにゲコト電極３０を形成する。
そして、同図（Ｃ）に示すように、このゲート電極３０
をマスクとしたイオン注入により、自己整合的に不純物
を注入し、その後拡散することでソースドレイン領域４
を形成する。なお、ＩＢはイオンビームである。
をマスクとしたイオン注入により、自己整合的に不純物
を注入し、その後拡散することでソースドレイン領域４
を形成する。なお、ＩＢはイオンビームである。
従来のＭＯ８型トランジスタのソースドレイン領域は以
上のように自己整合的に製造されていた。
上のように自己整合的に製造されていた。
イオン注入時にマスクとなるゲート電極３ｏは多結晶で
あるため、通常、チャネリング現象は起きない。しかし
ながら、多結晶１ｌｌＩ３を形成する１粒子の粒径が多
結晶薄膜３の膜厚より大きく、第３図に示すように結晶
軸１１が多結晶薄膜３の表面から裏面にか、けて形成さ
れてしまう場合、イオン注入におけるイオンビーム方向
ζ許度角度範囲内において方向が一致する結晶軸１１を
有する粒子が存在する可能性がある。
あるため、通常、チャネリング現象は起きない。しかし
ながら、多結晶１ｌｌＩ３を形成する１粒子の粒径が多
結晶薄膜３の膜厚より大きく、第３図に示すように結晶
軸１１が多結晶薄膜３の表面から裏面にか、けて形成さ
れてしまう場合、イオン注入におけるイオンビーム方向
ζ許度角度範囲内において方向が一致する結晶軸１１を
有する粒子が存在する可能性がある。
このため、ゲート電極３０が多結晶であっても、イオン
注入時に、照射されるイオンがゲート電極３０中の障害
物の少ない多結晶グレインを容易に進む、いわゆ°るチ
ャネリング現象が起ることがある。このことは例えば文
献［Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｏｆ ｔｈｅ
１８ｔｈ （１９８６Ｉｎｔｅｒｎａｔｉｏｎａｌ）
Ｃｏｎｆｅｒｅｎｃｅ 。
注入時に、照射されるイオンがゲート電極３０中の障害
物の少ない多結晶グレインを容易に進む、いわゆ°るチ
ャネリング現象が起ることがある。このことは例えば文
献［Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｏｆ ｔｈｅ
１８ｔｈ （１９８６Ｉｎｔｅｒｎａｔｉｏｎａｌ）
Ｃｏｎｆｅｒｅｎｃｅ 。
ｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ、Ｔｏｋｙｏ、１９８
６、 Ｉ）、 ４８１−４８６Ｊに開示されている。ま
た、発明者等の実験では、数千人のポリシリコン薄膜を
１０ｋｅＶの低エネルギーのイオンが突抜けたことが観
測されている。
ａｎｄ Ｍａｔｅｒｉａｌｓ、Ｔｏｋｙｏ、１９８
６、 Ｉ）、 ４８１−４８６Ｊに開示されている。ま
た、発明者等の実験では、数千人のポリシリコン薄膜を
１０ｋｅＶの低エネルギーのイオンが突抜けたことが観
測されている。
チャネリング現象が生じると、第２図（Ｃ）に示すよう
に不要な不純物６が薄いゲート絶縁膜５を突き抜け、チ
ャネル領域７に注入されてしまい、ソース、ドレイン間
にリークが生じたり、閾値電圧を下げてしまう等のデバ
イス不良を起こす問題点があった。
に不要な不純物６が薄いゲート絶縁膜５を突き抜け、チ
ャネル領域７に注入されてしまい、ソース、ドレイン間
にリークが生じたり、閾値電圧を下げてしまう等のデバ
イス不良を起こす問題点があった。
上記した多結晶層におけるチャネリングを防止するには
、所望の膜厚より小さな粒径の粒子により多結晶薄膜４
を形成すればよい。しかしながら、半導体装置の微細化
加工に伴い多結晶層ＩＩＩ ３の膜厚を薄く形成する傾
向にあり、例えば多結晶薄膜３の膜厚を数千人程度で形
成する場合、通常の膜形成温度で多結晶薄膜３を形成す
ると、多結晶粒子の粒径は多結晶簿膜３の膜厚と同程度
になってしまい、上述した理由からチャネリングを防止
できないという問題点があった。。
、所望の膜厚より小さな粒径の粒子により多結晶薄膜４
を形成すればよい。しかしながら、半導体装置の微細化
加工に伴い多結晶層ＩＩＩ ３の膜厚を薄く形成する傾
向にあり、例えば多結晶薄膜３の膜厚を数千人程度で形
成する場合、通常の膜形成温度で多結晶薄膜３を形成す
ると、多結晶粒子の粒径は多結晶簿膜３の膜厚と同程度
になってしまい、上述した理由からチャネリングを防止
できないという問題点があった。。
この発明は上記のような問題点を解決するためになされ
たもので、膜厚を薄クシても、イオン注入時にチャネリ
ング現象が起きないゲート電極等の多結晶層を有する半
導体装置及びその製造方法を提供することを目的とする
。
たもので、膜厚を薄クシても、イオン注入時にチャネリ
ング現象が起きないゲート電極等の多結晶層を有する半
導体装置及びその製造方法を提供することを目的とする
。
この発明にかかる半導体装置は、第１の多結晶層と、前
記第１の多結晶層上に形成され、前記第１の多結晶層の
結晶粒界を中断させる中間層と、前記中間層上に形成さ
れた第２の多結晶層とを備えて構成されている。
記第１の多結晶層上に形成され、前記第１の多結晶層の
結晶粒界を中断させる中間層と、前記中間層上に形成さ
れた第２の多結晶層とを備えて構成されている。
また、この発明にかかる半導体装置の製造方法は、第１
の多結晶層を形成する工程と、前記第１の多結晶層上に
前記第１の多結晶層の結晶粒界を中断させる中間層を形
成する工程と、前記中間層上に第２の多結晶層を形成す
る工程とを備えている。
の多結晶層を形成する工程と、前記第１の多結晶層上に
前記第１の多結晶層の結晶粒界を中断させる中間層を形
成する工程と、前記中間層上に第２の多結晶層を形成す
る工程とを備えている。
この発明における中間層は第１の多結晶層の結晶粒界を
中断させるため、チャネリングを許容する結晶軸が第２
の多結晶層の表面から第１の多結晶層の裏面にまで延び
て存在することはなくなる。
中断させるため、チャネリングを許容する結晶軸が第２
の多結晶層の表面から第１の多結晶層の裏面にまで延び
て存在することはなくなる。
第１図（ａ）〜（ｅ）はそれぞれこの発明の一実施例で
ある半導体装置のゲート電極及びソースドレイン領域を
形成する工程を示す断面図である。以下、同図を参照し
つつその製造方法を説明する。
ある半導体装置のゲート電極及びソースドレイン領域を
形成する工程を示す断面図である。以下、同図を参照し
つつその製造方法を説明する。
まず、シリコン基板１全面に絶縁膜２を形成し、この絶
縁膜２上にＣＶＤ法等によりポリシリコン等の第１の多
結晶簿膜３ａを形成する。
縁膜２上にＣＶＤ法等によりポリシリコン等の第１の多
結晶簿膜３ａを形成する。
次に、同図（ｂ）に示すように、多結晶薄膜３ａ上に数
十人程度の絶縁ｍ３ｂを中間層として形成する。この絶
縁１１１３ｂとしては、最も簡便には２０人程度の膜厚
の自然酸化膜が用いられる。自然酸化膜は多結晶薄膜３
ａを大気にさらすことにより簡単に形成できる。
十人程度の絶縁ｍ３ｂを中間層として形成する。この絶
縁１１１３ｂとしては、最も簡便には２０人程度の膜厚
の自然酸化膜が用いられる。自然酸化膜は多結晶薄膜３
ａを大気にさらすことにより簡単に形成できる。
そして、この絶縁１１１３ｂ上に多結晶薄膜３ａと同じ
材質の第２の多結晶薄膜３ＣをＣＶＤ法等により同図（
Ｃ）に示すように形成し、その後同図（ｄ）に示すよう
、異方性エツチングにより所望のサイズにバターニング
し、ゲート電極３０を形成する。なお、５はゲート絶縁
膜である。
材質の第２の多結晶薄膜３ＣをＣＶＤ法等により同図（
Ｃ）に示すように形成し、その後同図（ｄ）に示すよう
、異方性エツチングにより所望のサイズにバターニング
し、ゲート電極３０を形成する。なお、５はゲート絶縁
膜である。
その後、同図（ｅ）に示すように、ゲート電極３０をマ
スクとしたイオン注入により、自己整合的に不純物を注
入し、その侵拡散することでソースドレイン領域４を形
成する。
スクとしたイオン注入により、自己整合的に不純物を注
入し、その侵拡散することでソースドレイン領域４を形
成する。
このように、多結晶ＲｎＧａ上に絶縁膜３ｂを介して多
結晶薄膜３Ｃを形成するため、多結晶薄膜３ａと多結晶
３Ｃ間の結晶粒界は中断されてしまう。このため、ゲー
ト電極３０の表面から裏面にかけて結晶軸が形成される
ような大きな粒子が存在する可能性はなくなる。
結晶薄膜３Ｃを形成するため、多結晶薄膜３ａと多結晶
３Ｃ間の結晶粒界は中断されてしまう。このため、ゲー
ト電極３０の表面から裏面にかけて結晶軸が形成される
ような大きな粒子が存在する可能性はなくなる。
従って、同図（ｅ）に示すように、イオン注入時に多結
晶１ｍｌ３ｃにチャネリング環条が生じ、不純物が多結
晶簿膜３Ｃを通過しても、必ず絶縁膜３ｂ下の多結晶薄
膜３ａで不純物６を遮断することができる。その結果、
ゲート絶縁膜２下のチャネル領域７にイオンが侵入する
ことがなく、閾値電圧が低下する等のデバイス不良は生
じない。さらに、多結晶層！１Ｉ３ａ、３ｂの膜厚を、
従来の多結晶１１９３の半分程度にすることで、ゲート
電極３０の厚みを従来程度にすることもできるため、集
積化を損ねることもない。
晶１ｍｌ３ｃにチャネリング環条が生じ、不純物が多結
晶簿膜３Ｃを通過しても、必ず絶縁膜３ｂ下の多結晶薄
膜３ａで不純物６を遮断することができる。その結果、
ゲート絶縁膜２下のチャネル領域７にイオンが侵入する
ことがなく、閾値電圧が低下する等のデバイス不良は生
じない。さらに、多結晶層！１Ｉ３ａ、３ｂの膜厚を、
従来の多結晶１１９３の半分程度にすることで、ゲート
電極３０の厚みを従来程度にすることもできるため、集
積化を損ねることもない。
また、絶縁膜３ｂを膜厚が数十人程度の極薄膜にするこ
とで、トンネル現象によって電流を通過させることがで
きるため、ゲート電極３０の動作に支障を生じさせない
。
とで、トンネル現象によって電流を通過させることがで
きるため、ゲート電極３０の動作に支障を生じさせない
。
なお、この実施例では、絶縁膜３ｂとして、自然酸化膜
を例示したが、他に人為的なＣＶＤ法等による酸化膜で
も代用可能である。ただし、絶縁膜３ｂの膜厚をトンネ
ル現象が生じない程度に設定した場合、別途に多結晶薄
膜３ａ、３ｂを電気的に接続する手段が必要となる。こ
の電気的接続は、例えばＬｏ ＣＱ ３ （Ｉｏｃｏｌ
ｉｚｅｄ ｏｘｉｄａｔｉｏｎ ｏｆｓｉｌｉｃｏｎ）
分離に代表されるＭＯ８型トランジスタ等の活性素子以
外の領域ぐ非活性領域）上で行う。
を例示したが、他に人為的なＣＶＤ法等による酸化膜で
も代用可能である。ただし、絶縁膜３ｂの膜厚をトンネ
ル現象が生じない程度に設定した場合、別途に多結晶薄
膜３ａ、３ｂを電気的に接続する手段が必要となる。こ
の電気的接続は、例えばＬｏ ＣＱ ３ （Ｉｏｃｏｌ
ｉｚｅｄ ｏｘｉｄａｔｉｏｎ ｏｆｓｉｌｉｃｏｎ）
分離に代表されるＭＯ８型トランジスタ等の活性素子以
外の領域ぐ非活性領域）上で行う。
この場合、非活性領域上の絶縁膜３ｂの全部もしくは一
部をバターニング除去し、露出した多結晶薄膜３ａ上に
多結晶薄膜３Ｃを形成することで、多結晶１ｔｌ１３ａ
、３ｃの電気的接続を図る。このバターニング除去は、
非活性領域上で行われるのでパターン合せのマージンが
大きく、またバターニング除去も等方性エツチングのよ
うな簡単なエツチングでよい。
部をバターニング除去し、露出した多結晶薄膜３ａ上に
多結晶薄膜３Ｃを形成することで、多結晶１ｔｌ１３ａ
、３ｃの電気的接続を図る。このバターニング除去は、
非活性領域上で行われるのでパターン合せのマージンが
大きく、またバターニング除去も等方性エツチングのよ
うな簡単なエツチングでよい。
また、多結晶薄膜３ａ、３ｃは各々異なった材質で形成
してもよい。
してもよい。
また、中間層として絶縁膜３ｂの代りに導電性膜を用い
てもよく、要は中間層は多結晶薄膜３ａの結晶粒界を中
断させ得るものであればよい。中間層として導電性膜を
用いる場合、別途に多結晶薄膜３ａ、３ｂを電気的に接
続する必要性はなくなる。
てもよく、要は中間層は多結晶薄膜３ａの結晶粒界を中
断させ得るものであればよい。中間層として導電性膜を
用いる場合、別途に多結晶薄膜３ａ、３ｂを電気的に接
続する必要性はなくなる。
なお、この実施例では絶縁１１１３ｂ等の中間層を有す
る多結晶層によりＭＯ８型トランジスタのゲート電極を
形成する場合を例示したが、チャネリングが問題となる
全ての多結晶層を有する半導体装置において、この発明
を適用することができる。
る多結晶層によりＭＯ８型トランジスタのゲート電極を
形成する場合を例示したが、チャネリングが問題となる
全ての多結晶層を有する半導体装置において、この発明
を適用することができる。
以上説明したように、この発明によれば、中間層により
第１の多結晶層の結晶粒界を中断させることで、チャネ
リングを許容する結晶軸が第２の多結晶層の表面から第
１の多結晶層の裏面にまで延びて存在することがなくな
るため、膜厚に関係なく、第１．第２の多結晶層による
積層にチャネリングを起こらなくすることができる効果
がある。
第１の多結晶層の結晶粒界を中断させることで、チャネ
リングを許容する結晶軸が第２の多結晶層の表面から第
１の多結晶層の裏面にまで延びて存在することがなくな
るため、膜厚に関係なく、第１．第２の多結晶層による
積層にチャネリングを起こらなくすることができる効果
がある。
第１図（ａ）〜（ｅ）はそれぞれこの発明の一実施例で
ある半導体装置の製造方法を示す断面図、第２図（ａ）
〜（Ｃ）はそれぞれ従来の半導体装置の製造方法を示す
断面図、第３図は多結晶薄膜におけるチャネリング現象
を説明した模式図である。 図において、３ａ、３ｃは多結晶薄膜、３ｂは絶縁膜で
ある。 なお、各図中同一符号は同一または相当部分を示す。
ある半導体装置の製造方法を示す断面図、第２図（ａ）
〜（Ｃ）はそれぞれ従来の半導体装置の製造方法を示す
断面図、第３図は多結晶薄膜におけるチャネリング現象
を説明した模式図である。 図において、３ａ、３ｃは多結晶薄膜、３ｂは絶縁膜で
ある。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１の多結晶層と、 前記第１の多結晶胴上に形成され、前記第１の多結晶層
の結晶粒界を中断させる中間層と、前記中間層上に形成
された第２の多結晶層とを備えた半導体装置。 - （２）第１の多結晶層を形成する工程と、 前記第１の多結晶層上に前記第１の多結晶層の結晶粒界
を中断させる中間層を形成する工程と、前記中間層上に
第２の多結晶層を形成する工程とを備えた半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22920688A JPH0277161A (ja) | 1988-09-13 | 1988-09-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22920688A JPH0277161A (ja) | 1988-09-13 | 1988-09-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0277161A true JPH0277161A (ja) | 1990-03-16 |
Family
ID=16888482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22920688A Pending JPH0277161A (ja) | 1988-09-13 | 1988-09-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0277161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712181A (en) * | 1993-07-20 | 1998-01-27 | Lg Semicon Co., Ltd. | Method for the formation of polycide gate in semiconductor device |
-
1988
- 1988-09-13 JP JP22920688A patent/JPH0277161A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712181A (en) * | 1993-07-20 | 1998-01-27 | Lg Semicon Co., Ltd. | Method for the formation of polycide gate in semiconductor device |
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