JPH07147260A - 半導体装置のゲート形成方法 - Google Patents
半導体装置のゲート形成方法Info
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- JPH07147260A JPH07147260A JP6189005A JP18900594A JPH07147260A JP H07147260 A JPH07147260 A JP H07147260A JP 6189005 A JP6189005 A JP 6189005A JP 18900594 A JP18900594 A JP 18900594A JP H07147260 A JPH07147260 A JP H07147260A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 230000015572 biosynthetic process Effects 0.000 title description 7
- 238000000034 method Methods 0.000 claims abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 19
- 150000002500 ions Chemical class 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000002844 melting Methods 0.000 claims abstract 2
- 239000002184 metal Substances 0.000 claims abstract 2
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 238000010438 heat treatment Methods 0.000 claims description 13
- 239000003870 refractory metal Substances 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 239000010408 film Substances 0.000 description 11
- 229910019001 CoSi Inorganic materials 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
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Abstract
(57)【要約】
【目的】 不純物の浸透現象が抑制されるし安全性の高
い半導体装置の形成方法を提供すること。 【構成】 本発明は、ゲート絶縁膜が形成された半導体
基板上に非晶質シリコンとポリシリコンを順次形成する
工程と、前記ポリシリコンに不純物イオンを注入して熱
処理する工程と、前記ポリシリコン上に高融点金属を形
成し、熱処理してポリサイドを形成する工程とを含んで
なることを特徴とする半導体装置のゲート形成方法であ
る。
い半導体装置の形成方法を提供すること。 【構成】 本発明は、ゲート絶縁膜が形成された半導体
基板上に非晶質シリコンとポリシリコンを順次形成する
工程と、前記ポリシリコンに不純物イオンを注入して熱
処理する工程と、前記ポリシリコン上に高融点金属を形
成し、熱処理してポリサイドを形成する工程とを含んで
なることを特徴とする半導体装置のゲート形成方法であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に半導体装置のゲート形成に適するようにし
たゲート形成方法に関するものである。
に係り、特に半導体装置のゲート形成に適するようにし
たゲート形成方法に関するものである。
【０００２】
【従来の技術】従来の超微細Ｐ−ＭＯＳ ＦＥＴのゲー
ト形成方法においては、短チャネル効果を防止するため
に、Ｂ+ またはＢＦ2 +イオン注入でドーピングされた高
濃度Ｐ型（Ｐ+） ポリシリコンを用いて半導体装置のゲ
ートを形成していた。
ト形成方法においては、短チャネル効果を防止するため
に、Ｂ+ またはＢＦ2 +イオン注入でドーピングされた高
濃度Ｐ型（Ｐ+） ポリシリコンを用いて半導体装置のゲ
ートを形成していた。
【０００３】一般にＢＦ2 +イオン注入は、Ｐ型接合の形
成時や浅い接合の形成時に一番多く使用されるので、こ
れを用いてポリシリコンをドーピングすると工程が簡素
化される長所があるが、シリコン基板上にゲート絶縁膜
を蒸着した後、ＢＦ2 +イオンがドーピングされたポリシ
リコンを蒸着し、選択的にエッチングしてゲートを形成
すると、ポリシリコンにドーピングされたＢＦ2 +中にあ
る弗素（Ｆ）がシリコン基板への硼素の浸透を促進する
ので、半導体装置のチャネル領域の電気的な特性が悪化
する問題がある。
成時や浅い接合の形成時に一番多く使用されるので、こ
れを用いてポリシリコンをドーピングすると工程が簡素
化される長所があるが、シリコン基板上にゲート絶縁膜
を蒸着した後、ＢＦ2 +イオンがドーピングされたポリシ
リコンを蒸着し、選択的にエッチングしてゲートを形成
すると、ポリシリコンにドーピングされたＢＦ2 +中にあ
る弗素（Ｆ）がシリコン基板への硼素の浸透を促進する
ので、半導体装置のチャネル領域の電気的な特性が悪化
する問題がある。
【０００４】Ｂ+ イオン注入でドーピングされたポリシ
リコンを用いてゲートを形成する場合には、ドーピング
プロフィルのテール（ｔａｉｌ）によって、浅い接合の
形成には使用できない問題がある。
リコンを用いてゲートを形成する場合には、ドーピング
プロフィルのテール（ｔａｉｌ）によって、浅い接合の
形成には使用できない問題がある。
【０００５】ポリサイドを使用したゲート形成方法のサ
リサイドの形成工程は、ソース及びドレイン領域とゲー
ト領域上のポリシリコンを同時にシリサイドに形成でき
るので、工程が単純化される長所はある。
リサイドの形成工程は、ソース及びドレイン領域とゲー
ト領域上のポリシリコンを同時にシリサイドに形成でき
るので、工程が単純化される長所はある。
【０００６】しかし、シリサイドの形成時、ＴｉやＣｏ
などの高融点金属を使用するが、ＴｉＳｉ2 形成の場合
には、「Ｍ．Ｔａｎｉｅｌｉａｎ，Ｒ．Ｌａｊｏｓ，
Ｓ．Ｂｌａｃｋｓｔｏｎｅ，“Ｓｉｌｉｃｉｄｅ−Ｓｉ
ｌｉｃｏｎ ｉｎｔｅｒｆａｃｅ ｄｅｇｒａｄａｔｉ
ｏｎ ｄｕｒｉｎｇ Ｔｉ／ｐｏｌｙｓｉｌｉｃｏｎｏ
ｘｉｄａｔｉｏｎ”Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ
ｃ．，１３２，１４５６（１９８５）」に掲載されてい
るように、ＴｉＳｉ2 は、シリサイドの形成時の不均一
なシリコン消耗（不均一なシリサイド／シリコン界面）
によってシリサイド厚が不均一となる問題があり、Ｃｏ
Ｓｉ2 形成の場合には、「Ｓ．Ｐ．Ｍｕｒａｄａ，Ｃ．
Ｃ．Ｃｈａｎｇ，Ａ．Ｃ．Ａｄａｍｓ，“Ｓｔａｂｉｌ
ｉｔｙｏｆ ｐｏｌｉｃｒｙｓｔａｌｌｉｎｅ ｓｉｌ
ｉｃｏｎ−ｏｎ−ｃａｂａｌｔｓｉｌｉｃｉｄｅ−ｓｉ
ｌｉｃｏｎ Ｓｔｒｕｃｔｕｒｅ”，Ｊ．Ｖａｃ．Ｓｃ
ｉ．Ｔｅｃｈｎｏｌ．，Ｂ（５），８６５（１９８
７）」に掲載されているように、Ｃｏの格子定数がシリ
コンと非常に類似であるために、再結晶と粒子成長の現
象によってシリサイドとポリシリコンの層が変わる問題
点がある。
などの高融点金属を使用するが、ＴｉＳｉ2 形成の場合
には、「Ｍ．Ｔａｎｉｅｌｉａｎ，Ｒ．Ｌａｊｏｓ，
Ｓ．Ｂｌａｃｋｓｔｏｎｅ，“Ｓｉｌｉｃｉｄｅ−Ｓｉ
ｌｉｃｏｎ ｉｎｔｅｒｆａｃｅ ｄｅｇｒａｄａｔｉ
ｏｎ ｄｕｒｉｎｇ Ｔｉ／ｐｏｌｙｓｉｌｉｃｏｎｏ
ｘｉｄａｔｉｏｎ”Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ
ｃ．，１３２，１４５６（１９８５）」に掲載されてい
るように、ＴｉＳｉ2 は、シリサイドの形成時の不均一
なシリコン消耗（不均一なシリサイド／シリコン界面）
によってシリサイド厚が不均一となる問題があり、Ｃｏ
Ｓｉ2 形成の場合には、「Ｓ．Ｐ．Ｍｕｒａｄａ，Ｃ．
Ｃ．Ｃｈａｎｇ，Ａ．Ｃ．Ａｄａｍｓ，“Ｓｔａｂｉｌ
ｉｔｙｏｆ ｐｏｌｉｃｒｙｓｔａｌｌｉｎｅ ｓｉｌ
ｉｃｏｎ−ｏｎ−ｃａｂａｌｔｓｉｌｉｃｉｄｅ−ｓｉ
ｌｉｃｏｎ Ｓｔｒｕｃｔｕｒｅ”，Ｊ．Ｖａｃ．Ｓｃ
ｉ．Ｔｅｃｈｎｏｌ．，Ｂ（５），８６５（１９８
７）」に掲載されているように、Ｃｏの格子定数がシリ
コンと非常に類似であるために、再結晶と粒子成長の現
象によってシリサイドとポリシリコンの層が変わる問題
点がある。
【０００７】従って、前記問題点を解決するための新し
い半導体装置のゲート形成方法が求められる。以下上述
したように、従来のポリサイドの形成技術の実施例を添
付図面を参照して詳細に説明すると、次のようである。
い半導体装置のゲート形成方法が求められる。以下上述
したように、従来のポリサイドの形成技術の実施例を添
付図面を参照して詳細に説明すると、次のようである。
【０００８】先に従来の半導体装置のゲート形成方法の
第１の実施例を図１を参照して説明する。まず、図１ａ
のように、シリコン基板１上にゲート絶縁膜２を形成
し、ゲート形成のためにポリシリコン４を蒸着する。次
に図１ｂのように、全面にＢＦ2 +イオンを注入し、熱処
理工程を通じて前記ポリシリコン４は柱状構造（Ｃｏｌ
ｕｍｎａｒ Ｓｔｒｕｃｔｕｒｅ）を有する。次に図１
ｃのように、前記ポリシリコン４上に高融点金属である
Ｃｏ５を蒸着する。次に図１ｄのように、前記結果物を
９００℃の温度で熱処理してＣｏＳｉ2 ６を形成し、選
択的にエッチングして半導体装置のゲートを完成する。
第１の実施例を図１を参照して説明する。まず、図１ａ
のように、シリコン基板１上にゲート絶縁膜２を形成
し、ゲート形成のためにポリシリコン４を蒸着する。次
に図１ｂのように、全面にＢＦ2 +イオンを注入し、熱処
理工程を通じて前記ポリシリコン４は柱状構造（Ｃｏｌ
ｕｍｎａｒ Ｓｔｒｕｃｔｕｒｅ）を有する。次に図１
ｃのように、前記ポリシリコン４上に高融点金属である
Ｃｏ５を蒸着する。次に図１ｄのように、前記結果物を
９００℃の温度で熱処理してＣｏＳｉ2 ６を形成し、選
択的にエッチングして半導体装置のゲートを完成する。
【０００９】一方、従来の半導体装置のゲート形成方法
の第２の実施例を図２を参照して説明すると、次のよう
である。まず、図２ａのように、シリコン基板１上にゲ
ート絶縁膜２を形成し、ゲート形成のために非晶質シリ
コン３を蒸着する。図２ｂのように全面にＢＦ2 +イオン
を注入し、熱処理工程を通じて前記非晶質シリコン３に
再結晶構造を持たせる。この時、前記第１の実施例のポ
リシリコン４より一層大きい結晶構造となる。次に、図
２ｃのように、前記非晶質シリコン３上に高融点金属で
あるＣｏ５を蒸着する。次に、図２ｄのように、前記結
果物を９００℃の温度で熱処理してＣｏＳｉ2 ６を形成
し、選択的にエッチングして半導体装置のゲートを完成
する。
の第２の実施例を図２を参照して説明すると、次のよう
である。まず、図２ａのように、シリコン基板１上にゲ
ート絶縁膜２を形成し、ゲート形成のために非晶質シリ
コン３を蒸着する。図２ｂのように全面にＢＦ2 +イオン
を注入し、熱処理工程を通じて前記非晶質シリコン３に
再結晶構造を持たせる。この時、前記第１の実施例のポ
リシリコン４より一層大きい結晶構造となる。次に、図
２ｃのように、前記非晶質シリコン３上に高融点金属で
あるＣｏ５を蒸着する。次に、図２ｄのように、前記結
果物を９００℃の温度で熱処理してＣｏＳｉ2 ６を形成
し、選択的にエッチングして半導体装置のゲートを完成
する。
【００１０】
【発明が解決しようとする課題】しかし、以上説明した
ように、従来の半導体装置のゲート形成方法は、次のよ
うな問題点がある。 一、第１の実施例において、ポリシリコンは柱状構造を
有するので、不純物のドーピング時垂直に形成された結
晶粒界に沿ってドーパントのパイプラインの拡散（ｐｉ
ｐｅ−ｌｉｎｅ Ｄｉｆｆｕｓｉｏｎ）を誘発する。 二、第２の実施例において、非晶質シリコンは再結晶構
造を有するので、ポリシリコンの柱状構造と同様に不純
物の浸透が生じる。 三、双方の実施例とも工程完了の後、結果物（ＣｏＳｉ
2 ／Ｓｉ）の界面が不均一に形成される問題点がある。
ように、従来の半導体装置のゲート形成方法は、次のよ
うな問題点がある。 一、第１の実施例において、ポリシリコンは柱状構造を
有するので、不純物のドーピング時垂直に形成された結
晶粒界に沿ってドーパントのパイプラインの拡散（ｐｉ
ｐｅ−ｌｉｎｅ Ｄｉｆｆｕｓｉｏｎ）を誘発する。 二、第２の実施例において、非晶質シリコンは再結晶構
造を有するので、ポリシリコンの柱状構造と同様に不純
物の浸透が生じる。 三、双方の実施例とも工程完了の後、結果物（ＣｏＳｉ
2 ／Ｓｉ）の界面が不均一に形成される問題点がある。
【００１１】本発明は、前記問題点を解決するためのも
のであり、本発明の目的は、不純物の浸透現象が抑制さ
れ、安全性の高い半導体装置の形成方法を提供すること
にある。
のであり、本発明の目的は、不純物の浸透現象が抑制さ
れ、安全性の高い半導体装置の形成方法を提供すること
にある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体装置のゲート形成方法は、ゲート
絶縁膜が形成された半導体基板上に非晶質シリコンとポ
リシリコンを順次形成する工程と、前記ポリシリコンに
不純物イオンを注入して熱処理する工程と、前記ポリシ
リコン上に高融点金属を形成し、熱処理してポリサイド
を形成する工程とを含んでなることを特徴とする。
の本発明による半導体装置のゲート形成方法は、ゲート
絶縁膜が形成された半導体基板上に非晶質シリコンとポ
リシリコンを順次形成する工程と、前記ポリシリコンに
不純物イオンを注入して熱処理する工程と、前記ポリシ
リコン上に高融点金属を形成し、熱処理してポリサイド
を形成する工程とを含んでなることを特徴とする。
【００１３】
【実施例】以下、添付図面を参照して本発明の半導体装
置のゲート形成方法を説明すると、次のようである。図
３は、本発明の半導体装置のゲート形成方法を示す工程
断面図であり、図３ａのように、シリコン基板１上にＮ
2Ｏ 酸化膜を８０Å位の厚に蒸着して、ゲート絶縁膜２
を形成し、前記ゲート絶縁膜２上に非晶質シリコン３と
ポリシリコン４を順次蒸着する。
置のゲート形成方法を説明すると、次のようである。図
３は、本発明の半導体装置のゲート形成方法を示す工程
断面図であり、図３ａのように、シリコン基板１上にＮ
2Ｏ 酸化膜を８０Å位の厚に蒸着して、ゲート絶縁膜２
を形成し、前記ゲート絶縁膜２上に非晶質シリコン３と
ポリシリコン４を順次蒸着する。
【００１４】次に、図３ｂのように、全面にＢＦ2 イオ
ンを注入し、熱処理工程を通じて前記非晶質シリコン３
とポリシリコン４の間に水平に結晶粒界（Ｈ）が形成さ
れるようにする。その水平に形成された結晶粒界によっ
て前記非晶質シリコン３とポリシリコン４とに垂直に形
成された其々の結晶粒界が互いに連結されずに不純物浸
透が生じない。この際、前記ポリシリコン４の形成の厚
さは、ポリサイドの形成時消耗されるであろうと予想さ
れる厚さだけ蒸着する。
ンを注入し、熱処理工程を通じて前記非晶質シリコン３
とポリシリコン４の間に水平に結晶粒界（Ｈ）が形成さ
れるようにする。その水平に形成された結晶粒界によっ
て前記非晶質シリコン３とポリシリコン４とに垂直に形
成された其々の結晶粒界が互いに連結されずに不純物浸
透が生じない。この際、前記ポリシリコン４の形成の厚
さは、ポリサイドの形成時消耗されるであろうと予想さ
れる厚さだけ蒸着する。
【００１５】次に、図３ｃのように前記ポリシリコン４
上に高融点金属であるＣｏ５を蒸着する。
上に高融点金属であるＣｏ５を蒸着する。
【００１６】次に、図３ｄのように前記結果物を９００
℃の温度で熱処理する。この時、前記ポリシリコン４と
Ｃｏ５が反応して、均一厚さのポリサイド、即ち、Ｃｏ
Ｓｉ2 ６が形成される。
℃の温度で熱処理する。この時、前記ポリシリコン４と
Ｃｏ５が反応して、均一厚さのポリサイド、即ち、Ｃｏ
Ｓｉ2 ６が形成される。
【００１７】このように形成されたポリサイド６と非晶
質シリコン３を選択的にエッチングして半導体装置のゲ
ートを完成する。
質シリコン３を選択的にエッチングして半導体装置のゲ
ートを完成する。
【００１８】図４は、従来と本発明の半導体装置のゲー
ト形成方法において、ＢＦ2 +イオンを注入した後熱処理
する工程までの結果物に対する面積抵抗値の変化を示
す。
ト形成方法において、ＢＦ2 +イオンを注入した後熱処理
する工程までの結果物に対する面積抵抗値の変化を示
す。
【００１９】まず、ゲート形成用のシリコン薄膜の総厚
を３５００Åに設定し、ゲート絶縁膜上に本発明である
非晶質シリコンとポリシリコンを各々２５００Å，１０
００Å積層した第１シリコン薄膜、非晶質シリコンの
みで３５００Å積層した第２シリコン薄膜、第１，第
２ポリシリコンを各々２５００Å，１０００Å積層した
第３シリコン薄膜、そしてポリシリコンのみで３５０
０Å積層した第４シリコン薄膜を其々形成し、ＢＦ2
イオンを４×１０15ions／cm2 のドーズ量と３５ＫｅＶ
のエネルギーを注入した後、９００℃で６〜７０分間熱
処理した結果物の面積抵抗値の変化を比べたところ、前
記第１シリコン薄膜の面積抵抗値、即ち伝導度が第
２，第３，第４シリコン薄膜より優秀であること
が分かる。
を３５００Åに設定し、ゲート絶縁膜上に本発明である
非晶質シリコンとポリシリコンを各々２５００Å，１０
００Å積層した第１シリコン薄膜、非晶質シリコンの
みで３５００Å積層した第２シリコン薄膜、第１，第
２ポリシリコンを各々２５００Å，１０００Å積層した
第３シリコン薄膜、そしてポリシリコンのみで３５０
０Å積層した第４シリコン薄膜を其々形成し、ＢＦ2
イオンを４×１０15ions／cm2 のドーズ量と３５ＫｅＶ
のエネルギーを注入した後、９００℃で６〜７０分間熱
処理した結果物の面積抵抗値の変化を比べたところ、前
記第１シリコン薄膜の面積抵抗値、即ち伝導度が第
２，第３，第４シリコン薄膜より優秀であること
が分かる。
【００２０】そして、図５は、従来と本発明の半導体装
置のゲート形成方法において、ゲート形成工程が完了し
た後、完成された結果物に対してのＩ−Ｖの特性を示
す。まず、ゲート形成用のシリコン薄膜の総厚を３５０
０Åに設定し、ゲート絶縁膜上に本発明の非晶質シリコ
ンとポリシリコンを各々２５００Å、１０００Å蒸着す
る。それからＢＦ2 +イオンを注入して熱処理する。そし
てポリシリコン上にＣｏを蒸着し、もう一度熱処理して
形成する第１ＣｏＳｉ2 と、非晶質シリコンのみで３
５００Å蒸着した後、前記後続工程を通じて形成される
第２ＣｏＳｉ2 と、第１，第２ポリシリコンを各々２
５００Å，１０００Å蒸着した後、前記後続工程を通じ
て形成される第３ＣｏＳｉ2 と、そしてポリシリコン
のみで３５００Å蒸着した後、前記後続工程を通じて形
成される第４ＣｏＳｉ2 とのＩ−Ｖの特性を比べたと
ころ、前記第１ＣｏＳｉ2 が前記第２，第３，第４Ｃ
ｏＳｉ2 より降伏電圧はもっと大きく、漏洩電流
はもっと小さいことが分かる。
置のゲート形成方法において、ゲート形成工程が完了し
た後、完成された結果物に対してのＩ−Ｖの特性を示
す。まず、ゲート形成用のシリコン薄膜の総厚を３５０
０Åに設定し、ゲート絶縁膜上に本発明の非晶質シリコ
ンとポリシリコンを各々２５００Å、１０００Å蒸着す
る。それからＢＦ2 +イオンを注入して熱処理する。そし
てポリシリコン上にＣｏを蒸着し、もう一度熱処理して
形成する第１ＣｏＳｉ2 と、非晶質シリコンのみで３
５００Å蒸着した後、前記後続工程を通じて形成される
第２ＣｏＳｉ2 と、第１，第２ポリシリコンを各々２
５００Å，１０００Å蒸着した後、前記後続工程を通じ
て形成される第３ＣｏＳｉ2 と、そしてポリシリコン
のみで３５００Å蒸着した後、前記後続工程を通じて形
成される第４ＣｏＳｉ2 とのＩ−Ｖの特性を比べたと
ころ、前記第１ＣｏＳｉ2 が前記第２，第３，第４Ｃ
ｏＳｉ2 より降伏電圧はもっと大きく、漏洩電流
はもっと小さいことが分かる。
【００２１】なお、図６，図７は、従来と本発明の半導
体装置のゲート形成方法において、ゲート形成工程の完
了後、完成された結果物に対するＣ−Ｖの特性を示す。
まず、ゲート形成用のシリコン薄膜の総厚を３５００Å
に設定し、ゲート絶縁膜上に本発明の非晶質シリコンと
ポリシリコンを各々２５００Å，１０００Å蒸着する。
それから、ＢＦ2 +イオンを注入して熱処理する。そして
ポリシリコン上にＣｏを蒸着し、もう一度熱処理して形
成する第１ＣｏＳｉ2 と、非晶質シリコンのみで３５
００Å蒸着した後、前記後続工程を通じて形成される第
２ＣｏＳｉ2 と、第１，第２ポリシリコンを各々２５
００Å，１０００Å蒸着した後、前記後続工程を通じて
形成される第３ＣｏＳｉ2 と、そしてポリシリコンの
みで３５００Å蒸着した後、前記後続工程を通じて形成
される第４ＣｏＳｉ2 とのＣ−Ｖの特性を比べたとこ
ろ、前記第１ＣｏＳｉ2 が前記第２，第３，第４Ｃｏ
Ｓｉ2 より電気的な特性が優秀であることが分か
る。
体装置のゲート形成方法において、ゲート形成工程の完
了後、完成された結果物に対するＣ−Ｖの特性を示す。
まず、ゲート形成用のシリコン薄膜の総厚を３５００Å
に設定し、ゲート絶縁膜上に本発明の非晶質シリコンと
ポリシリコンを各々２５００Å，１０００Å蒸着する。
それから、ＢＦ2 +イオンを注入して熱処理する。そして
ポリシリコン上にＣｏを蒸着し、もう一度熱処理して形
成する第１ＣｏＳｉ2 と、非晶質シリコンのみで３５
００Å蒸着した後、前記後続工程を通じて形成される第
２ＣｏＳｉ2 と、第１，第２ポリシリコンを各々２５
００Å，１０００Å蒸着した後、前記後続工程を通じて
形成される第３ＣｏＳｉ2 と、そしてポリシリコンの
みで３５００Å蒸着した後、前記後続工程を通じて形成
される第４ＣｏＳｉ2 とのＣ−Ｖの特性を比べたとこ
ろ、前記第１ＣｏＳｉ2 が前記第２，第３，第４Ｃｏ
Ｓｉ2 より電気的な特性が優秀であることが分か
る。
【００２２】
【発明の効果】以上説明したように、本発明の半導体装
置のゲート形成方法は、次のような効果を有する。 一、シリコン基板上に非晶質シリコンとポリシリコンを
蒸着した後、ＢＦ2 イオンを注入してから熱処理した結
果、従来の結果物より面積抵抗値、即ち伝導度が一層優
秀である。 二、ゲート形成工程が終わった後、Ｉ−Ｖの特性を調べ
た結果、本発明は、降伏電圧はもっと大きく、漏洩電流
はもっと小さい。 三、ゲート形成工程が終わった後、Ｃ−Ｖの特性を調べ
た結果、本発明は電気的な特性がもっと優秀になる。
置のゲート形成方法は、次のような効果を有する。 一、シリコン基板上に非晶質シリコンとポリシリコンを
蒸着した後、ＢＦ2 イオンを注入してから熱処理した結
果、従来の結果物より面積抵抗値、即ち伝導度が一層優
秀である。 二、ゲート形成工程が終わった後、Ｉ−Ｖの特性を調べ
た結果、本発明は、降伏電圧はもっと大きく、漏洩電流
はもっと小さい。 三、ゲート形成工程が終わった後、Ｃ−Ｖの特性を調べ
た結果、本発明は電気的な特性がもっと優秀になる。
【００２３】従って、本発明の半導体装置のゲート形成
方法は、Ｐ+ ポリゲートの形成時不純物の浸透及びポリ
サイドの熱的不安定の要因による不良を防止できるの
で、半導体装置の電気的特性の向上に資することが出来
る。
方法は、Ｐ+ ポリゲートの形成時不純物の浸透及びポリ
サイドの熱的不安定の要因による不良を防止できるの
で、半導体装置の電気的特性の向上に資することが出来
る。
【図１】 従来の半導体装置のゲート形成方法の１実施
例を示す工程断面図である。
例を示す工程断面図である。
【図２】 従来の半導体装置のゲート形成方法の２実施
例を示す工程断面図である。
例を示す工程断面図である。
【図３】 本発明の半導体装置のゲート形成方法を示す
工程断面図である。
工程断面図である。
【図４】 従来と本発明の面積抵抗値の変化を示すグラ
フである。
フである。
【図５】 従来と本発明のＩ−Ｖの特性を示すグラフで
ある。
ある。
【図６】 従来と本発明のＣ−Ｖの特性を示すグラフで
ある。
ある。
【図７】 従来と本発明のＣ−Ｖの特性を示すグラフで
ある。
ある。
１…シリコン基板、２…ゲート絶縁膜、３…非晶質シリ
コン、４…ポリシリコン、５…Ｃｏ、６…ＣｏＳｉ2 。
コン、４…ポリシリコン、５…Ｃｏ、６…ＣｏＳｉ2 。
フロントページの続き (72)発明者 ヒョン・ズン・キム 大韓民国・ソウル−シ・ソチョ−グ・ザム オン−ドン・57・デリムアパートメント・ ８−803
Claims (4)
- 【請求項１】 ゲート絶縁膜が形成された半導体基板上
に非晶質シリコン及びポリシリコンを順次形成する工程
と、 前記ポリシリコンに不純物イオンを注入して熱処理する
工程と、 前記シリコン上に高融点金属を形成し、熱処理してポリ
サイドを形成する工程と、 を含んでなることを特徴とする半導体装置のゲート形成
方法。 - 【請求項２】 前記不純物イオンは、ＢＦ2 +を注入する
ことを特徴とする請求項１記載の半導体装置のゲート形
成方法。 - 【請求項３】 前記高融点金属は、Ｃｏであることを特
徴とする請求項１記載の半導体装置のゲート形成方法。 - 【請求項４】 前記ポリシリコンは、前記ポリサイドの
形成時消耗されるであろうと予想される厚さだけ蒸着す
ることを特徴とする請求項１記載の半導体装置のゲート
形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR13692/1993 | 1993-07-20 | ||
| KR1019930013692A KR0135166B1 (ko) | 1993-07-20 | 1993-07-20 | 반도체장치의 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147260A true JPH07147260A (ja) | 1995-06-06 |
| JP2707415B2 JP2707415B2 (ja) | 1998-01-28 |
Family
ID=19359624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6189005A Expired - Fee Related JP2707415B2 (ja) | 1993-07-20 | 1994-07-20 | 半導体装置のゲート形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5712181A (ja) |
| JP (1) | JP2707415B2 (ja) |
| KR (1) | KR0135166B1 (ja) |
| DE (1) | DE4420052C2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703672B1 (en) * | 1995-09-29 | 2004-03-09 | Intel Corporation | Polysilicon/amorphous silicon composite gate electrode |
| JPH09115833A (ja) * | 1995-10-07 | 1997-05-02 | Hyundai Electron Ind Co Ltd | 半導体素子のポリシリコン膜製造方法 |
| US5981364A (en) * | 1995-12-06 | 1999-11-09 | Advanced Micro Devices, Inc. | Method of forming a silicon gate to produce silicon devices with improved performance |
| US5994182A (en) * | 1996-01-18 | 1999-11-30 | Micron Technology, Inc. | Method of reducing outdiffusion from a doped three-dimensional polysilicon film into substrate by using angled implants |
| US5665611A (en) * | 1996-01-31 | 1997-09-09 | Micron Technology, Inc. | Method of forming a thin film transistor using fluorine passivation |
| US5767004A (en) * | 1996-04-22 | 1998-06-16 | Chartered Semiconductor Manufacturing, Ltd. | Method for forming a low impurity diffusion polysilicon layer |
| US5837598A (en) * | 1997-03-13 | 1998-11-17 | Lsi Logic Corporation | Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same |
| US5885861A (en) * | 1997-05-30 | 1999-03-23 | Advanced Micro Devices, Inc. | Reduction of dopant diffusion by the co-implantation of impurities into the transistor gate conductor |
| US6406952B2 (en) * | 1997-07-14 | 2002-06-18 | Agere Systems Guardian Corp. | Process for device fabrication |
| TW401613B (en) * | 1998-04-24 | 2000-08-11 | Mosel Vitelic Inc | Method of forming the channel of metal oxide semiconductor in the integrated circuit |
| US6114196A (en) * | 1999-01-11 | 2000-09-05 | United Microelectronics Corp. | Method of fabricating metal-oxide semiconductor transistor |
| US6566181B2 (en) * | 1999-02-26 | 2003-05-20 | Agere Systems Inc. | Process for the fabrication of dual gate structures for CMOS devices |
| KR100289372B1 (ko) * | 1999-03-10 | 2001-05-02 | 김영환 | 폴리사이드 형성방법 |
| US6797601B2 (en) | 1999-06-11 | 2004-09-28 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects |
| US6730584B2 (en) | 1999-06-15 | 2004-05-04 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| KR100425988B1 (ko) * | 1999-12-18 | 2004-04-03 | 엘지전자 주식회사 | 교환기에서 가입자 보드 메시지 표시 장치 |
| US7135423B2 (en) | 2002-05-09 | 2006-11-14 | Varian Semiconductor Equipment Associates, Inc | Methods for forming low resistivity, ultrashallow junctions with low damage |
| US20050136633A1 (en) * | 2003-12-18 | 2005-06-23 | Taylor William J.Jr. | Blocking layer for silicide uniformity in a semiconductor transistor |
| KR100596880B1 (ko) * | 2004-09-01 | 2006-07-05 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 형성 방법 |
| US7642205B2 (en) * | 2005-04-08 | 2010-01-05 | Mattson Technology, Inc. | Rapid thermal processing using energy transfer layers |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119574A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 半導体装置の製造方法 |
| US5185279A (en) * | 1987-03-31 | 1993-02-09 | Kabushiki Kaisha Toshiba | Method of manufacturing insulated-gate type field effect transistor |
| JPH0277161A (ja) * | 1988-09-13 | 1990-03-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2508818B2 (ja) * | 1988-10-03 | 1996-06-19 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH0744275B2 (ja) * | 1988-10-06 | 1995-05-15 | 日本電気株式会社 | 高耐圧ｍｏｓ型半導体装置の製造方法 |
| KR920010062B1 (ko) * | 1989-04-03 | 1992-11-13 | 현대전자산업 주식회사 | 반도체 장치의 실리사이드 형성방법 |
| JPH04100219A (ja) * | 1990-08-20 | 1992-04-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2585860B2 (ja) * | 1990-11-30 | 1997-02-26 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US5279976A (en) * | 1991-05-03 | 1994-01-18 | Motorola, Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| KR970009976B1 (ko) * | 1991-08-26 | 1997-06-19 | 아메리칸 텔리폰 앤드 텔레그라프 캄파니 | 증착된 반도체상에 형성된 개선된 유전체 |
| US5147820A (en) * | 1991-08-26 | 1992-09-15 | At&T Bell Laboratories | Silicide formation on polysilicon |
| JPH05109986A (ja) * | 1991-10-18 | 1993-04-30 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH05144730A (ja) * | 1991-11-21 | 1993-06-11 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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| US5278096A (en) * | 1991-12-23 | 1994-01-11 | At&T Bell Laboratories | Transistor fabrication method |
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| US5393687A (en) * | 1993-12-16 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Method of making buried contact module with multiple poly si layers |
| US5438006A (en) * | 1994-01-03 | 1995-08-01 | At&T Corp. | Method of fabricating gate stack having a reduced height |
-
1993
- 1993-07-20 KR KR1019930013692A patent/KR0135166B1/ko not_active IP Right Cessation
-
1994
- 1994-06-08 DE DE4420052A patent/DE4420052C2/de not_active Expired - Fee Related
- 1994-07-20 JP JP6189005A patent/JP2707415B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-29 US US08/565,634 patent/US5712181A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4420052C2 (de) | 1997-07-17 |
| KR950004410A (ko) | 1995-02-18 |
| US5712181A (en) | 1998-01-27 |
| KR0135166B1 (ko) | 1998-04-25 |
| JP2707415B2 (ja) | 1998-01-28 |
| DE4420052A1 (de) | 1995-01-26 |
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Legal Events
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|
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|
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