DE4420052C2 - Verfahren zur Herstellung eines Silizid-Gates für MOS-Halbleitereinrichtungen - Google Patents

Verfahren zur Herstellung eines Silizid-Gates für MOS-Halbleitereinrichtungen

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Description

Die Erfindung bezieht sich im allgemeinen auf ein Verfahren zur Herstel­ lung einer Halbleitereinrichtung und insbesondere auf ein Verfahren zur Bildung eines Gates zwecks Erzielung verbesserter elektrischer Eigen­ schaften.
In konventionellen Verfahren zur Bildung eines Gates eines hyperfeinen P- MOSFETs wird hochdichtes P-Typ (P⁺) Polysilicium verwendet, das mit B⁺ oder mit BF₂⁺ dotiert ist, um einen Kanalkurzschlußeffekt zu vermeiden. Wird bei der Gateherstellung Polysilicium mit BF₂⁺ dotiert, was häufig durchgeführt wird, um einen flachen Halbleiterübergang vom P-Typ zu er­ halten, so ergibt sich der Vorteil einer relativ einfachen Gateherstellung. Problematisch ist jedoch, daß bei der Bildung des Gates durch Nieder­ schlag eines Gateisolationsfilms auf ein Siliciumsubstrat, Aufbringen von mit BF₂⁺+ dotiertem Polysilicium und selektivem Ätzen des Polysiliciums das Fluor im BF₂⁺ so beeinflußt wird, daß das Eindringen von Bor in das Slliciumsubstrat beschleunigt wird, wodurch sich die elektrischen Eigen­ schaften des Kanalbereichs verschlechtern.
Wird bei der Gatebildung ein Polycid verwendet, so werden die Polysili­ ciumfilme oberhalb eines Sourcebereichs, eines Drainbereichs und eines Gatebereichs während eines Silicidbildungsschrittes von selbst in ein Si­ licid (nachfolgend als "Salicid" bezeichnet) umgewandelt, was den Prozeß erheblich vereinfacht. Bei diesem Verfahren kommt allerdings ein hoch­ schmelzendes bzw. feuerfestes Metall zum Einsatz, beispielsweise Ti oder Co, um z. B. als Silicide TiSi₂ oder CoSi₂ zu erhalten, wodurch weitere Probleme entstehen.
Wird z. B. als Silicid TiSi₂ gebildet, so ergibt sich eine ungleichförmige Sili­ ciddicke infolge der Tatsache, daß das Silicium ungleichförmig ausgege­ ben wird. Mit anderen Worten entsteht eine ungleichförmige Silicid-Silici­ um-Grenzfläche, wie bereits in "Silicide-Silicon interface degradation during Ti/polysilicon oxidation" von M. Tanielian, R. Lajos und S. Blackstone in J. Electrochemical Society, 132, 1456 (1985), berichtet. Im Falle der Bildung von CoSi₂ ist zu bemerken, daß die Gitterparameter von Co ähnlich denen des Silicium sind, so daß durch Rekristallisation und Kornwachstum sich eine andere Reihenfolge einer Silicidschicht und einer Polysiliciumschicht ergibt, wie in "Stability of polycrystalline Silicon-on- Cobalt Silicide-Silicon Structure" durch S. P. Murada, C. C. Chang und A. C. Adams in Journal Vacuum Science Technology, B(5), 865 (1987), ver­ öffentlicht.
Es ist daher dringend erforderlich, ein neues Verfahren zur Herstellung eines Gates in einer Halbleitereinrichtung zu entwickeln, um die oben ge­ nannten Probleme zu überwinden.
Zum besseren Verständnis des Hintergrundes der vorliegenden Erfindung werden nachfolgend konventionelle Verfahren zur Gatebildung in einer Halbleitereinrichtung im einzelnen erläutert.
Zunächst sei auf die Fig. 1a bis 1d Bezug genommen, die eines der konven­ tionellen Gatebildungsverfahren illustrieren. Es ist bekannt aus "Junction leakage due to CoSi₂ formation on As-doped polysilicon" by J. P. Gambino and B. Cunning ham, published Sep. 93 in J. ELECTROCHEM. SOC, Vol. 140, PP 2654-2658.
Gemäß Fig. 1a wird auf einem Siliciumsubstrat 1 ein Gateisolationsfilm 2 gebildet, auf den anschließend Polysilicium 4 niedergeschlagen wird. Sodann werden, wie die Fig. 1b erkennen läßt, BF₂⁺-Ionen in den gesamten Bereich des Siliciums 4 implantiert, wie durch die Pfeile angedeutet ist. Danach erfolgt ein Temperungsprozeß, um das Polysilicium in ein solches mit säulenartiger Struktur zu überführen. Im Schritt nach Fig. 1c wird auf das Polysilicium 4 eine Schicht 5 aus einem hochschmelzenden Metall auf­ gebracht, die aus Co besteht. Schließlich wird nach Fig. 1d die gesamte Schichtstruktur bei etwa 900°C getempert, um CoSi₂ zu bilden. Anschließend erfolgt ein Ätzprozeß zur Strukturierung eines Gates der Halbleitereinrichtung.
Ein weiteres konventionelles Verfahren zur Herstellung eines Gates ist in den Fig. 2a bis 2d angegeben. Es ist bekannt aus "High-temperature effects on a Co-Si₂/Poly-si metal oxide semiconductor gate configuration" by Stefan Nygren and Stefan Johansson, published May/Jun ′90 in J. VAC. SCI. TECHNOL. A8(3), PP. 3011-3013.
Hier wird gemäß Fig. 2a auf einem Siliciumsubstrat 11 zunächst ein Gateisolationsfilm 12 gebildet, auf den amorphes Silicium 13 aufgebracht wird. Wie die Fig. 2b erkennen läßt, werden anschließend BF₂⁺-Ionen in den gesamten Bereich des amorphen Siliciums 13 implantiert, wie auch durch die Pfeile angedeutet ist. Sodann erfolgt ein Temperungsprozeß, um das amorphe Silicium in eine rekristallisierte Struktur zu überführen. Im Ergebnis wird eine größere Struktur des amorphen Siliciums erhalten als im Fall des zuvor erwähnten Verfahrens, bei dem Polysilicium verwendet wird. In einem weiteren Schritt gemäß Fig. 2c wird auf das Polysilicium 13 eine Schicht aus einem hochschmelzenden bzw. feuerfesten Metall aufge­ bracht, die das Bezugszeichen 15 trägt. Diese Schicht besteht aus Co (Ko­ balt). Schließlich wird gemäß Fig. 1d die gesamte so erhaltene Struktur bei etwa 900°C getempert, um eine Schicht 16 aus CoSi₂ zu erhalten. Zuletzt erfolgt ein selektiver Ätzprozeß zur Bildung eines Gates der Halbleiterein­ richtung.
Problematisch bei den obigen Verfahren ist die Tatsache, daß die säulen­ artige Struktur des Polysiliciums, die sich im wesentlichen senkrecht zur Substratoberfläche erstreckt, eine Art Pipelinediffusion des Dotierstoffes entlang der Korngrenzen verursacht. Auch die rekristallisierte Struktur des amorphen Siliciums führt zu einer ähnlichen säulenförmigen Vertei­ lung des Dotierstoffes. Andererseits ergibt sich bei beiden konventionellen Verfahren eine ungleichförmig ausgebildete Grenzfläche zwischen dem Kobaltsilicid CoSi₂ und dem Silicium Si. Diese ungleichmäßige Grenz­ fläche liegt in Fig. 1d zwischen den Schichten 6 und 4 sowie in Fig. 2d zwischen den Schichten 16 und 13.
Der Erfindung liegt die Aufgabe zugrunde, die oben beschriebenen Proble­ me zu überwinden und ein Verfahren zur Herstellung eines Gates in einer Halbleitereinrichtung anzugeben, bei dem das Eindringen von Verunrei­ nigungen weitgehend unterdrückt bzw. eingeschränkt wird, und das zu einer besseren thermischen Stabilität führt.
Die Lösung der gestellten Aufgabe ist im kennzeichnenden Teil des Patent­ anspruchs 1 angegeben. Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.
Ein Verfahren zur Herstellung eines Gates für eine Halbleitereinrichtung Ist gekennzeichnet durch folgende Schritte:
  • - auf ein Halbleitersubstrat werden der Reihe nach aufeinanderlie­ gend ein Gateisolationsfilm, ein amorpher Siliciumfilm und ein Polysili­ ciumfilm aufgebracht;
  • - Verunreinigungsionen werden in den Polysiliciumfilm implantiert;
  • - eine erste Wärmebehandlung der so erhaltenen Struktur wird durchgeführt;
  • - auf den Polysiliciumfilm wird eine Schicht aus hochschmelzendem Metall aufgebracht; und
  • - es wird eine zweite Wärmebehandlung durchgeführt, um ein Polycid zu bilden.
Als Verunreinigungsionen können BF₂⁺-Ionen zum Einsatz kommen. Dagegen kann als hochschmelzendes Metall Kobalt (Co) verwendet werden, so daß sich als Polycid CoSi₂ ergibt. Das Polysilicium wird mit einer solchen Dicke aufgebracht, daß es bei der anschließenden Bildung des Polycids vorzugsweise vollständig verbraucht wird. Bei der letzten Wärmebehand­ lung wird also das Polysilicium vollständig in ein Polycid (CoSi₂) umge­ wandelt.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung im einzelnen beschrieben. Es zeigen:
Fig. 1a bis 1d Querschnittsdarstellungen zur Erläuterung eines konventionellen Verfahrens zur Herstellung eines Gates in einer Halbleitereinrichtung;
Fig. 2a bis 2d Querschnittsdarstellungen zur Erläuterung eines anderen konventionellen Verfahrens zur Herstel­ lung eines Gates In einer Halbleitereinrichtung;
Fig. 3a bis 3d Querschnittsdarstellungen zur Erläuterung eines Verfahrens nach der vorliegenden Erfindung zur Herstellung eines Gates in einer Halbleitereinrich­ tung;
Fig. 4 eine graphische Darstellung eines Flächenwider­ standes in Abhängigkeit einer Wärmebehandlungs­ zeit;
Fig. 5 eine graphische Darstellung der I-V Charakteristik (Strom-Spannungs- Charakteristik) von Siliciden; und
Fig. 6a bis 6d graphische Darstellungen von C-V Kurven (Kapazi­ täts-Spannungs-Kurven) von Siliciden.
Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die Zeichnung im einzelnen erläutert.
Die Fig. 3a bis 3d zeigen ein Verfahren zur Herstellung eines Gates in einer Halbleitereinrichtung nach der vorliegenden Erfindung. Entsprechend der Fig. 3a wird zunächst auf ein Siliciumsubstrat 1 eine Schicht 2 aus N₂O aufgebracht, die 8 nm (80 Å) dick ist, um einen Gateisolationsfilm zu erhalten. Sodann wird amorphes Silicium 3 auf den Gateisolationsfilm 2 aufgebracht. In einem weiteren Schritt wird schließlich auf den amorphen Siliciumfilm 3 Polysilicium 4 niedergeschlagen. Mit anderen Worten liegt Jetzt eine Struktur aus 4 Schichten vor, nämlich aus dem Siliciumsubstrat 1, dem daraufliegenden Gateisolationsfilm 2, dem daraufliegenden amor­ phen Siliciumfilm 3 und dem auf ihm liegenden Polysiliciumfilm 4.
In einem weiteren Schritt werden, wie die Fig. 3b zeigt, BF₂⁺-Ionen in dem gesamten Bereich des Polysiliciums 4 implantiert, und es erfolgt anschlie­ ßend ein Temperungsprozeß zur Bildung einer horizontal liegenden Korn­ grenzfläche H zwischen dem amorphen Silicium 3 und dem Polysilicium 4.
Es hat sich herausgestellt, daß im Bereich dieser horizontalen Grenz­ fläche H die vertikalen Korngrenzflächen im amorphen Silicium 3 und im Polysilicium 4 nicht miteinander verbunden sind. Vielmehr liegen diese vertikalen Korngrenzflächen im amorphen Silicium 3 und im Polysilicium 4 im Bereich der Grenzfläche H versetzt zueinander. Infolge dieser Ver­ setzung kann ein Eindringen von Dotierstoffen verhindert werden. Die Dicke der Polysiliciumschicht 4 Ist in diesem Zustand so gewählt, daß die­ se Schicht 4 verbraucht wird, und zwar bei der späteren Bildung des Poly­ cids.
Anschließend wird gem. Fig. 3c auf dem Polysilicium 4 eine Schicht 5 aus hochschmelzendem Metall aufgebracht, in diesem Fall aus Kobalt (Co). Sodann wird gemäß Fig. 3d die gesamte Struktur einem Wärmebehand­ lungsprozeß unterzogen. Hierbei reagieren das Polysilicium 4 und das Kobalt der Schicht 5 miteinander, und es bildet sich eine Polycidschicht 6 aus CoSi₂ mit einheitlicher Dicke. Ein Gate für die Halbleitereinrichtung kann dann durch selektives Ätzen des Polycids 6 und des amorphen Silici­ ums 3 gebildet werden.
Gegenüber den konventionellen Verfahren weist das erfindungsgemäße Verfahren die nachfolgenden Vorteile auf.
Da die BF₂⁺ Ionenimplantation und die nachfolgende Temperung ausge­ führt werden, nachdem das amorphe Silicium und das Polysilicium auf das Siliciumsubstrat aufgebracht worden sind, weist das Gate nach der vorliegenden Erfindung gegenüber den anderen Gates einen besseren Flächenwiderstand auf, also eine höhere spezifische Leitfähigkeit. Andererseits haben I-V Messungen beim erfindungsgemäßen Gate gezeigt, daß dieses gegenüber den konventionellen Gates eine größere Durch­ bruchspannung und einen geringeren Leckstrom besitzt. Nicht zuletzt haben C-V Messungen (Kapazitäts-Spannungs-Messungen) ergeben, daß auch diesbezüglich bessere elektrische Eigenschaften erhalten werden.
Die nachfolgenden Figuren lassen die oben beschriebenen Effekte deutlich erkennen.
Die Fig. 4 zeigt die Änderung des Flächenwiderstandes in Abhängigkeit der Wärmebehandlungszeit für verschiedene Siliciumfilme.
Bei den Messungen wurde die gesamte Dicke des Siliciumdünnfilms für ein Gate auf 350 nm (3500 Å) festgesetzt. Bezugszeichen 1 betrifft einen ersten Siliciumdünnfilm mit einem amorphen Siliciumfilm, der 250 nm (2500 Å) dick ist, und mit einem Polysiliciumfilm einer Dicke von 100 nm (1000 Å). Dies ist der Fall der vorliegenden Erfindung. Bezugszeichen 2 kennzeichnet einen zweiten Siliciumdünnfilm, der nur aus amorphem Silicium besteht und eine Gesamtdicke von 350 nm (3500 Å) aufweist. Bezugszeichen 3 kennzeichnet einen dritten Siliciumdünnfilm mit einem ersten Polysiliciumfilm einer Dicke von 250 nm (2500 Å) und einem zwei­ ten Polysiliciumfilm einer Dicke von 100 nm (1000 Å), während Bezugszei­ chen 4 einen vierten Siliciumdünnfilm kennzeichnet, der nur aus Polysili­ cium besteht und eine Dicke von 350 nm (3500 Å) aufweist. In diese vier Siliciumdünnfilme wurden BF₂⁺ Ionen implantiert, und zwar mit einer Dosis von 4 × 10¹⁵ cm-2 (Ionen/cm²) und bei einer Beschleunigungsener­ gie von 35 keV. Anschließend wurden die Siliciumdünnfilme wärmebehan­ delt, und zwar bei etwa 900°C über einen Zeitraum von 70 Minuten.
In Fig. 4 sind die Werte des Flächenwiderstandes in Abhängigkeit der Wärmebehandlungszeit aufgetragen, die einen Bereich von 6 Minuten bis 70 Minuten überdeckt. Wie in Fig. 4 zu erkennen ist, weist der erste Silici­ umdünnfilm in Übereinstimmung mit der Erfindung gegenüber den ande­ ren Siliciumdünnfilmen einen besseren Flächenwiderstand auf, also eine höhere elektrische spezifische Leitfähigkeit.
Die Fig. 5 zeigt I-V Verläufe für verschiedene Schichtsysteme nach der Erfindung mit CoSi₂.
Es wurde wieder eine Gesamtdicke des Siliciumdünnfilms für die Bildung des Gates auf 350 nm (3500 Å) festgesetzt. Bezugszeichen 1 kennzeichnet einen erfindungsgemäß hergestellten Film. Hier wird also auf einen Gateisolationsfilm ein amorpher Siliciumfilm mit einer Dicke von etwa 250 nm (2500 Å) aufgebracht, auf dem dann ein Polysiliciumfilm mit einer Dicke von 100 nm (1000 Å) zu liegen kommt. Anschließend werden in den Siliciumdünnfilm BF₂⁺ Ionen implantiert, wonach eine Wärmebehand­ lung erfolgt. Danach wird auf das Polysilicium eine Metallschicht aus Co aufgebracht, und es wird ein weiterer Wärmebehandlungsprozeß durch­ geführt, um CoSi₂ zu bilden. Mit dem Bezugszeichen 2 ist ein zweiter Sili­ ciumdünnfilm bezeichnet, der in ähnlicher Weise wie der zuerst genannte hergestellt wird, wobei jedoch nur amorphes Silicium mit einer Dicke von 350 nm (3500 Å) aufgebracht wird anstelle des amorphen Siliciums und des Polysiliciums beim ersten Film. Ein dritter Siliciumdünnfilm ist mit dem Bezugszeichen 3 versehen. Auch hier erfolgt die Filmbildung in der gleichen Weise wie beim Film 1, jedoch wird hier als erstes Polysilicium mit einer Dicke von 250 nm (2500 Å) anstelle des amorphen Siliciums und dann nochmals Polysilicium mit einer Dicke von 100 nm (1000 Å) aufge­ bracht. Das Bezugszeichen 4 bezeichnet dagegen einen vierten Silicium­ dünnfilm, ebenfalls hergestellt in ähnlicher Weise wie der Film 1, wobei der Film jedoch nur Polysilicium mit einer Dicke von 350 nm (3500 Å) anstelle des amorphen Siliciums und des Polysiliciums aufweist.
Die I-V Verläufe der vier Siliciumdünnfilme mit CoSi₂ zeigen, daß der erste Siliciumdünnfilm 1 gegenüber den anderen Dünnfilmen 2, 3 und 4 eine größere Durchbruchspannung und einen geringeren Leckstrom besitzt.
In den Fig. 6a bis 6d sind C-V Verläufe für verschiedene Siliciumdünnfilme mit CoSi₂ dargestellt, wobei auch derjenige nach der Erfindung vorhanden ist.

Es wurde wieder die gesamte Dicke des Siliciumdünnfilms zur Bildung des Gates auf einen Wert von 350 nm (3500 Å) festgesetzt. Bezugszeichen 1 bezeichnet einen ersten Siliciumdünnfilm mit CoSi₂, wobei es sich hier um den erfindungsgemäßen Film handelt. Hier wird also auf einen Gateiso­ lationsfilm zunächst amorphes Silicium mit einer Dicke von 250 nm (2500 Å) und anschließend darauf Polysilicium mit einer Dicke von 100 nm (1000 Å) aufgebracht. Anschließend werden in den so erhaltenen Siliciumdünn­ film BF₂⁺ Ionen implantiert, wonach die Schichtstruktur wärmebehandelt wird. Danach wird auf dem Polysilicium eine Schicht aus Co gebildet, und es wird ein weiterer Wärmebehandlungsprozeß durchgeführt (Fig. 6a). Bezugszeichen 2 (Fig. 6b) bezeichnet einen zweiten Siliciumdünnfilm mit CoSi₂, der ähnlich wie der erste hergestellt worden ist, wobei jedoch nur amorphes Silicium mit einer Dicke von 350 nm (3500 Å) anstelle des amor­ phen Siliciums und des Polysiliciums niedergeschlagen wurde. Bezugszei­ chen 3 (Fig. 6c) bezeichnet einen dritten Siliciumdünnfilm mit CoSi₂, der ähnlich wie der erste Film hergestellt wurde, jedoch wurden jetzt anstelle des amorphen Siliciums und des Polysiliciums zunächst Polysilicium mit einer Dicke von 250 nm (2500 Å) und dann nochmals Polysilicium mit einer Dicke von 100 nm (1000 Å) niedergeschlagen. Nicht zuletzt kennzeichnet das Bezugszeichen 4 einen vierten Siliciumdünnfilm mit CoSi₂, der ähn­ lich wie der erste Dünnfilm hergestellt wurde, wobei jetzt aber anstelle des amorphen Siliciums und des Polysiliciums ausschließlich Polysilicium mit einer Dicke von 350 nm (3500 Å) aufgebracht wurde.
Die vier C-V Verläufe zeigen, daß der erste Siliciumdünnfilm mit CoSi₂ hinsichtlich seiner elektrischen Eigenschaften bessere Werte aufweist.
Wie oben beschrieben, lassen sich mit dem erfindungsgemäßen Verfahren Beeinträchtigungen vermeiden, die durch Eindringen von Verunreini­ gungen und thermische Instabilitäten verursacht werden, wenn es um die Bildung eines P⁺-Polygates geht. Das erfindungsgemäße Verfahren kann somit zur Herstellung von Gates mit verbesserten elektrischen Eigen­ schaften beitragen.

Claims (4)

1. Verfahren zur Herstellung eines Silizid-Gates für MOS-Halbleitereinrichtungen mit folgenden Schritten:
  • - auf ein Halbleitersubstrat (1) werden der Reihe nach aufeinander­ liegend ein Gateisolationsfilm (2), ein amorpher Siliciumfilm (3) und ein Polysiliciumfilm (4) aufgebracht;
  • - Verunreinigungsionen werden in den Polysiliciumfilm (4) implan­ tiert;
  • - eine erste Wärmebehandlung der so erhaltenen Struktur wird durchgeführt;
  • - auf den Polysiliciumfilm (4) wird eine Schicht (5) aus hochschmel­ zendem Metall aufgebracht; und
  • - es wird eine zweite Wärmebehandlung durchgeführt, um ein Polycid zu bilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Ver­ unreinigungsionen BF₂⁺ Ionen verwendet werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als hochschmelzendes Metall Kobalt(Co) verwendet wird.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß das Polysilicium mit einer solchen Dicke aufgebracht wird, daß es bei der Bildung des Polycids vollständig verbraucht wird.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703672B1 (en) * 1995-09-29 2004-03-09 Intel Corporation Polysilicon/amorphous silicon composite gate electrode
JPH09115833A (ja) * 1995-10-07 1997-05-02 Hyundai Electron Ind Co Ltd 半導体素子のポリシリコン膜製造方法
US5981364A (en) * 1995-12-06 1999-11-09 Advanced Micro Devices, Inc. Method of forming a silicon gate to produce silicon devices with improved performance
US5994182A (en) 1996-01-18 1999-11-30 Micron Technology, Inc. Method of reducing outdiffusion from a doped three-dimensional polysilicon film into substrate by using angled implants
US5665611A (en) * 1996-01-31 1997-09-09 Micron Technology, Inc. Method of forming a thin film transistor using fluorine passivation
US5767004A (en) * 1996-04-22 1998-06-16 Chartered Semiconductor Manufacturing, Ltd. Method for forming a low impurity diffusion polysilicon layer
US5837598A (en) * 1997-03-13 1998-11-17 Lsi Logic Corporation Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same
US5885861A (en) * 1997-05-30 1999-03-23 Advanced Micro Devices, Inc. Reduction of dopant diffusion by the co-implantation of impurities into the transistor gate conductor
US6406952B2 (en) * 1997-07-14 2002-06-18 Agere Systems Guardian Corp. Process for device fabrication
TW401613B (en) * 1998-04-24 2000-08-11 Mosel Vitelic Inc Method of forming the channel of metal oxide semiconductor in the integrated circuit
US6114196A (en) * 1999-01-11 2000-09-05 United Microelectronics Corp. Method of fabricating metal-oxide semiconductor transistor
US6566181B2 (en) 1999-02-26 2003-05-20 Agere Systems Inc. Process for the fabrication of dual gate structures for CMOS devices
KR100289372B1 (ko) * 1999-03-10 2001-05-02 김영환 폴리사이드 형성방법
US6797601B2 (en) * 1999-06-11 2004-09-28 Micron Technology, Inc. Methods for forming wordlines, transistor gates, and conductive interconnects
US6730584B2 (en) 1999-06-15 2004-05-04 Micron Technology, Inc. Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures
KR100425988B1 (ko) * 1999-12-18 2004-04-03 엘지전자 주식회사 교환기에서 가입자 보드 메시지 표시 장치
US7135423B2 (en) 2002-05-09 2006-11-14 Varian Semiconductor Equipment Associates, Inc Methods for forming low resistivity, ultrashallow junctions with low damage
US20050136633A1 (en) * 2003-12-18 2005-06-23 Taylor William J.Jr. Blocking layer for silicide uniformity in a semiconductor transistor
KR100596880B1 (ko) * 2004-09-01 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 게이트 형성 방법
US7642205B2 (en) * 2005-04-08 2010-01-05 Mattson Technology, Inc. Rapid thermal processing using energy transfer layers

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63119574A (ja) * 1986-11-07 1988-05-24 Toshiba Corp 半導体装置の製造方法
US5185279A (en) * 1987-03-31 1993-02-09 Kabushiki Kaisha Toshiba Method of manufacturing insulated-gate type field effect transistor
JPH0277161A (ja) * 1988-09-13 1990-03-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2508818B2 (ja) * 1988-10-03 1996-06-19 三菱電機株式会社 半導体装置の製造方法
JPH0744275B2 (ja) * 1988-10-06 1995-05-15 日本電気株式会社 高耐圧ｍｏｓ型半導体装置の製造方法
KR920010062B1 (ko) * 1989-04-03 1992-11-13 현대전자산업 주식회사 반도체 장치의 실리사이드 형성방법
JPH04100219A (ja) * 1990-08-20 1992-04-02 Seiko Epson Corp 半導体装置の製造方法
JP2585860B2 (ja) * 1990-11-30 1997-02-26 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5279976A (en) * 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5147820A (en) * 1991-08-26 1992-09-15 At&T Bell Laboratories Silicide formation on polysilicon
KR970009976B1 (ko) * 1991-08-26 1997-06-19 아메리칸 텔리폰 앤드 텔레그라프 캄파니 증착된 반도체상에 형성된 개선된 유전체
JPH05109986A (ja) * 1991-10-18 1993-04-30 Seiko Epson Corp 半導体装置の製造方法
JPH05144730A (ja) * 1991-11-21 1993-06-11 Sanyo Electric Co Ltd 半導体装置の製造方法
US5321286A (en) * 1991-11-26 1994-06-14 Nec Corporation Non-volatile semiconductor memory device having thin film memory transistors stacked over associated selecting transistors
US5278096A (en) * 1991-12-23 1994-01-11 At&T Bell Laboratories Transistor fabrication method
US5330929A (en) * 1992-10-05 1994-07-19 Motorola, Inc. Method of making a six transistor static random access memory cell
JPH06132523A (ja) * 1992-10-19 1994-05-13 Mitsubishi Electric Corp Ｍｏｓトランジスタの製造方法
US5350698A (en) * 1993-05-03 1994-09-27 United Microelectronics Corporation Multilayer polysilicon gate self-align process for VLSI CMOS device
US5364803A (en) * 1993-06-24 1994-11-15 United Microelectronics Corporation Method of preventing fluorine-induced gate oxide degradation in WSix polycide structure
US5441904A (en) * 1993-11-16 1995-08-15 Hyundai Electronics Industries, Co., Ltd. Method for forming a two-layered polysilicon gate electrode in a semiconductor device using grain boundaries
US5393682A (en) * 1993-12-13 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of making tapered poly profile for TFT device manufacturing
US5393687A (en) * 1993-12-16 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of making buried contact module with multiple poly si layers
US5438006A (en) * 1994-01-03 1995-08-01 At&T Corp. Method of fabricating gate stack having a reduced height

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Publication number Publication date
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