JPH04100219A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04100219A JPH04100219A JP21841990A JP21841990A JPH04100219A JP H04100219 A JPH04100219 A JP H04100219A JP 21841990 A JP21841990 A JP 21841990A JP 21841990 A JP21841990 A JP 21841990A JP H04100219 A JPH04100219 A JP H04100219A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
〔従来の技術）
従来の半導体装置、特にＳＲＡＭ等では素子の微細化の
ためバリッドコンタクト構造を用いていた。これの製造
方法の一例を第２図に示す。
ためバリッドコンタクト構造を用いていた。これの製造
方法の一例を第２図に示す。
工程（１）・・・第２図（ａ）
Ｐ型Ｓｉ基板２０１上に素子分離用酸化膜２０２、ゲー
ト酸化膜２０３を形成する。
ト酸化膜２０３を形成する。
工程（２）・・・第２図（ｂ）
レジストパターンを用いて前記ゲート酸化膜２０３の一
部をエツチング除去する。
部をエツチング除去する。
工程（３）・・・第２図（ｃ）
６３０°Ｃ前後の温度でシランを分解させることで多結
晶シリコン２０４′を全面に堆積させる。
晶シリコン２０４′を全面に堆積させる。
工程（４）・・・第２図（ｄ）
９００℃前後の温度でＰＯｃｌ＊を分解しＰ２Ｏ５を前
記多結晶シリコン２０４′に注入する。
記多結晶シリコン２０４′に注入する。
ここで前記グー１−酸化膜２０３を除去した部分はＰが
Ｓｉｍ板中に拡散するためＮ型不純物拡散層が形成され
る。これがいわゆるバリッドコンタクト２０６である。
Ｓｉｍ板中に拡散するためＮ型不純物拡散層が形成され
る。これがいわゆるバリッドコンタクト２０６である。
工程（５）・・・第２図（ｅ）
レジストパターンを用いて前記多結晶シリコン２０４′
の一部をエツチング除去した後、高濃度Ｎ型不純物のイ
オン注入、熱アニールを行い高濃度Ｎ型不純物拡散層２
０７を形成する。
の一部をエツチング除去した後、高濃度Ｎ型不純物のイ
オン注入、熱アニールを行い高濃度Ｎ型不純物拡散層２
０７を形成する。
しかし前述の従来技術では第２図（ｆ）に示した様に多
結晶シリコン堆積時にゲート駿化膜除去部のシリコン上
に核２０８が発生し、多結晶シリコンが異常成長すると
いう現象がみられた。この現象が生ずると第２図（ｇ）
に示した様に上層の配線層２１０が断線するという課題
があった。
結晶シリコン堆積時にゲート駿化膜除去部のシリコン上
に核２０８が発生し、多結晶シリコンが異常成長すると
いう現象がみられた。この現象が生ずると第２図（ｇ）
に示した様に上層の配線層２１０が断線するという課題
があった。
本発明はこのような課題を解決するもので、その目的は
、前述した多結晶シリコンの異常成長を抑えた半導体装
置の製造方法を提供することにある。
、前述した多結晶シリコンの異常成長を抑えた半導体装
置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、−導電型半導体基板
上に素子分離用絶縁膜、ゲート絶縁膜を順次形成する工
程、全面にアモルファスシリコン、多結晶シリコンを順
次積層する工程を具備したことを特徴とする。
上に素子分離用絶縁膜、ゲート絶縁膜を順次形成する工
程、全面にアモルファスシリコン、多結晶シリコンを順
次積層する工程を具備したことを特徴とする。
Ｓｉ基板上に直接アモルファスシリコンあるいは多結晶
シリコンを堆積させる場合、アモルファスシリコンの形
成温度は５６０℃程度であり、この温度ではＳｉ基板上
に異常成長の核は生じない。
シリコンを堆積させる場合、アモルファスシリコンの形
成温度は５６０℃程度であり、この温度ではＳｉ基板上
に異常成長の核は生じない。
しかし多結晶シリコンの形成速度は６３０℃程度必要で
、この温度はＳｉ基板上に異常成長の核を生じるのに十
分である。よってアモルファスシリコンを形成すること
で異常成長の核の生成を防ぐことができる。
、この温度はＳｉ基板上に異常成長の核を生じるのに十
分である。よってアモルファスシリコンを形成すること
で異常成長の核の生成を防ぐことができる。
以下図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明による半導体装置の製造工程を表わす断
面図である。
面図である。
工程（１）・・・第１図（ａ）
Ｐ型Ｓｉ基板１０１上に素子分離用酸化膜１゜２、ゲー
ト酸化膜１０３を形成する。
ト酸化膜１０３を形成する。
工程（２）・・・第１図（ｂ）
レジストパターンを用いて前記ゲート酸化膜１０３の一
部をエツチング除去する。
部をエツチング除去する。
工程（３）・・・第１図（ｃ）
５６０℃前情の温度でシランを分解しアモルファスシリ
コン１０４を５００〜１０００人堆積した後、昇温し、
６３０°Ｃ前後の温度でシランを分解し多結晶シリコン
１０４′を２０００〜４０００人堆積させる。
コン１０４を５００〜１０００人堆積した後、昇温し、
６３０°Ｃ前後の温度でシランを分解し多結晶シリコン
１０４′を２０００〜４０００人堆積させる。
工程（４）・・・第１図（ｄ）
９００℃前後の温度でＰＯＣＩｓを分解しＰ２Ｏ３を前
記アモルファスシリコン１０４及び多結晶シリコン１０
４′の積層膜に注入する。ここで前記ゲート酸化膜を除
去した部分はＰがＳｉ基板中に拡散するため、バリッド
コンタクト１０６が形成される。
記アモルファスシリコン１０４及び多結晶シリコン１０
４′の積層膜に注入する。ここで前記ゲート酸化膜を除
去した部分はＰがＳｉ基板中に拡散するため、バリッド
コンタクト１０６が形成される。
工程（５）・・・ｗ５１図（ｅ）
レジストパターンを用いて前記アモルファスシリコン１
０４．００記多結晶シリコン１０４′の積層膜の一部を
エツチング除去した後、高濃度Ｎ型不純物のイオン注入
、９００〜１０００℃の熱アニールを行い高濃度Ｎ型不
純物拡散層１０７を形成する。
０４．００記多結晶シリコン１０４′の積層膜の一部を
エツチング除去した後、高濃度Ｎ型不純物のイオン注入
、９００〜１０００℃の熱アニールを行い高濃度Ｎ型不
純物拡散層１０７を形成する。
本発明によれば低温でアモルファスシリコンを堆積する
ため従来技術で見られたような多結晶シリコンの異常成
長の現象がみられず、上層の配線層の断線もなくなり、
高品質の半導体装置が完成するという効果を有する。
ため従来技術で見られたような多結晶シリコンの異常成
長の現象がみられず、上層の配線層の断線もなくなり、
高品質の半導体装置が完成するという効果を有する。
第１図（ａ）〜（ｅ）は本発明の半導体装置の製造工程
を表わす断面図、第２図（ａ）〜（ｅ）は従来の半導体
装置の製造工程を表わす断面図、第２図（ｆ）はシリコ
ン上の核を表わす断面図、第２図（ｇ）は多結晶シリコ
ンの異常成長による不良を表わす断面図。 １０１．２０１・・・Ｐ型Ｓｉ基板 １０２．２０２・・・素子分離用酸化膜１０３．２０３
・・・ゲート酸化膜 １０４・・・アモルファスシリコン １０４’ ２０４’・・・多結晶シリコン１０５．２
０５・・・Ｐ １０６．２０６・・・バリッドコンタクト１０７．２０
７・・・高潰度Ｎ型不純物拡散層２０８・・・シリコン
上の核 ２０９・・・層間絶縁膜 ０・・・上層の配線層 以 上
を表わす断面図、第２図（ａ）〜（ｅ）は従来の半導体
装置の製造工程を表わす断面図、第２図（ｆ）はシリコ
ン上の核を表わす断面図、第２図（ｇ）は多結晶シリコ
ンの異常成長による不良を表わす断面図。 １０１．２０１・・・Ｐ型Ｓｉ基板 １０２．２０２・・・素子分離用酸化膜１０３．２０３
・・・ゲート酸化膜 １０４・・・アモルファスシリコン １０４’ ２０４’・・・多結晶シリコン１０５．２
０５・・・Ｐ １０６．２０６・・・バリッドコンタクト１０７．２０
７・・・高潰度Ｎ型不純物拡散層２０８・・・シリコン
上の核 ２０９・・・層間絶縁膜 ０・・・上層の配線層 以 上
Claims (1)
- 一導電型半導体基板上に素子分離用絶縁膜、ゲート絶
縁膜を順次形成する工程、前記ゲート絶縁膜の一部を除
去する工程、全面にアモルファスシリコン、多結晶シリ
コンを順次積層する工程を具備したことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21841990A JPH04100219A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21841990A JPH04100219A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100219A true JPH04100219A (ja) | 1992-04-02 |
Family
ID=16719620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21841990A Pending JPH04100219A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712181A (en) * | 1993-07-20 | 1998-01-27 | Lg Semicon Co., Ltd. | Method for the formation of polycide gate in semiconductor device |
-
1990
- 1990-08-20 JP JP21841990A patent/JPH04100219A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712181A (en) * | 1993-07-20 | 1998-01-27 | Lg Semicon Co., Ltd. | Method for the formation of polycide gate in semiconductor device |
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