JPS626346B2 - - Google Patents
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- JPS626346B2 JPS626346B2 JP56085908A JP8590881A JPS626346B2 JP S626346 B2 JPS626346 B2 JP S626346B2 JP 56085908 A JP56085908 A JP 56085908A JP 8590881 A JP8590881 A JP 8590881A JP S626346 B2 JPS626346 B2 JP S626346B2
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Classifications
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
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- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Description
【発明の詳細な説明】
技術分野
本発明は、集積注入論理（I2L）集積半導体装
置または併合トランジスタ論理（MTL）集積半
導体装置を製造するための方法、さらに詳しく言
えば、自己整合された金属−シリコン接点ならび
にミクロン以下の接点間スペース及び金属間スペ
ースを実現するかかる装置を製造するための自己
整合式金属プロセスに関するものである。
置または併合トランジスタ論理（MTL）集積半
導体装置を製造するための方法、さらに詳しく言
えば、自己整合された金属−シリコン接点ならび
にミクロン以下の接点間スペース及び金属間スペ
ースを実現するかかる装置を製造するための自己
整合式金属プロセスに関するものである。
背景技術
半導体集積回路は、過去十年間にその密度が大
幅に増大してきた。しかしながら、マイクロプロ
セツサ及びミニコンピユータなどの新しい用途用
に、より複雑で、スイツチ切換速度をより大きく
し、装置をより小さくする必要性がますます大き
くなつている。半導体製造技術における非常に活
発な領域は、写真製版技術における微細線の生成
及び応用であつた。最近まで写真製版プロセスで
は専ら光が使用されてきた。今後線幅を小さくす
るための最も重要で多方面に応用のきく技術は、
電子線及びＸ線露出プロセスである。写真製版上
の諸問題及びその可能な解決方法については、P.
L.クリツチロウが1976年２月刊の“Computer”
誌第９巻第２号に発表した“High Speed
MOSFET Circuits Using Advanced
Lithography”と題する出版物中でさらに詳しく
考察している。この出版物中では、Ｘ線及び電子
線による写真製版の基本的装置費用及び複雑さに
ついて記載されている。
幅に増大してきた。しかしながら、マイクロプロ
セツサ及びミニコンピユータなどの新しい用途用
に、より複雑で、スイツチ切換速度をより大きく
し、装置をより小さくする必要性がますます大き
くなつている。半導体製造技術における非常に活
発な領域は、写真製版技術における微細線の生成
及び応用であつた。最近まで写真製版プロセスで
は専ら光が使用されてきた。今後線幅を小さくす
るための最も重要で多方面に応用のきく技術は、
電子線及びＸ線露出プロセスである。写真製版上
の諸問題及びその可能な解決方法については、P.
L.クリツチロウが1976年２月刊の“Computer”
誌第９巻第２号に発表した“High Speed
MOSFET Circuits Using Advanced
Lithography”と題する出版物中でさらに詳しく
考察している。この出版物中では、Ｘ線及び電子
線による写真製版の基本的装置費用及び複雑さに
ついて記載されている。
標準的写真製版技術を拡張し、電子線ないしＸ
線写真製版などより高価で複雑な技術の必要性を
回避することによつて１マイクロメータないしそ
れ以下の範囲の狭い線幅を得ようとする努力が行
なわれてきた。かかる技術の１つは“IBM
Technical Disclosure Bulletin、”1976年９月刊
に掲載された“Narrow Line Wdths Masking
Method”と題する論文に記載されている。この
方法は、多孔性シリコンの使用を伴なうもので、
次に多孔性シリコンの酸化を行なう。もう１つの
技術が“IBM Technical Disclosure Bulletin、”
第20巻第４号、1977年９月刊のp.1376〜1378に記
載されている。このTDB論文は、多孔晶性シリ
コン・マスキング層の使用を記載したもので、多
結晶性シリコン形成の際に、先ず窒化ケイ素など
の酸化防止剤中間マスクを使用することによつて
それがマスクに作られる。この技術によつて、約
２マイクロメータ以下の線寸法を得ることができ
る。T.N.ジヤクソンらは、1980年３月刊の出版
物“Semiconductor International”p.77〜83中
で、電子線写真製版を必要とせず選択的エツジめ
つき技術を使用したミクロン以下の線幅および装
置を生成するための方法、“Ａ Novel
Submicron Fabrication Technique”を記載して
いる。1979年は３月14日刊行の英国特許第
2003660号は一方向性プラズマ・エツチング技術
を使用することによつて金属の領域、例えば基板
上の金属を沈着させ、それによつて狭い金属スト
ライプを形成する方法を記載している。これらの
技術は、基板上に狭い線を形成する方法を示して
いるが、半導体基板内の実際上の装置要素を接触
させるためにそれらをどう使用するかが不明確な
ために、それを半導体装置の製造にうまく使用す
るための包括的解決に欠けている。その上、第１
レベルの金属体の平面性及びそのレベルにおける
金属体の充分な伝導性といつた問題がある。K.
H.ニコラスは、米国特許第4083098号で絶縁基板
上に間隔が近接しているか空気で隔離された複数
の導体層を製造する方法について記載している。
彼は、導体層を絶縁体で支持した状態でのシリコ
ン本体へのオーム性接続については何も示唆して
いない。
線写真製版などより高価で複雑な技術の必要性を
回避することによつて１マイクロメータないしそ
れ以下の範囲の狭い線幅を得ようとする努力が行
なわれてきた。かかる技術の１つは“IBM
Technical Disclosure Bulletin、”1976年９月刊
に掲載された“Narrow Line Wdths Masking
Method”と題する論文に記載されている。この
方法は、多孔性シリコンの使用を伴なうもので、
次に多孔性シリコンの酸化を行なう。もう１つの
技術が“IBM Technical Disclosure Bulletin、”
第20巻第４号、1977年９月刊のp.1376〜1378に記
載されている。このTDB論文は、多孔晶性シリ
コン・マスキング層の使用を記載したもので、多
結晶性シリコン形成の際に、先ず窒化ケイ素など
の酸化防止剤中間マスクを使用することによつて
それがマスクに作られる。この技術によつて、約
２マイクロメータ以下の線寸法を得ることができ
る。T.N.ジヤクソンらは、1980年３月刊の出版
物“Semiconductor International”p.77〜83中
で、電子線写真製版を必要とせず選択的エツジめ
つき技術を使用したミクロン以下の線幅および装
置を生成するための方法、“Ａ Novel
Submicron Fabrication Technique”を記載して
いる。1979年は３月14日刊行の英国特許第
2003660号は一方向性プラズマ・エツチング技術
を使用することによつて金属の領域、例えば基板
上の金属を沈着させ、それによつて狭い金属スト
ライプを形成する方法を記載している。これらの
技術は、基板上に狭い線を形成する方法を示して
いるが、半導体基板内の実際上の装置要素を接触
させるためにそれらをどう使用するかが不明確な
ために、それを半導体装置の製造にうまく使用す
るための包括的解決に欠けている。その上、第１
レベルの金属体の平面性及びそのレベルにおける
金属体の充分な伝導性といつた問題がある。K.
H.ニコラスは、米国特許第4083098号で絶縁基板
上に間隔が近接しているか空気で隔離された複数
の導体層を製造する方法について記載している。
彼は、導体層を絶縁体で支持した状態でのシリコ
ン本体へのオーム性接続については何も示唆して
いない。
特願昭54−130919号及び特願昭54−130942号
は、シリコン本体上に基本的に水平な表面及び基
本的に垂直な表面を備えた領域を形成することを
含む、寸法の狭い、例えばミクロン以下の領域を
半導体本体上に形成するための技術を記載してい
る。基本的に水平な表面ならびに基本的に垂直な
表面上に寸法の非常に狭い層が形成される。垂直
な層には基本的に手をつけないで水平な層を基本
的に取除くために、この層に反応性イオン・エツ
チングが施される。塗布される層の元の厚さに応
じて、垂直層の寸法が調節される。これらの特許
出願では、各種の構造の集積回路用の半導体装置
構造プロセスにこの寸法の狭い領域を使用するた
めの技術をより重要なこととして記載している。
は、シリコン本体上に基本的に水平な表面及び基
本的に垂直な表面を備えた領域を形成することを
含む、寸法の狭い、例えばミクロン以下の領域を
半導体本体上に形成するための技術を記載してい
る。基本的に水平な表面ならびに基本的に垂直な
表面上に寸法の非常に狭い層が形成される。垂直
な層には基本的に手をつけないで水平な層を基本
的に取除くために、この層に反応性イオン・エツ
チングが施される。塗布される層の元の厚さに応
じて、垂直層の寸法が調節される。これらの特許
出願では、各種の構造の集積回路用の半導体装置
構造プロセスにこの寸法の狭い領域を使用するた
めの技術をより重要なこととして記載している。
非常に密度の高い集積回路における主な問題
は、半導体集積回路中の各種の素子及び装置に対
する電気的接点である。集積回路内の多数の装置
を接触させるために金属体が２、３、４段ないし
それ以上のオーダーの多段の金属体とすることが
必要なことがしばしばある。これらの金属体の各
段は、互いに絶縁しなければならない。この多層
構造は、写真製版プロセスの各ステツプに悪影響
を及ぼし、写真製版各層の不完全な露出による構
造の欠陥をもたらすことのある平面性の問題を含
んでいる。もう１つの問題は、各段における金属
体の伝導性に関するものである。最近これらの問
題に対する各解決方法は、1973年８月７日付けで
授与されたR.C.Wangの米国特許第3750268号及
び1976年10月５日付けで授与されたR.T.Simkoら
の米国特許第3984822号に示されるような導体層
として高度にドープされた多結晶性シリコンを使
用するという方向をとつている。しかしながら、
装置の密度が増大するにつれて、装置間の絶縁、
特に半導体装置を接触させる金属体第１段におけ
る伝導性、ならびに半導体集積回路中の各装置要
素に対する各段金属体の心合せに関わる問題がな
お残つている。
は、半導体集積回路中の各種の素子及び装置に対
する電気的接点である。集積回路内の多数の装置
を接触させるために金属体が２、３、４段ないし
それ以上のオーダーの多段の金属体とすることが
必要なことがしばしばある。これらの金属体の各
段は、互いに絶縁しなければならない。この多層
構造は、写真製版プロセスの各ステツプに悪影響
を及ぼし、写真製版各層の不完全な露出による構
造の欠陥をもたらすことのある平面性の問題を含
んでいる。もう１つの問題は、各段における金属
体の伝導性に関するものである。最近これらの問
題に対する各解決方法は、1973年８月７日付けで
授与されたR.C.Wangの米国特許第3750268号及
び1976年10月５日付けで授与されたR.T.Simkoら
の米国特許第3984822号に示されるような導体層
として高度にドープされた多結晶性シリコンを使
用するという方向をとつている。しかしながら、
装置の密度が増大するにつれて、装置間の絶縁、
特に半導体装置を接触させる金属体第１段におけ
る伝導性、ならびに半導体集積回路中の各装置要
素に対する各段金属体の心合せに関わる問題がな
お残つている。
I2LないしMTLを使用した回路及び構造が集積
回路技術中でよく知られている。Bergerらの米
国特許第3643235号、第3823353号及び第3922565
号を参照することによつてそれらをより詳しく理
解することができる。かかる論理回路ないし構造
は、論理ゲートを反転NPNトランジスタのベー
ス用の電流電源として典型的には横方向PNPトラ
ンジスタを使用する１対の併合した相補型トラン
ジスタにまで縮小するものである。エミツタとし
て埋込みＮ型領域を備えたNPNトランジスタは
所与の回路中の他の論理素子を駆動するために使
用できる多数のコレクタを備えたものであること
が多い。I2L回路は、論理ゲートが単一の半導体
装置にまで縮小されているため、コンパクトにな
るという固有の利点をもつている。
回路技術中でよく知られている。Bergerらの米
国特許第3643235号、第3823353号及び第3922565
号を参照することによつてそれらをより詳しく理
解することができる。かかる論理回路ないし構造
は、論理ゲートを反転NPNトランジスタのベー
ス用の電流電源として典型的には横方向PNPトラ
ンジスタを使用する１対の併合した相補型トラン
ジスタにまで縮小するものである。エミツタとし
て埋込みＮ型領域を備えたNPNトランジスタは
所与の回路中の他の論理素子を駆動するために使
用できる多数のコレクタを備えたものであること
が多い。I2L回路は、論理ゲートが単一の半導体
装置にまで縮小されているため、コンパクトにな
るという固有の利点をもつている。
本発明の目的は、I2L回路の密度を従来可能で
あると考えられていたよりもさらに大きくするこ
とである。
あると考えられていたよりもさらに大きくするこ
とである。
本発明の概要
本発明によれば、集積注入論理技術において、
厚さが１ミクロンないしそれ以下のオーダーの誘
電体パターンの使用による、自己整合金属シリコ
ン接点ならびにミクロン〜サブミクロン級の接点
間及び金属間スペーシングを実現する、自己整合
プロセスが記載される。このプロセスにより、基
本的に平面状の構造がもたらされる。第１レベル
又は第１段の金属体は、アルミニウム、アルミニ
ウム−銅、多結晶性シリコンなど望ましい金属な
ら何でもよい。
厚さが１ミクロンないしそれ以下のオーダーの誘
電体パターンの使用による、自己整合金属シリコ
ン接点ならびにミクロン〜サブミクロン級の接点
間及び金属間スペーシングを実現する、自己整合
プロセスが記載される。このプロセスにより、基
本的に平面状の構造がもたらされる。第１レベル
又は第１段の金属体は、アルミニウム、アルミニ
ウム−銅、多結晶性シリコンなど望ましい金属な
ら何でもよい。
この自己整合金属構造を備えた注入論理集積回
路を形成する方法は、シリコン基体を準備して、
次にシリコン基体の主表面上に第１の絶縁層を形
成することを伴なつている。注入論理装置を含む
ことが予定されている第１絶縁層の領域を取除
く。高度にドープされた多結晶シリコンの層をそ
の上に形成する。多結晶性シリコンの導電型はシ
リコン基体の導電型と逆である。反応性イオン・
エツチングによつて多結晶性シリコン層中に開口
を形成し、実質的に水平な表面及び実質的に垂直
な表面を備えた構造体を形成する。開口は集積回
路の横方向注入トランジスタのベースとなる予定
の領域に作る。次に、実質的に水平な表面ならび
に実質的に垂直な表面上に、第２の絶縁層を形成
する。この第２の絶縁層の反応性イオン・エツチ
ングにより、水平層が取除かれ、シリコン基体の
主表面上に寸法の狭い誘電体領域パターンを形成
する。横方向注入トランジスタのベースを多結晶
性シリコン層の開口を通して形成する。この構造
をアニールして、トランジスタのベースを完全に
形成すると共に、シリコン基体中に多結晶性シリ
コン層から逆の型の不純物をドライブ・インし、
それによつて注入論理集積回路の垂直トランジス
タ用のベース領域を形成する。垂直トランジスタ
のコレクタを形成するために追加の開口を多結晶
性シリコン層に作る。実質的に水平な表面及び実
質的に垂直な表面上に第３の絶縁層を形成する。
反応性イオン・エツチングを使用して第３の水平
絶縁層を取除き、寸法の狭い領域の第２のパター
ンを形成する。次に、エツチングによつて残りの
多結晶性シリコン層を取除き、シリコン基体の主
表面上に寸法の狭い領域を残す。寸法の狭い領域
ならびにその間の裸のシリコン領域上に導体層を
全面付着する。表面を平面化するための、フオト
レジストないしポリイミドなどのプラスチツク製
全面層を導体層上に実現する。次にこの構造を反
応性イオン・エツチング環境に置いてそこで寸法
の狭い領域に達するまで、導体層をプラスチツク
層と一緒に均一にエツチする。次に残りのプラス
チツク材料を取除き、それによつて導体層の一部
を注入論理集積回路の表面上の導体層の他の部分
から分離する寸法の狭い誘電絶縁を備えた基本的
に平面状の導体層を形成する。これらの導体領域
は、注入論理集積回路の各素子に対する接点とし
て働く。
路を形成する方法は、シリコン基体を準備して、
次にシリコン基体の主表面上に第１の絶縁層を形
成することを伴なつている。注入論理装置を含む
ことが予定されている第１絶縁層の領域を取除
く。高度にドープされた多結晶シリコンの層をそ
の上に形成する。多結晶性シリコンの導電型はシ
リコン基体の導電型と逆である。反応性イオン・
エツチングによつて多結晶性シリコン層中に開口
を形成し、実質的に水平な表面及び実質的に垂直
な表面を備えた構造体を形成する。開口は集積回
路の横方向注入トランジスタのベースとなる予定
の領域に作る。次に、実質的に水平な表面ならび
に実質的に垂直な表面上に、第２の絶縁層を形成
する。この第２の絶縁層の反応性イオン・エツチ
ングにより、水平層が取除かれ、シリコン基体の
主表面上に寸法の狭い誘電体領域パターンを形成
する。横方向注入トランジスタのベースを多結晶
性シリコン層の開口を通して形成する。この構造
をアニールして、トランジスタのベースを完全に
形成すると共に、シリコン基体中に多結晶性シリ
コン層から逆の型の不純物をドライブ・インし、
それによつて注入論理集積回路の垂直トランジス
タ用のベース領域を形成する。垂直トランジスタ
のコレクタを形成するために追加の開口を多結晶
性シリコン層に作る。実質的に水平な表面及び実
質的に垂直な表面上に第３の絶縁層を形成する。
反応性イオン・エツチングを使用して第３の水平
絶縁層を取除き、寸法の狭い領域の第２のパター
ンを形成する。次に、エツチングによつて残りの
多結晶性シリコン層を取除き、シリコン基体の主
表面上に寸法の狭い領域を残す。寸法の狭い領域
ならびにその間の裸のシリコン領域上に導体層を
全面付着する。表面を平面化するための、フオト
レジストないしポリイミドなどのプラスチツク製
全面層を導体層上に実現する。次にこの構造を反
応性イオン・エツチング環境に置いてそこで寸法
の狭い領域に達するまで、導体層をプラスチツク
層と一緒に均一にエツチする。次に残りのプラス
チツク材料を取除き、それによつて導体層の一部
を注入論理集積回路の表面上の導体層の他の部分
から分離する寸法の狭い誘電絶縁を備えた基本的
に平面状の導体層を形成する。これらの導体領域
は、注入論理集積回路の各素子に対する接点とし
て働く。
この方法は、様々な注入論理製品を形成するの
に使用できる。寸法の狭い誘導電体パターンをも
つ導体層は、導体層の各領域を電気的に分離する
ように働く。この方法に基づいて論理及び記憶用
注入論理集積回路を形成し、高密度で金属層が適
当な伝導性を伴なうという有利な結果をもたらす
ことができる。
に使用できる。寸法の狭い誘導電体パターンをも
つ導体層は、導体層の各領域を電気的に分離する
ように働く。この方法に基づいて論理及び記憶用
注入論理集積回路を形成し、高密度で金属層が適
当な伝導性を伴なうという有利な結果をもたらす
ことができる。
発明の開示
ここでさらに具体的に第１図ないし第６図を参
照しながら、本発明に基づく注入論理集積回路を
製造するための一方法による実施例について説明
する。第１図ないし第６図で作られる構造は、
PNP横方向トランジスタ装置を伴なう垂直NPN
装置として図示してある。しかしながら、明らか
なようにもう１つのやり方として各トランジスタ
及び関連各領域の各種素子の極性を反転するだけ
で、型が反対の装置、すなわちNPN横方向装置
及びPNP垂直トランジスタを形成することができ
る。第１図は、非常に高密度の注入論理装置を形
成するのに使用するシリコン基体の非常に拡大し
た一部を図示したものである。P-単結晶基板１
０は、基板上部に成長したエピタキシヤルN+層
１２を備えている。基板は、典型的な場合、抵抗
が１〜20オーム／cmのオーダーの＜100＞、結晶
配位のシリコン・ウエハである。層１２を形成す
るためのエピタキシヤル成長プロセスは、約1000
〜1200℃の温度でのSiCl4／H2ないしSiH4／H2の
使用などの通常の技術によることができる。高密
度集積回路用エピタキシヤル層の厚さは、３マイ
クロメータないしそれ以下のオーダーである。
照しながら、本発明に基づく注入論理集積回路を
製造するための一方法による実施例について説明
する。第１図ないし第６図で作られる構造は、
PNP横方向トランジスタ装置を伴なう垂直NPN
装置として図示してある。しかしながら、明らか
なようにもう１つのやり方として各トランジスタ
及び関連各領域の各種素子の極性を反転するだけ
で、型が反対の装置、すなわちNPN横方向装置
及びPNP垂直トランジスタを形成することができ
る。第１図は、非常に高密度の注入論理装置を形
成するのに使用するシリコン基体の非常に拡大し
た一部を図示したものである。P-単結晶基板１
０は、基板上部に成長したエピタキシヤルN+層
１２を備えている。基板は、典型的な場合、抵抗
が１〜20オーム／cmのオーダーの＜100＞、結晶
配位のシリコン・ウエハである。層１２を形成す
るためのエピタキシヤル成長プロセスは、約1000
〜1200℃の温度でのSiCl4／H2ないしSiH4／H2の
使用などの通常の技術によることができる。高密
度集積回路用エピタキシヤル層の厚さは、３マイ
クロメータないしそれ以下のオーダーである。
次の一連のステツプは、単結晶性シリコンの領
域を単結晶の他の領域から絶縁するための絶縁手
段の形成を含むものである。絶縁は、逆バイアス
PN接合、部分誘電絶縁または完全誘電絶縁によ
ることができる。使用する誘電体は、二酸化ケイ
素、ガラスなどとすることができる。本発明の高
密度集積回路のための良好な絶縁は、誘電絶縁で
ある。第１図は、シリコン基体１２の単結晶性シ
リコン領域を互いに分離する誘電体領域１４を備
えた部分誘電絶縁を示したものである。先行技術
では、この型式の誘電体領域を形成するための多
くの方法がある。例えば、米国特許第3648125号
に記載されているプロセスを使用するのが望まし
い。この特許では、領域１４のための部分誘電絶
縁を形成するためのプロセスが詳しく記載されて
いる。
域を単結晶の他の領域から絶縁するための絶縁手
段の形成を含むものである。絶縁は、逆バイアス
PN接合、部分誘電絶縁または完全誘電絶縁によ
ることができる。使用する誘電体は、二酸化ケイ
素、ガラスなどとすることができる。本発明の高
密度集積回路のための良好な絶縁は、誘電絶縁で
ある。第１図は、シリコン基体１２の単結晶性シ
リコン領域を互いに分離する誘電体領域１４を備
えた部分誘電絶縁を示したものである。先行技術
では、この型式の誘電体領域を形成するための多
くの方法がある。例えば、米国特許第3648125号
に記載されているプロセスを使用するのが望まし
い。この特許では、領域１４のための部分誘電絶
縁を形成するためのプロセスが詳しく記載されて
いる。
第１の絶縁層１６は、熱的に成長させた二酸化
ケイ素１７と化学的に蒸着させた窒化ケイ素１８
の複合物とすることができるが、これをシリコン
本体の表面上に形成する。この絶縁層は、熱的に
成長させた二酸化ケイ素に加えて、二酸化ケイ
素、窒化ケイ素、三酸化アルミニウムなど既知の
絶縁材料のうちの１つまたはその組合せとするこ
とができる。二酸化ケイ素１７は、酸素または酸
素−水蒸気環境中で約970の温度で熱的に成長さ
せることができる。二酸化ケイ素を成長させるた
めの第２の方法は、大気圧または低圧条件下で
SiH4、O2は約450℃、あるいはSiH2Cl2、N2Oは約
800℃の温度で、化学的蒸気分解を使用すること
に関するものである。二酸化ケイ素の分解は、通
常V.Y.Dooの米国特許第4089992号で考察されて
いる如く、大気圧または低圧条件下で約800℃の
温度でSiH4、NH3及びN2キヤリア・ガスという条
件を用いた化学的蒸気分解によつて形成される。
ケイ素１７と化学的に蒸着させた窒化ケイ素１８
の複合物とすることができるが、これをシリコン
本体の表面上に形成する。この絶縁層は、熱的に
成長させた二酸化ケイ素に加えて、二酸化ケイ
素、窒化ケイ素、三酸化アルミニウムなど既知の
絶縁材料のうちの１つまたはその組合せとするこ
とができる。二酸化ケイ素１７は、酸素または酸
素−水蒸気環境中で約970の温度で熱的に成長さ
せることができる。二酸化ケイ素を成長させるた
めの第２の方法は、大気圧または低圧条件下で
SiH4、O2は約450℃、あるいはSiH2Cl2、N2Oは約
800℃の温度で、化学的蒸気分解を使用すること
に関するものである。二酸化ケイ素の分解は、通
常V.Y.Dooの米国特許第4089992号で考察されて
いる如く、大気圧または低圧条件下で約800℃の
温度でSiH4、NH3及びN2キヤリア・ガスという条
件を用いた化学的蒸気分解によつて形成される。
第１の絶縁層１６には、これから製造する注入
論理装置を含むことが予定される領域中に開口を
形成する。第１図は、絶縁層１６中のかかる開口
の存在を図示したものである。ここでＰドープ多
結晶性シリコン層２０を例えば水素雰囲気中で
500〜1000℃の温度範囲でシランとジボランの混
合物を使用することによつて、ウエハ全体上に沈
着させる。もう１つのやり方として、多結晶を沈
着させ、次にイオン注入プロセスによつてドープ
することができる。別法として他の既知のＰ型ド
ーパントを使用することができる。有効な多結晶
性シリコンの厚さは、8000〜15000オングストロ
ームで10000オングストロームが望ましい。この
厚さを金属の厚さよりも大きくすると非平面トポ
ロジーとなる。厚さが金属の厚さ、典型的な場合
には１マイクロメータよりも小さい場合には、表
面非平面性が生じる。また金属線の絶縁は、反応
性イオン・エツチングまたは化学的エツチングの
どちらによつても実現するのがより困難である。
望ましいドーピング・レベルは約５×1018〜５×
1019原子／cm3である。
論理装置を含むことが予定される領域中に開口を
形成する。第１図は、絶縁層１６中のかかる開口
の存在を図示したものである。ここでＰドープ多
結晶性シリコン層２０を例えば水素雰囲気中で
500〜1000℃の温度範囲でシランとジボランの混
合物を使用することによつて、ウエハ全体上に沈
着させる。もう１つのやり方として、多結晶を沈
着させ、次にイオン注入プロセスによつてドープ
することができる。別法として他の既知のＰ型ド
ーパントを使用することができる。有効な多結晶
性シリコンの厚さは、8000〜15000オングストロ
ームで10000オングストロームが望ましい。この
厚さを金属の厚さよりも大きくすると非平面トポ
ロジーとなる。厚さが金属の厚さ、典型的な場合
には１マイクロメータよりも小さい場合には、表
面非平面性が生じる。また金属線の絶縁は、反応
性イオン・エツチングまたは化学的エツチングの
どちらによつても実現するのがより困難である。
望ましいドーピング・レベルは約５×1018〜５×
1019原子／cm3である。
多結晶性シリコン層２０上に第２の絶縁層２２
を沈着させる。この層は化学蒸着させた二酸化ケ
イ素、熱的に成長させた二酸化ケイ素、化学蒸着
させた窒化ケイ素ないしその類似物あるいはそれ
らの組合せからなるものとすることができる。第
２の絶縁層マスクの厚さは、典型的な場合、1000
〜2000オングストロームである。ここで第１図に
示すように標準的写真製版及びエツチング技術を
利用して、第２の絶縁層に垂直NPNトランジス
タのベース及びインジエクタとなる予定の領域上
に開口を形成する。この構造を、典型的な場合で
は、例えばCl2／アルゴン、SF6／Cl2または
CCl4／アルゴン、圧力約10ミクロンの平行板構
造、圧力密度0.16ワツト／cm2、流速10c.c.／minの
条件で、特願昭51−79995号に記載されている装
置を用いて、多結晶性シリコン用の反応性イオ
ン・エツチングまたはプラズマ・エツチングの環
境中に入れる。反応性イオン・エツチング・プロ
セスは、単結晶性シリコン領域に到達したとき完
了する。その結果、得られる構造を第１図に示し
てある。
を沈着させる。この層は化学蒸着させた二酸化ケ
イ素、熱的に成長させた二酸化ケイ素、化学蒸着
させた窒化ケイ素ないしその類似物あるいはそれ
らの組合せからなるものとすることができる。第
２の絶縁層マスクの厚さは、典型的な場合、1000
〜2000オングストロームである。ここで第１図に
示すように標準的写真製版及びエツチング技術を
利用して、第２の絶縁層に垂直NPNトランジス
タのベース及びインジエクタとなる予定の領域上
に開口を形成する。この構造を、典型的な場合で
は、例えばCl2／アルゴン、SF6／Cl2または
CCl4／アルゴン、圧力約10ミクロンの平行板構
造、圧力密度0.16ワツト／cm2、流速10c.c.／minの
条件で、特願昭51−79995号に記載されている装
置を用いて、多結晶性シリコン用の反応性イオ
ン・エツチングまたはプラズマ・エツチングの環
境中に入れる。反応性イオン・エツチング・プロ
セスは、単結晶性シリコン領域に到達したとき完
了する。その結果、得られる構造を第１図に示し
てある。
次に、この構造を通常の熱的酸化ステツプにか
けて、露出した多結晶性シリコン層上及び露出し
た単結晶性シリコン層上に二酸化ケイ素層２４を
形成する。上記の述べた如き通常の技術によつて
窒化ケイ素層２２及び二酸化ケイ素層２４の上面
上に窒化ケイ素層２６を化学蒸着させる。第２の
多結晶性シリコン層２８を二酸化ケイ素層及び窒
化ケイ素層２４，２６上に沈着させる。この一連
のプロセス段階の結果を第２図に示してある。
けて、露出した多結晶性シリコン層上及び露出し
た単結晶性シリコン層上に二酸化ケイ素層２４を
形成する。上記の述べた如き通常の技術によつて
窒化ケイ素層２２及び二酸化ケイ素層２４の上面
上に窒化ケイ素層２６を化学蒸着させる。第２の
多結晶性シリコン層２８を二酸化ケイ素層及び窒
化ケイ素層２４，２６上に沈着させる。この一連
のプロセス段階の結果を第２図に示してある。
次に、寸法の狭い誘電体領域のパターンを形成
する。第２図の構造を上記の第１の多結晶性シリ
コン・エツチング・プロセスと同じ条件である、
反応性イオン・エツチング雰囲気中に入れる。反
応性イオン・エツチング・ステツプの結果、多結
晶性シリコン層２８が垂直表面上でほぼそのまま
の状態で多結晶性シリコン層２８が全ての水平表
面から取除かれる。ここで、多結晶性シリコン層
パターンを通常の温度で熱的酸化雰囲気にさら
し、多結晶性シリコン層２８の表面を二酸化ケイ
素層３０に酸化する。二酸化ケイ素への酸化は第
３図の構造中に例示されいるように、多結晶性シ
リコン領域全体を消費する必要はない。
する。第２図の構造を上記の第１の多結晶性シリ
コン・エツチング・プロセスと同じ条件である、
反応性イオン・エツチング雰囲気中に入れる。反
応性イオン・エツチング・ステツプの結果、多結
晶性シリコン層２８が垂直表面上でほぼそのまま
の状態で多結晶性シリコン層２８が全ての水平表
面から取除かれる。ここで、多結晶性シリコン層
パターンを通常の温度で熱的酸化雰囲気にさら
し、多結晶性シリコン層２８の表面を二酸化ケイ
素層３０に酸化する。二酸化ケイ素への酸化は第
３図の構造中に例示されいるように、多結晶性シ
リコン領域全体を消費する必要はない。
寸法の狭い誘電体領域のパターンを形成するた
めの上記プロセスとは別のやり方として、実質的
に水平な表面及び実質的に垂直な表面上に全面付
着させた層を多結晶性シリコンではなくて二酸化
ケイ素、窒化ケイ素、酸化アルミニウムないしそ
れらの材料の組合せなどいくつかの絶縁材料のう
ちの１つとすることができる。その場合には、寸
法の狭い領域の多結晶パターンの酸化ステツプは
不要となる。
めの上記プロセスとは別のやり方として、実質的
に水平な表面及び実質的に垂直な表面上に全面付
着させた層を多結晶性シリコンではなくて二酸化
ケイ素、窒化ケイ素、酸化アルミニウムないしそ
れらの材料の組合せなどいくつかの絶縁材料のう
ちの１つとすることができる。その場合には、寸
法の狭い領域の多結晶パターンの酸化ステツプは
不要となる。
層２８の厚さは、金属間導体分離などの装置設
計の目的で選択する。層２８の厚さは、約4000〜
9000オングストローム、できれば約7000オングス
トロームとする。この厚さは使用する特定の層の
種類に依存し、例えば多結晶性シリコンがその層
であり、最終的にはその表面が酸化されなければ
ならない場合は、最初から絶縁体層を付着させる
場合よりも薄い多結晶性シリコン層を使用する。
CF4／Cl2、反応性イオン・エツチングまたは熱
リン酸の何れかを用いたエツチング・ステツプに
よつて窒化ケイ素層２６を除去する。約１×1015
〜１×1016／cm2の高濃度ホウ素注入を使用して約
100KeVのエネルギで横方向トランジスタのP+イ
ンジエクタをイオン注入する。この構造をアニー
ルして、インジエクタ・トランジスタのベースを
完全に形成すると共にシリコン基体１２中に第１
の多結晶性シリコン層２０から逆の型の不純物を
ドライブ・インし、それによつて注入論理集積回
路の垂直トランジスタ用のベース領域を形成す
る。その結果、第３図の構造が得られる。
計の目的で選択する。層２８の厚さは、約4000〜
9000オングストローム、できれば約7000オングス
トロームとする。この厚さは使用する特定の層の
種類に依存し、例えば多結晶性シリコンがその層
であり、最終的にはその表面が酸化されなければ
ならない場合は、最初から絶縁体層を付着させる
場合よりも薄い多結晶性シリコン層を使用する。
CF4／Cl2、反応性イオン・エツチングまたは熱
リン酸の何れかを用いたエツチング・ステツプに
よつて窒化ケイ素層２６を除去する。約１×1015
〜１×1016／cm2の高濃度ホウ素注入を使用して約
100KeVのエネルギで横方向トランジスタのP+イ
ンジエクタをイオン注入する。この構造をアニー
ルして、インジエクタ・トランジスタのベースを
完全に形成すると共にシリコン基体１２中に第１
の多結晶性シリコン層２０から逆の型の不純物を
ドライブ・インし、それによつて注入論理集積回
路の垂直トランジスタ用のベース領域を形成す
る。その結果、第３図の構造が得られる。
多結晶性シリコン層２０ならびに垂直トランジ
スタ用コレクタ領域となる予定の領域中に、追加
の開口を形成する。このエツチング・ステツプの
結果、実質的に水平な表面及び実質的に垂直な表
面を備えた構造が得られる。寸法の狭い誘電体領
域の第２のセツトを、かかるパターンの第１のセ
ツトの場合に述べたのと同様のやり方で形成す
る。前に形成した狭い誘電体領域の初期パターン
の上に重ねて形成され、その場合初期パターンは
第５図に示すようにより広くなる。この構造上に
層２６の場合と同じやり方で窒化ケイ素の層２６
Ａを沈着させる。層２８Ａを層２８のようにして
その上に付着させる。層２８Ａを垂直表面上で基
本的にそのままの状態にして、層２８Ａを全ての
水平表面から反応性イオン・エツチすることによ
り、追加的な、寸法の狭い領域を形成する。残り
の層２８Ａを熱的酸化雰囲気にさらして二酸化ケ
イ素層３０Ａを形成し、第５図に示した追加的な
寸法の狭い領域を完成する。次にN+コレクタ領
域をスクリーン酸化物を通して拡散させあるいは
イオン注入し、アニーリング・ステツプによつて
ドライブ・インする。反応性イオン・エツチング
によつてSiO2／Si3N4層１６に開口を設け、約250
オングストロームのスクリーン用二酸化ケイ素を
成長させる。砒素を約70KeVのエネルギ及び約１
×1016／cm2の容量で注入する。ドライブ・インを
900〜1000℃の温度で約60〜120分実施する。結果
としてできるN+領域が、集積回路装置垂直トラ
ンジスタのコレクタである。ピロカテコール・エ
ツチ剤を用いて残りの多結晶性シリコン層２０を
取除き、第５図の構造を生成する。この時点で、
第５図の構造はシリコン基体の主表面上に残つた
寸法の狭い誘電体領域のパターンのみを備えてい
る。これらの領域は、この実施例では、二酸化ケ
イ素、窒化ケイ素ならびに多結晶性シリコンの残
りの第２層の内核からなつている。これらの領域
の寸法は、典型的な場合、幅約0.4〜0.8ミクロ
ン、高さ0.8〜1.2ミクロンの範囲にある。
スタ用コレクタ領域となる予定の領域中に、追加
の開口を形成する。このエツチング・ステツプの
結果、実質的に水平な表面及び実質的に垂直な表
面を備えた構造が得られる。寸法の狭い誘電体領
域の第２のセツトを、かかるパターンの第１のセ
ツトの場合に述べたのと同様のやり方で形成す
る。前に形成した狭い誘電体領域の初期パターン
の上に重ねて形成され、その場合初期パターンは
第５図に示すようにより広くなる。この構造上に
層２６の場合と同じやり方で窒化ケイ素の層２６
Ａを沈着させる。層２８Ａを層２８のようにして
その上に付着させる。層２８Ａを垂直表面上で基
本的にそのままの状態にして、層２８Ａを全ての
水平表面から反応性イオン・エツチすることによ
り、追加的な、寸法の狭い領域を形成する。残り
の層２８Ａを熱的酸化雰囲気にさらして二酸化ケ
イ素層３０Ａを形成し、第５図に示した追加的な
寸法の狭い領域を完成する。次にN+コレクタ領
域をスクリーン酸化物を通して拡散させあるいは
イオン注入し、アニーリング・ステツプによつて
ドライブ・インする。反応性イオン・エツチング
によつてSiO2／Si3N4層１６に開口を設け、約250
オングストロームのスクリーン用二酸化ケイ素を
成長させる。砒素を約70KeVのエネルギ及び約１
×1016／cm2の容量で注入する。ドライブ・インを
900〜1000℃の温度で約60〜120分実施する。結果
としてできるN+領域が、集積回路装置垂直トラ
ンジスタのコレクタである。ピロカテコール・エ
ツチ剤を用いて残りの多結晶性シリコン層２０を
取除き、第５図の構造を生成する。この時点で、
第５図の構造はシリコン基体の主表面上に残つた
寸法の狭い誘電体領域のパターンのみを備えてい
る。これらの領域は、この実施例では、二酸化ケ
イ素、窒化ケイ素ならびに多結晶性シリコンの残
りの第２層の内核からなつている。これらの領域
の寸法は、典型的な場合、幅約0.4〜0.8ミクロ
ン、高さ0.8〜1.2ミクロンの範囲にある。
パラジウム、白金、チタンなどの接点金属を下
記の条件下で沈着させ、焼結させ、エツチするこ
とができる。先ず、接点金属を焼結させて金属ケ
イ化物を形成する。次に王水ないし類似物中で未
反応の金属を除去する。その結果できた接点は、
これらの各シリコン接点領域（図示せず）の表面
上の薄い金属ケイ化物構造である。アルミニウ
ム、アルミニウム−銅、あるいは類似物をシリコ
ン本体の集積回路素子及び誘電体領域のパターン
に対する開口を含む主表面上に付着させる。金属
ケイ化物を使用しない場合、全面金属は集積回路
構造のシリコン素子に直接オーム性接触をなすこ
とになる。この付着の結果として、誘電体領域の
パターンの上方に金属の盛上りを持つ、非平面状
表面が得られる。この構造の表面は、金属上への
プラスチツク材料の全面付着によつて平面化され
る。このプラスチツク材料は、典型的な場合、フ
オトレジストまたはポリイミド材料またはその類
似物とすることができる。プラスチツク材料は望
みの厚さにスピンすることによつて沈着させる。
硬化プロセスの後、O2をエツチ剤として用いた
反応性イオン・エツチングによつてこの構造を平
面化する。平面化された構造を反応性イオン・エ
ツチング雰囲気中に入れる。粘性物質をエツチ・
バツクすると、主水平表面上に厚さ2000〜5000オ
ングストロームの層が残り、粘性物質上に金属突
起が残る。次に、化学的エツチを用いて金属ピー
クを取去り、寸法の狭い誘電体領域とする。次
に、酸素のアツシングなどによつて残りのプラス
チツクを取去る。もう１つのやり方として、反応
性イオン・エツチングを利用して寸法の狭い誘電
体領域に到達するまでプラスチツク及び金属層を
均一にエツチする。例えば酸素アツシングまたは
その他の適当なプロセスによつて残りのプラスチ
ツク材料を取除く。このプロセスの結果として第
６図及び第７図の基本的に平面状の構造が得られ
る。第６図は、第７図の統合注入装置構造の上面
図の６：６に沿つた断面図である。回路の各素子
はこれらのエミツタ・ベース・コレクタ図面で
は、それぞれｅ，ｂ及びｃとして表わしてある。
記の条件下で沈着させ、焼結させ、エツチするこ
とができる。先ず、接点金属を焼結させて金属ケ
イ化物を形成する。次に王水ないし類似物中で未
反応の金属を除去する。その結果できた接点は、
これらの各シリコン接点領域（図示せず）の表面
上の薄い金属ケイ化物構造である。アルミニウ
ム、アルミニウム−銅、あるいは類似物をシリコ
ン本体の集積回路素子及び誘電体領域のパターン
に対する開口を含む主表面上に付着させる。金属
ケイ化物を使用しない場合、全面金属は集積回路
構造のシリコン素子に直接オーム性接触をなすこ
とになる。この付着の結果として、誘電体領域の
パターンの上方に金属の盛上りを持つ、非平面状
表面が得られる。この構造の表面は、金属上への
プラスチツク材料の全面付着によつて平面化され
る。このプラスチツク材料は、典型的な場合、フ
オトレジストまたはポリイミド材料またはその類
似物とすることができる。プラスチツク材料は望
みの厚さにスピンすることによつて沈着させる。
硬化プロセスの後、O2をエツチ剤として用いた
反応性イオン・エツチングによつてこの構造を平
面化する。平面化された構造を反応性イオン・エ
ツチング雰囲気中に入れる。粘性物質をエツチ・
バツクすると、主水平表面上に厚さ2000〜5000オ
ングストロームの層が残り、粘性物質上に金属突
起が残る。次に、化学的エツチを用いて金属ピー
クを取去り、寸法の狭い誘電体領域とする。次
に、酸素のアツシングなどによつて残りのプラス
チツクを取去る。もう１つのやり方として、反応
性イオン・エツチングを利用して寸法の狭い誘電
体領域に到達するまでプラスチツク及び金属層を
均一にエツチする。例えば酸素アツシングまたは
その他の適当なプロセスによつて残りのプラスチ
ツク材料を取除く。このプロセスの結果として第
６図及び第７図の基本的に平面状の構造が得られ
る。第６図は、第７図の統合注入装置構造の上面
図の６：６に沿つた断面図である。回路の各素子
はこれらのエミツタ・ベース・コレクタ図面で
は、それぞれｅ，ｂ及びｃとして表わしてある。
第１図ないし第６図は、本発明の注入論理装置
を形成するための方法を図示したものである。第
７図は、第１図ないし第６図の方法によつて製造
された注入論理装置の上面図を示したものであ
る。
を形成するための方法を図示したものである。第
７図は、第１図ないし第６図の方法によつて製造
された注入論理装置の上面図を示したものであ
る。
Claims (1)
- 【特許請求の範囲】 １ 所定の導電型のシリコン基体を準備し、 前記シリコン基体の主表面上に第１の絶縁層を
形成し、 前記第１の絶縁層のうち注入論理集積回路を含
むことが予定される領域を除去し、 前記主表面上に前記シリコン基体と反対導電型
の高度にドープされた多結晶性シリコン層を形成
し、 横方向注入トランジスタのベースとして予定さ
れる領域の前記多結晶性シリコン領域に反応性イ
オン・エツチングによつて開口を形成して、実質
的に水平な表面及び実質的に垂直な表面を備えた
構造体を形成し、 前記水平な表面及び垂直な表面上に第２の絶縁
層を形成し、 前記水平な表面の前記第２の絶縁層を除去する
ように前記第２の絶縁層を反応性イオン・エツチ
して、前記ベースとなる予定の領域に寸法の狭い
誘電体領域を形成し、 前記シリコン基体に前記多結晶性シリコン層か
ら不純物をドライブ・インして垂直トランジスタ
のベース領域を形成し、 前記垂直トランジスタのコレクタ領域として予
定される領域の前記多結晶性シリコン層領域に開
口を形成して実質的に水平な表面及び実質的に垂
直な表面を備えた構造体を形成し、 前記水平な表面及び垂直な表面上に第３の絶縁
層を形成し、 該水平な表面の前記第３の絶縁層を除去するよ
うに前記第３の絶縁層を反応性イオン・エツチし
て、前記コレクタ領域として予定される領域上に
寸法の狭い誘電体領域を形成し、 前記水平な表面の第３の絶縁層を除去する工程
で形成される開口を通して不純物を導入すること
により前記コレクタ領域を形成し、 エツチングによつて残りの前記多結晶性シリコ
ン層領域を除去して前記主表面上に前記誘電体領
域のパターンを残し、 所定のシリコン基体領域に前記誘電体領域によ
つて電気的に分離された導体を形成すること を含む注入論理集積回路の形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/167,173 US4322883A (en) | 1980-07-08 | 1980-07-08 | Self-aligned metal process for integrated injection logic integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730360A JPS5730360A (en) | 1982-02-18 |
| JPS626346B2 true JPS626346B2 (ja) | 1987-02-10 |
Family
ID=22606253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8590881A Granted JPS5730360A (en) | 1980-07-08 | 1981-06-05 | Method of forming injection logic integrated circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4322883A (ja) |
| EP (1) | EP0044426B1 (ja) |
| JP (1) | JPS5730360A (ja) |
| DE (1) | DE3174802D1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4378630A (en) * | 1980-05-05 | 1983-04-05 | International Business Machines Corporation | Process for fabricating a high performance PNP and NPN structure |
| US4400865A (en) * | 1980-07-08 | 1983-08-30 | International Business Machines Corporation | Self-aligned metal process for integrated circuit metallization |
| US4471522A (en) * | 1980-07-08 | 1984-09-18 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes |
| US4378627A (en) * | 1980-07-08 | 1983-04-05 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes |
| US4758528A (en) * | 1980-07-08 | 1988-07-19 | International Business Machines Corporation | Self-aligned metal process for integrated circuit metallization |
| JPS5936432B2 (ja) * | 1980-08-25 | 1984-09-04 | 株式会社東芝 | 半導体装置の製造方法 |
| US4398338A (en) * | 1980-12-24 | 1983-08-16 | Fairchild Camera & Instrument Corp. | Fabrication of high speed, nonvolatile, electrically erasable memory cell and system utilizing selective masking, deposition and etching techniques |
| US4508579A (en) * | 1981-03-30 | 1985-04-02 | International Business Machines Corporation | Lateral device structures using self-aligned fabrication techniques |
| JPS5866359A (ja) * | 1981-09-28 | 1983-04-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4419810A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Self-aligned field effect transistor process |
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| JPS6046074A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| US4584761A (en) * | 1984-05-15 | 1986-04-29 | Digital Equipment Corporation | Integrated circuit chip processing techniques and integrated chip produced thereby |
| JPS61191043A (ja) * | 1985-02-20 | 1986-08-25 | Toshiba Corp | 半導体装置 |
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| US4666737A (en) * | 1986-02-11 | 1987-05-19 | Harris Corporation | Via metallization using metal fillets |
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| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
| GB2219434A (en) * | 1988-06-06 | 1989-12-06 | Philips Nv | A method of forming a contact in a semiconductor device |
| JP3489265B2 (ja) * | 1995-05-19 | 2004-01-19 | ソニー株式会社 | 半導体装置の製法 |
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| KR101631165B1 (ko) * | 2009-12-14 | 2016-06-17 | 삼성전자주식회사 | 반도체 셀 구조체의 형성방법, 상기 반도체 셀 구조체를 포함하는 반도체 장치의 형성 방법 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3750268A (en) * | 1971-09-10 | 1973-08-07 | Motorola Inc | Poly-silicon electrodes for c-igfets |
| DE2212168C2 (de) * | 1972-03-14 | 1982-10-21 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Halbleiteranordnung |
| DE2262297C2 (de) * | 1972-12-20 | 1985-11-28 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierbare, logisch verknüpfbare Halbleiterschaltungsanordnung mit I↑2↑L-Aufbau |
| US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
| GB1527894A (en) * | 1975-10-15 | 1978-10-11 | Mullard Ltd | Methods of manufacturing electronic devices |
| US4103415A (en) * | 1976-12-09 | 1978-08-01 | Fairchild Camera And Instrument Corporation | Insulated-gate field-effect transistor with self-aligned contact hole to source or drain |
| US4190466A (en) * | 1977-12-22 | 1980-02-26 | International Business Machines Corporation | Method for making a bipolar transistor structure utilizing self-passivating diffusion sources |
| US4234362A (en) * | 1978-11-03 | 1980-11-18 | International Business Machines Corporation | Method for forming an insulator between layers of conductive material |
| US4256514A (en) * | 1978-11-03 | 1981-03-17 | International Business Machines Corporation | Method for forming a narrow dimensioned region on a body |
| US4209349A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching |
| US4236294A (en) * | 1979-03-16 | 1980-12-02 | International Business Machines Corporation | High performance bipolar device and method for making same |
-
1980
- 1980-07-08 US US06/167,173 patent/US4322883A/en not_active Expired - Lifetime
-
1981
- 1981-06-05 JP JP8590881A patent/JPS5730360A/ja active Granted
- 1981-06-23 DE DE8181104798T patent/DE3174802D1/de not_active Expired
- 1981-06-23 EP EP81104798A patent/EP0044426B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3174802D1 (en) | 1986-07-17 |
| US4322883A (en) | 1982-04-06 |
| EP0044426B1 (en) | 1986-06-11 |
| EP0044426A2 (en) | 1982-01-27 |
| JPS5730360A (en) | 1982-02-18 |
| EP0044426A3 (en) | 1983-09-14 |
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