JPS5936432B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5936432B2 JPS5936432B2 JP55116562A JP11656280A JPS5936432B2 JP S5936432 B2 JPS5936432 B2 JP S5936432B2 JP 55116562 A JP55116562 A JP 55116562A JP 11656280 A JP11656280 A JP 11656280A JP S5936432 B2 JPS5936432 B2 JP S5936432B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/321—After treatment
- H01L21/32105—Oxidation of silicon-containing layers
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。
一般に高周波用または高速スイッチング素子に適したバ
イポーラ・トランジスタにおいては、利得帯域幅積ｆＴ
を大きくすることが要求されている。
イポーラ・トランジスタにおいては、利得帯域幅積ｆＴ
を大きくすることが要求されている。
そこでｆＴを大にするには素子寸法をできるだけ小さく
すると同時に、少数キャリアのベース走行時間を特に短
縮する必要がある。現在シリコントランジスタのほとん
どがプレーナ形であり、エミッタおよびベースは不純物
拡散によつて形成されている。この場合エミッタの寸法
が小さくなると、接合が曲面となり、実効的なベース走
行時間は単なるベース幅ではなく、コレクタ・ベース接
合深さがどの程度か、にも依存してくる。したがつて、
ｆＴを改善するにはベース幅の縮少と同時にコレクタ・
ベース接合深さも同時に減少することも要求され、結局
浅い拡散接合をいかにして実現するかが問題となる。と
ころで、従来のバイポーラ型ｎｐｎトランジスタは第１
図に示す構造になつている。
すると同時に、少数キャリアのベース走行時間を特に短
縮する必要がある。現在シリコントランジスタのほとん
どがプレーナ形であり、エミッタおよびベースは不純物
拡散によつて形成されている。この場合エミッタの寸法
が小さくなると、接合が曲面となり、実効的なベース走
行時間は単なるベース幅ではなく、コレクタ・ベース接
合深さがどの程度か、にも依存してくる。したがつて、
ｆＴを改善するにはベース幅の縮少と同時にコレクタ・
ベース接合深さも同時に減少することも要求され、結局
浅い拡散接合をいかにして実現するかが問題となる。と
ころで、従来のバイポーラ型ｎｐｎトランジスタは第１
図に示す構造になつている。
即ち、第１図中の１はｐ−型シリコン基板であり、この
基板１にはｎ＋型埋込層２が、更に同基板１上にはｎ型
エピタキシヤル層３が設けられている。このエピタキシ
ヤル層３には素子分離のためのｐ＋アイソレーシヨン領
域４が設けられている。このアイソレーシヨン領域４で
分離された島状のエピタキシヤル層３にはｐ型のベース
領域５が、該領域５内にｎ＋型のエミツタ領域６が、更
にエピタキシヤル層３の別の箇所には前記ｎ＋埋込層２
まで達するコレクタ接続用拡散層７が、夫々形成されて
いる。また、前記ｎ型エピタキシヤル層３上には熱酸化
膜８が設けられており、かつ該熱酸化膜８上にはコンタ
クトホール９１，９２，９３を介してエミツタ領域６、
ベース領域５及びコレクタ接続用拡散層Ｔと接続したア
ルミニウム電極１０，１１，１２が設けられている。し
かしながら、かかる構造のトランジスタにおいて、ベー
ス領域５の深さを浅くすると、それに伴なつてベース抵
抗が大きくなつてしまう。とりわけ、ベース領域５が極
端に浅くなると、ベース抵抗はベースコンタクトホール
９２の端とエミツタ領域６との間の距離に依存すること
になる。このエミツタ領域６の拡散窓とベースコンタク
トホール９２の位置関係は、フオトエツチング技術で決
まり、現在の光による位置合せ技術ではこの距離ｌを１
．５μｍ以下にすることは不可能であり、ベース抵抗の
低減化には自ずと限界がある。一方、バイポーラ論理素
子であるＩ２Ｌ （ ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉＯｎＬＯｇｉ
ｄ）を例にとると、従来のＩ２Ｌは第２図に示す構造に
なつている。
基板１にはｎ＋型埋込層２が、更に同基板１上にはｎ型
エピタキシヤル層３が設けられている。このエピタキシ
ヤル層３には素子分離のためのｐ＋アイソレーシヨン領
域４が設けられている。このアイソレーシヨン領域４で
分離された島状のエピタキシヤル層３にはｐ型のベース
領域５が、該領域５内にｎ＋型のエミツタ領域６が、更
にエピタキシヤル層３の別の箇所には前記ｎ＋埋込層２
まで達するコレクタ接続用拡散層７が、夫々形成されて
いる。また、前記ｎ型エピタキシヤル層３上には熱酸化
膜８が設けられており、かつ該熱酸化膜８上にはコンタ
クトホール９１，９２，９３を介してエミツタ領域６、
ベース領域５及びコレクタ接続用拡散層Ｔと接続したア
ルミニウム電極１０，１１，１２が設けられている。し
かしながら、かかる構造のトランジスタにおいて、ベー
ス領域５の深さを浅くすると、それに伴なつてベース抵
抗が大きくなつてしまう。とりわけ、ベース領域５が極
端に浅くなると、ベース抵抗はベースコンタクトホール
９２の端とエミツタ領域６との間の距離に依存すること
になる。このエミツタ領域６の拡散窓とベースコンタク
トホール９２の位置関係は、フオトエツチング技術で決
まり、現在の光による位置合せ技術ではこの距離ｌを１
．５μｍ以下にすることは不可能であり、ベース抵抗の
低減化には自ずと限界がある。一方、バイポーラ論理素
子であるＩ２Ｌ （ ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉＯｎＬＯｇｉ
ｄ）を例にとると、従来のＩ２Ｌは第２図に示す構造に
なつている。
即ち、第２図中の１はｐ−型シリコン基板であり、この
基板１にはｎ＋埋込層２が、更に同基板１上にはｐ＋ア
イソレーシヨン領域４で分離されたｎ型エピタキシヤル
層３が、設けられている。このエピタルキシヤノレ層３
にはｐ型のインジエクタ１３、ｐ型のベース領域１４が
、更に該ベース領域１４内には複数のｎ＋型のコレクタ
領域１５・・・が設けられている。そしてｎ型エピタキ
シヤル層３上には熱酸化膜８が設けられており、この熱
酸化膜８上にはコンタクトホール９・・・を介して前記
各コレクタ領域１５・・・、ベース領域１４、インジエ
クタ１３及び前記ｎ＋埋込層２の延在部２’と接続した
アルミニウム電極１６１，１６２，１７，１８，１９が
設けられている。こうしたＩ２Ｌは、通常のトランジス
タのエミツタとコレクタを逆に使う、いわゆる逆動作形
の縦方向Ｎｐｎトランジスタと、このトランジスタのベ
ースをコレクタすると横方向Ｐｎｐトランジスタの複合
構造をもつたバイポーラ論理素子である。しかしながら
、上述したＩ２Ｌにあつては、インバータとしての縦方
向Ｎｐｎトランジスタが逆形であるため、エミツタ・ベ
ース接合面積がコレクタ・ベース接合面積に比べてはる
かに大きくなつているため、バイポーラ素子本来の高速
動作が十分実施されていない。即ち、ベースへのキヤリ
ア注入は、コレクタ領域直下を取り囲む広い面積のエミ
ツタ領域全体かか行われているため、実効的なベース幅
が大きくなり、従つて電流増幅率が小さく、ＦＴが低く
なり、これがＩ２Ｌの性能、とりわけスイツチングスピ
ードを妨げるという欠点があつた。
基板１にはｎ＋埋込層２が、更に同基板１上にはｐ＋ア
イソレーシヨン領域４で分離されたｎ型エピタキシヤル
層３が、設けられている。このエピタルキシヤノレ層３
にはｐ型のインジエクタ１３、ｐ型のベース領域１４が
、更に該ベース領域１４内には複数のｎ＋型のコレクタ
領域１５・・・が設けられている。そしてｎ型エピタキ
シヤル層３上には熱酸化膜８が設けられており、この熱
酸化膜８上にはコンタクトホール９・・・を介して前記
各コレクタ領域１５・・・、ベース領域１４、インジエ
クタ１３及び前記ｎ＋埋込層２の延在部２’と接続した
アルミニウム電極１６１，１６２，１７，１８，１９が
設けられている。こうしたＩ２Ｌは、通常のトランジス
タのエミツタとコレクタを逆に使う、いわゆる逆動作形
の縦方向Ｎｐｎトランジスタと、このトランジスタのベ
ースをコレクタすると横方向Ｐｎｐトランジスタの複合
構造をもつたバイポーラ論理素子である。しかしながら
、上述したＩ２Ｌにあつては、インバータとしての縦方
向Ｎｐｎトランジスタが逆形であるため、エミツタ・ベ
ース接合面積がコレクタ・ベース接合面積に比べてはる
かに大きくなつているため、バイポーラ素子本来の高速
動作が十分実施されていない。即ち、ベースへのキヤリ
ア注入は、コレクタ領域直下を取り囲む広い面積のエミ
ツタ領域全体かか行われているため、実効的なベース幅
が大きくなり、従つて電流増幅率が小さく、ＦＴが低く
なり、これがＩ２Ｌの性能、とりわけスイツチングスピ
ードを妨げるという欠点があつた。
そこでこれらの欠点を補うため、ＩＥＤＭｔｅｃｈｎｉ
ｃａｌｄｉｇｅｓｔｐｐ２Ｏｌ〜２０４，（１９７９）
゛ＳｕｂＮａｎＯｓｅｃＯｎｄＳｅｌｆ−Ａｌｉｇｎｅ
ｄＩ２Ｌ／ＭＴＬＣｉｒｃｕｉｔｓ’’にＩ２Ｌのコレ
クタ領域に高濃度ｎ＋型ドープト多結晶シリコン層を使
い、ベースコンタクトホールとコレクタ領域をシリコン
酸化膜の厚みの相違によるセルフアライン手法で形成す
ることを可能とし、さらに表面に露出するベース領域は
金属で被うことでベース抵抗を下げ、かつ素子微細化を
可能にし、エミツタ・ベースとコレクタ・ベース接合面
積比を１に近づける構造を可能にしたＩ２Ｌが示されて
おり、その性能は、最小伝播遅延時間Ｔｐｄｍｉｎ．で
約０．８ｎｓｅｃという従来の１２Ｌでは最高の性能を
示している。
ｃａｌｄｉｇｅｓｔｐｐ２Ｏｌ〜２０４，（１９７９）
゛ＳｕｂＮａｎＯｓｅｃＯｎｄＳｅｌｆ−Ａｌｉｇｎｅ
ｄＩ２Ｌ／ＭＴＬＣｉｒｃｕｉｔｓ’’にＩ２Ｌのコレ
クタ領域に高濃度ｎ＋型ドープト多結晶シリコン層を使
い、ベースコンタクトホールとコレクタ領域をシリコン
酸化膜の厚みの相違によるセルフアライン手法で形成す
ることを可能とし、さらに表面に露出するベース領域は
金属で被うことでベース抵抗を下げ、かつ素子微細化を
可能にし、エミツタ・ベースとコレクタ・ベース接合面
積比を１に近づける構造を可能にしたＩ２Ｌが示されて
おり、その性能は、最小伝播遅延時間Ｔｐｄｍｉｎ．で
約０．８ｎｓｅｃという従来の１２Ｌでは最高の性能を
示している。
しかしその反面、この゛Ｓｕｂ−ＮａｎＯｓｅｃＯｎｄ
Ｓｅｌｆ一ＡｌｉｇｎｅｄＩ２Ｌ／ＭＴＬＣｉｒｃｕｉ
ｔｓ”には、数多くの問題点が存在する。以下この素子
の製造方法を第３図ａ−ｆ、第４図及び第５図を参照し
て説明する。まず、ｎ＋型半導体基板２２１にｎ型エピ
タキシヤル成長層２３を形成し、その表面から、高濃度
ｎ＋型半導体層２２２を形成し、エミツタ領域とする（
第３図ａ図示）。
Ｓｅｌｆ一ＡｌｉｇｎｅｄＩ２Ｌ／ＭＴＬＣｉｒｃｕｉ
ｔｓ”には、数多くの問題点が存在する。以下この素子
の製造方法を第３図ａ−ｆ、第４図及び第５図を参照し
て説明する。まず、ｎ＋型半導体基板２２１にｎ型エピ
タキシヤル成長層２３を形成し、その表面から、高濃度
ｎ＋型半導体層２２２を形成し、エミツタ領域とする（
第３図ａ図示）。
次に第３図ｂのように、シリコン窒化膜２４を約１００
０λ堆積させ、所望のシリコン窒化膜を一部開口し、そ
の下のｎ型エピタキシヤル層２３を選択的にエツチング
する。
０λ堆積させ、所望のシリコン窒化膜を一部開口し、そ
の下のｎ型エピタキシヤル層２３を選択的にエツチング
する。
そして熱酸化処理を施して第３図ｃのようにエツチング
部に約１．０〜１．５μｍのシリコン酸化膜２５を形成
する。このシリコン酸化膜２５はＩ２Ｌゲートの周辺を
囲むように設けているため、酸化膜カラー又は酸化膜分
離層とも言い、Ｉ２Ｌのゲートとゲート間を分離し、エ
ミツタからベースへ注入される少数キヤリアの効果を高
める役割をぱたしている。そして、シリコン窒化膜２４
を全て除去後、再度５０００Ａのシリコン酸化膜２６を
形成し、所望のシリコン酸化膜部分を開口した（同第３
ｃ図示）。次にベース領域２Ｔとインジエクタ領域２８
を形成後、全面に砒素ドープ多結晶シリコン層を３００
０λ堆積させ、さらにその上にＣＶＤシリコン酸化膜（
ＣＶＤ−ＳｉＯ２）を３０００Ａ堆積させる。
部に約１．０〜１．５μｍのシリコン酸化膜２５を形成
する。このシリコン酸化膜２５はＩ２Ｌゲートの周辺を
囲むように設けているため、酸化膜カラー又は酸化膜分
離層とも言い、Ｉ２Ｌのゲートとゲート間を分離し、エ
ミツタからベースへ注入される少数キヤリアの効果を高
める役割をぱたしている。そして、シリコン窒化膜２４
を全て除去後、再度５０００Ａのシリコン酸化膜２６を
形成し、所望のシリコン酸化膜部分を開口した（同第３
ｃ図示）。次にベース領域２Ｔとインジエクタ領域２８
を形成後、全面に砒素ドープ多結晶シリコン層を３００
０λ堆積させ、さらにその上にＣＶＤシリコン酸化膜（
ＣＶＤ−ＳｉＯ２）を３０００Ａ堆積させる。
そしてこのＣＶＤ− ＳｌＯ２をフオトエツチング技術
でパターニングし、さらにＣＶＤ−ＳｉＯ２パターン３
０をマスクとしてＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯＨ＝１
：３：８の混合液で砒素ドープ多結晶シリコン層をエツ
チングした（第３図ｄ図示）この時、選択的に残した砒
素ドープ多結晶シリコン層２９の一部は、Ｉ２Ｌのコレ
クタ領域を形成するベース領域２Ｔ上に存在し、コレク
タ電極引き出し配線として用いる。次に、砒素ドープ多
結晶シリコン膜２９からコレクタ領域３１を拡散形成し
ながら、低温（７００℃〜９００℃）で熱酸化処理を施
してシリコン酸化膜３２１と３２２を形成した。
でパターニングし、さらにＣＶＤ−ＳｉＯ２パターン３
０をマスクとしてＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯＨ＝１
：３：８の混合液で砒素ドープ多結晶シリコン層をエツ
チングした（第３図ｄ図示）この時、選択的に残した砒
素ドープ多結晶シリコン層２９の一部は、Ｉ２Ｌのコレ
クタ領域を形成するベース領域２Ｔ上に存在し、コレク
タ電極引き出し配線として用いる。次に、砒素ドープ多
結晶シリコン膜２９からコレクタ領域３１を拡散形成し
ながら、低温（７００℃〜９００℃）で熱酸化処理を施
してシリコン酸化膜３２１と３２２を形成した。
この時、ベースとインジエクタ領域上には数１００λの
シリコン酸化膜３２２が成長され、砒素ドーブ多結晶シ
リコン層２９の面には約１０００〜２０００Ａのシリコ
ン酸化膜３２１が形成される。これは、高濃度ｎ＋型半
導体層の酸化膜成長速度は、低温（７００℃〜９００℃
）で酸化することにより、低濃度ｐ−型半導体層と比べ
て数倍から十数倍の酸化膜成長速度を持つているためで
ある。ひきつづき、金属電極膜とコンタクト抵抗を減ら
すため、高濃度ｐ＋型のイオン注入を行い、インジエク
タ領域２８と外部ベース２Ｔ’を再度拡散形成する（巣
３図ｅ図示）。次に、前記インジエクタ領域２８と外部
ベース領域２Ｔ’１１．の数１００λのシリコン酸化膜
３２２をセルフアライン手法でエツチングし、すべての
コンタクトホールをフオトエツチング技術によつて開口
し、金属電極膜を被着後、電極分離を行なつて、ベース
取出し電極３３、インジエクタ取出し電極３４及びエミ
ツタ接地用電極３５を形成してＩ２Ｌを製造した（第３
図ｆ図示）。
シリコン酸化膜３２２が成長され、砒素ドーブ多結晶シ
リコン層２９の面には約１０００〜２０００Ａのシリコ
ン酸化膜３２１が形成される。これは、高濃度ｎ＋型半
導体層の酸化膜成長速度は、低温（７００℃〜９００℃
）で酸化することにより、低濃度ｐ−型半導体層と比べ
て数倍から十数倍の酸化膜成長速度を持つているためで
ある。ひきつづき、金属電極膜とコンタクト抵抗を減ら
すため、高濃度ｐ＋型のイオン注入を行い、インジエク
タ領域２８と外部ベース２Ｔ’を再度拡散形成する（巣
３図ｅ図示）。次に、前記インジエクタ領域２８と外部
ベース領域２Ｔ’１１．の数１００λのシリコン酸化膜
３２２をセルフアライン手法でエツチングし、すべての
コンタクトホールをフオトエツチング技術によつて開口
し、金属電極膜を被着後、電極分離を行なつて、ベース
取出し電極３３、インジエクタ取出し電極３４及びエミ
ツタ接地用電極３５を形成してＩ２Ｌを製造した（第３
図ｆ図示）。
なお、第３図ｆの平面図を第４図に、第４図のＶ−Ｖ線
に沿う断面図を第５図に示した。上述した工程により製
造されたＩ２Ｌでは、素子の電極はベースとインジエク
タ及びエミツタを金属電極膜で取出し、コレクタ電極を
砒素ドープ多結晶シリコンで取出すことができるため、
既述の如き種々の特長を有する。
に沿う断面図を第５図に示した。上述した工程により製
造されたＩ２Ｌでは、素子の電極はベースとインジエク
タ及びエミツタを金属電極膜で取出し、コレクタ電極を
砒素ドープ多結晶シリコンで取出すことができるため、
既述の如き種々の特長を有する。
しかし、こうした製造方法にあつては以下に列挙する種
々の問題点がある。前述した第３図ｄ工程において、Ｃ
ＶＤ−ＳｉＯ２膜パターン３０をマスクとして砒素ドー
ブ多結晶シリコン膜（厚さ３０００λ）をエツチングす
る際、該多結晶シリコン膜の膜厚だけサイドエツチング
され、ＣＶＤ−ＳｉＯ２膜パターン３０がオーバーハン
グ形状となる。
々の問題点がある。前述した第３図ｄ工程において、Ｃ
ＶＤ−ＳｉＯ２膜パターン３０をマスクとして砒素ドー
ブ多結晶シリコン膜（厚さ３０００λ）をエツチングす
る際、該多結晶シリコン膜の膜厚だけサイドエツチング
され、ＣＶＤ−ＳｉＯ２膜パターン３０がオーバーハン
グ形状となる。
こうした状態で砒素ドープ多結晶シリコン膜２９を酸化
すると、第６図ａに示す如く砒素ドープ多結晶シリコン
膜２９の周側面に異状な形でシリコン酸化膜３２１が成
長し、その上に存在するＣＶＤ−ＳｉＯ２膜パターン３
０を押し上げる。その結果、この砒素ドープ多結晶シリ
コン膜２９を横切るベース取出し電極の断切れを誘発す
る欠点がある。しかも、この砒素ドープ多結晶シリコン
膜２９は素子間を結線する１層配線として用いることか
ら、素子領域以外の酸化膜部分において、この上を横切
る２層配線の断切れを誘発する。また、前述した第３図
ｅ工程において、ベースコンタクトホールと、コレクタ
領域３１をセルフアライン手法で構成する手段として、
低温酸化による、シリコン酸化膜の成長速度の違いを利
用しているため、ベース・コレクタ間は、金属電極によ
るシヨートがしばしば生じる。
すると、第６図ａに示す如く砒素ドープ多結晶シリコン
膜２９の周側面に異状な形でシリコン酸化膜３２１が成
長し、その上に存在するＣＶＤ−ＳｉＯ２膜パターン３
０を押し上げる。その結果、この砒素ドープ多結晶シリ
コン膜２９を横切るベース取出し電極の断切れを誘発す
る欠点がある。しかも、この砒素ドープ多結晶シリコン
膜２９は素子間を結線する１層配線として用いることか
ら、素子領域以外の酸化膜部分において、この上を横切
る２層配線の断切れを誘発する。また、前述した第３図
ｅ工程において、ベースコンタクトホールと、コレクタ
領域３１をセルフアライン手法で構成する手段として、
低温酸化による、シリコン酸化膜の成長速度の違いを利
用しているため、ベース・コレクタ間は、金属電極によ
るシヨートがしばしば生じる。
この原因として、砒素ドープ多結晶シリコン層２９を低
温酸化することによつて、そこに成長されるシリコン酸
化膜３２１は、温度が低いほどベース領域２１上に形成
されるシリコン酸化膜３２２より数倍厚く形成される。
しかしながら、反面、膜質の緻密さでは劣り、絶縁性も
数倍悪くなり、特に砒素ドープ多結晶シリコン層２９を
７００℃で酸化させて形成したシリコン酸化膜をＨＦ系
エツチヤントで処理後の絶縁性は非常に悪く、単結晶シ
リコン層を高温（１０００℃以上）で酸化させて形成し
たシリコン酸化膜１０００λで８０〜９０Ｖの絶縁耐圧
をもつているのに比較して、２０００λで１０〜２０Ｖ
程度か、或いは絶縁耐圧が零の場合もある。更に、熱酸
化後の状態を観察すると、単結晶シリコン層に形成され
たベース領域２７上に存在する砒素ドープ多結晶シリコ
ン層２９の両側面に成長したシリコン酸化膜３２１は単
結晶シリコン層（ベース領域２Ｔ）との接触部において
シリコン酸化膜が少なく成長し、凹部形状になる。この
ため、砒素ドープ多結晶シリコン側面のシリコン酸化膜
３２２をＨＦ系エツチヤントで除去すると、前述の如く
砒素ドープ多結晶シリコン層２９のシリコン酸化膜３２
，は緻密性に劣り、エツチヤントに弱く、しかもベース
領域２？との接触部は他の部分に比べて薄いので、第６
図ｂに示す如く、コレクタ領域３１の砒素ドープ多結晶
シリコン層２９の側面下部がエツチングされ、同多結晶
シリコン層２９を拡散源として形成されたｎ＋型の：”
クタ領域３１が該多結晶シリコン層２９側面より露出す
る。その結果、ベース取出し電極３３を形成した場合、
該電極３３が前記コレクタ領域３１の露出部に接触して
ベース・コレクタの短絡を招く。本発明は上記問題点を
解消するためになされたもので、高性能で高集積化が可
能な半導体装置の製造方法を提供しようとするものであ
る。
温酸化することによつて、そこに成長されるシリコン酸
化膜３２１は、温度が低いほどベース領域２１上に形成
されるシリコン酸化膜３２２より数倍厚く形成される。
しかしながら、反面、膜質の緻密さでは劣り、絶縁性も
数倍悪くなり、特に砒素ドープ多結晶シリコン層２９を
７００℃で酸化させて形成したシリコン酸化膜をＨＦ系
エツチヤントで処理後の絶縁性は非常に悪く、単結晶シ
リコン層を高温（１０００℃以上）で酸化させて形成し
たシリコン酸化膜１０００λで８０〜９０Ｖの絶縁耐圧
をもつているのに比較して、２０００λで１０〜２０Ｖ
程度か、或いは絶縁耐圧が零の場合もある。更に、熱酸
化後の状態を観察すると、単結晶シリコン層に形成され
たベース領域２７上に存在する砒素ドープ多結晶シリコ
ン層２９の両側面に成長したシリコン酸化膜３２１は単
結晶シリコン層（ベース領域２Ｔ）との接触部において
シリコン酸化膜が少なく成長し、凹部形状になる。この
ため、砒素ドープ多結晶シリコン側面のシリコン酸化膜
３２２をＨＦ系エツチヤントで除去すると、前述の如く
砒素ドープ多結晶シリコン層２９のシリコン酸化膜３２
，は緻密性に劣り、エツチヤントに弱く、しかもベース
領域２？との接触部は他の部分に比べて薄いので、第６
図ｂに示す如く、コレクタ領域３１の砒素ドープ多結晶
シリコン層２９の側面下部がエツチングされ、同多結晶
シリコン層２９を拡散源として形成されたｎ＋型の：”
クタ領域３１が該多結晶シリコン層２９側面より露出す
る。その結果、ベース取出し電極３３を形成した場合、
該電極３３が前記コレクタ領域３１の露出部に接触して
ベース・コレクタの短絡を招く。本発明は上記問題点を
解消するためになされたもので、高性能で高集積化が可
能な半導体装置の製造方法を提供しようとするものであ
る。
すなわち、本発明は第１導電型の半導体層の一部に第２
導電型の第１半導体領域を選択的に形成する工程と、前
記第１半導体領域の１箇所以上に開孔部を有する耐酸化
性絶縁膜を前記半導体層上に形成する工程と、多結晶シ
リコン層を堆積した後、パターニングして少なくとも前
記耐酸化性絶縁膜の開孔部に第１導電型の不純物を含む
多結晶シリコンパターンを形成する工程と、熱酸化処理
を施して少なくとも多結晶シリコンパターン周囲にシリ
コン酸化膜を成長させる工程と、前記開孔部を介して第
１半導体領域に接する第１導電型の不純物を含む多結晶
シリコンパターンを拡散源として第１半導体領域に第１
電導型の第２半導体領域を形成する工程と、前記耐酸化
性絶縁膜を除去して第１半導体領域の電極取出し用開口
部を形成する工程と、電極配線材料層を被覆し、前記開
口部を介して第１半導体領域と接続し、かつ前記多結晶
シリコンパターンに対してその周囲に設けられたシリコ
ン酸化膜で絶縁された電極配線を形成する工程とを具備
したことを特徴とするものである。
導電型の第１半導体領域を選択的に形成する工程と、前
記第１半導体領域の１箇所以上に開孔部を有する耐酸化
性絶縁膜を前記半導体層上に形成する工程と、多結晶シ
リコン層を堆積した後、パターニングして少なくとも前
記耐酸化性絶縁膜の開孔部に第１導電型の不純物を含む
多結晶シリコンパターンを形成する工程と、熱酸化処理
を施して少なくとも多結晶シリコンパターン周囲にシリ
コン酸化膜を成長させる工程と、前記開孔部を介して第
１半導体領域に接する第１導電型の不純物を含む多結晶
シリコンパターンを拡散源として第１半導体領域に第１
電導型の第２半導体領域を形成する工程と、前記耐酸化
性絶縁膜を除去して第１半導体領域の電極取出し用開口
部を形成する工程と、電極配線材料層を被覆し、前記開
口部を介して第１半導体領域と接続し、かつ前記多結晶
シリコンパターンに対してその周囲に設けられたシリコ
ン酸化膜で絶縁された電極配線を形成する工程とを具備
したことを特徴とするものである。
本発明における第２導電型の第１半導体領域の形成手段
としては、第１導電型の半導体層に第２導電型の不純物
を選択的に熱拡散する方法、同不純物をイオン注入し、
熱処理する方法等を挙げることができる。
としては、第１導電型の半導体層に第２導電型の不純物
を選択的に熱拡散する方法、同不純物をイオン注入し、
熱処理する方法等を挙げることができる。
本発明における耐酸化性絶縁膜は熱酸化時、該絶縁膜下
の第１半導体領域への酸化剤の侵入を阻止してその領域
部分に熱酸化膜が成長されるのを防止する役目をする。
の第１半導体領域への酸化剤の侵入を阻止してその領域
部分に熱酸化膜が成長されるのを防止する役目をする。
また、この耐酸化性絶縁膜は熱酸化膜に対して良好な選
択エツチング性を有するため、熱酸化後に該絶縁膜を除
去して第１半導体領域の電極取出し用開口部を形成する
際、多結晶シリコンパターン周囲のシリコン酸化膜の膜
減りを招くことなく該絶縁膜を除去できる利点を有する
。かかる耐酸化性絶縁膜としては、例えばシリコン窒化
膜、アルミナ膜等を挙げることができる。本発明による
第１導電型の不純物を含む多結晶シリコンパターンの形
成手段としては、例えばアンドープ多結晶シリコン層を
ＣＶＤ法等で堆積し、この多結晶シリコン層に第１導電
型の不純物をドーピングした後、写真蝕刻法によりパタ
ーニングして不純物を含む多結晶シリコンパターンを形
成する方法、或いは第１導電型の不純物を含む多結晶シ
リコン層を堆積した後、写真蝕刻法によりパターニング
して同多結晶シリコンパターンを形成する方法等を挙げ
ることができる。
択エツチング性を有するため、熱酸化後に該絶縁膜を除
去して第１半導体領域の電極取出し用開口部を形成する
際、多結晶シリコンパターン周囲のシリコン酸化膜の膜
減りを招くことなく該絶縁膜を除去できる利点を有する
。かかる耐酸化性絶縁膜としては、例えばシリコン窒化
膜、アルミナ膜等を挙げることができる。本発明による
第１導電型の不純物を含む多結晶シリコンパターンの形
成手段としては、例えばアンドープ多結晶シリコン層を
ＣＶＤ法等で堆積し、この多結晶シリコン層に第１導電
型の不純物をドーピングした後、写真蝕刻法によりパタ
ーニングして不純物を含む多結晶シリコンパターンを形
成する方法、或いは第１導電型の不純物を含む多結晶シ
リコン層を堆積した後、写真蝕刻法によりパターニング
して同多結晶シリコンパターンを形成する方法等を挙げ
ることができる。
こラした多結晶シリコンパターンは第２半導体領域の取
出し電極、或いはジアッパ配線等の電極配線として利用
される。本発明における第１導電型の不純物を含む多結
晶シリコンパターンを拡散源として第１導電型の第２半
導体領域を形成するには、熱酸化工程で同時に行なう場
合、熱酸化とは別の工程で行なう場合とがある。
出し電極、或いはジアッパ配線等の電極配線として利用
される。本発明における第１導電型の不純物を含む多結
晶シリコンパターンを拡散源として第１導電型の第２半
導体領域を形成するには、熱酸化工程で同時に行なう場
合、熱酸化とは別の工程で行なう場合とがある。
本発明に用いる電極配線材料としては、例えばＡｌもし
くはＡｌ−Ｓｉ．Ａｌ−ＣＵ，Ａｅ−Ｓｉ−ＣＵなどの
Ａｌ合金、或いはＭＯ、ＷＮＰｔ，Ｔａなどの高融点金
属、またはモリブデンシリサイド、タングステンシリサ
イドなどの金属硅化物等を挙げることができる。
くはＡｌ−Ｓｉ．Ａｌ−ＣＵ，Ａｅ−Ｓｉ−ＣＵなどの
Ａｌ合金、或いはＭＯ、ＷＮＰｔ，Ｔａなどの高融点金
属、またはモリブデンシリサイド、タングステンシリサ
イドなどの金属硅化物等を挙げることができる。
次に、本発明をＩ２Ｌの製造に適用した例について第Ｔ
図ａ−ｈを参照して説明する。
図ａ−ｈを参照して説明する。
実施例
〔１〕 まず、第？図ａに示す如く高濃度ｎ＋型のシリ
コン層１０１上にｎ型シリコンエ゛ピタキシヤル層１０
２（第１導電型の半導体層）をエピタキシヤル成長させ
た後、該エピタキシヤル層１０２の一部表面から高濃度
の燐を拡散してｎ＋型の拡散層１０３を形成し、これら
によりエミツタ領域を構成した。
コン層１０１上にｎ型シリコンエ゛ピタキシヤル層１０
２（第１導電型の半導体層）をエピタキシヤル成長させ
た後、該エピタキシヤル層１０２の一部表面から高濃度
の燐を拡散してｎ＋型の拡散層１０３を形成し、これら
によりエミツタ領域を構成した。
つづいて、全面に厚さ１０００Ａのシリコン窒化膜１０
４を堆積し、該窒化膜１０４の所望部分を開口した後、
該窒化膜１０４をマスクとしてｎ型シリコンエピタキシ
ヤル層１０２を深さ０．５〜 ０．７μｍ程度選択エツ
チングした（第？図ｂ図示）。ひきつづき、同シリコン
窒化膜１０４を耐酸化性マスクとして高温ウエツト酸素
雰囲気中で熱酸化処理してエピタキシヤル層１０２のエ
ツチング部に厚さ約１．０〜１．５μｍのシリコン酸化
膜１０５を形成した（第Ｔ図ｃ図示）。このシリコン酸
化膜１０５はＩ２Ｌゲートの周辺を囲むように設けられ
ているため、酸化膜カラー又は酸化膜分離層とも言い、
Ｉ２Ｌのゲートとゲート間を分離し、エミツタからベー
スへ注入される少数キヤリアの効果を高める役割を果た
している。更に、シリコン窒化膜１０４を全て除去した
後、再度熱酸化処理して、同第？図ｃに示す如く厚さ４
０００Ａの熱酸化膜１０６を形成した。０１１次いで、
熱酸化膜１０６のベース、インジエエクタ形成予定部を
写真蝕刻法により除去して開孔した後、ボロンを熱拡散
してｐ型のベース領域ＩＯＴ、インジエクタ領域１０８
（第２導電型の第１半導体領域）を形成した。
４を堆積し、該窒化膜１０４の所望部分を開口した後、
該窒化膜１０４をマスクとしてｎ型シリコンエピタキシ
ヤル層１０２を深さ０．５〜 ０．７μｍ程度選択エツ
チングした（第？図ｂ図示）。ひきつづき、同シリコン
窒化膜１０４を耐酸化性マスクとして高温ウエツト酸素
雰囲気中で熱酸化処理してエピタキシヤル層１０２のエ
ツチング部に厚さ約１．０〜１．５μｍのシリコン酸化
膜１０５を形成した（第Ｔ図ｃ図示）。このシリコン酸
化膜１０５はＩ２Ｌゲートの周辺を囲むように設けられ
ているため、酸化膜カラー又は酸化膜分離層とも言い、
Ｉ２Ｌのゲートとゲート間を分離し、エミツタからベー
スへ注入される少数キヤリアの効果を高める役割を果た
している。更に、シリコン窒化膜１０４を全て除去した
後、再度熱酸化処理して、同第？図ｃに示す如く厚さ４
０００Ａの熱酸化膜１０６を形成した。０１１次いで、
熱酸化膜１０６のベース、インジエエクタ形成予定部を
写真蝕刻法により除去して開孔した後、ボロンを熱拡散
してｐ型のベース領域ＩＯＴ、インジエクタ領域１０８
（第２導電型の第１半導体領域）を形成した。
つづいて、全面に耐酸化性絶縁膜としての厚さ１０００
λのシリコン窒化膜１０９をＣＶＤ法により堆積した後
、ｐ型ベース領域ＩＯＴ土のシリコン窒化膜１０９の一
部を写真蝕刻法により選択的に除去して２つの開孔部１
１０１，１１０２，を形成した（第１図ｄ図示）。帥
次いで全面にｎ型不純物である砒素をドープした厚さ２
０００〜３０００λの多結晶シリコン層を堆積した後、
この多結晶シリコン層を写真蝕刻法により一部が開孔部
１１０１，１１０２内に存在し、ベース領域１０７の長
さ方向と直交する方向に延びる多結晶シリコンパターン
１１１１，１１１２を形成した（第Ｔ図ｅ図示），。
λのシリコン窒化膜１０９をＣＶＤ法により堆積した後
、ｐ型ベース領域ＩＯＴ土のシリコン窒化膜１０９の一
部を写真蝕刻法により選択的に除去して２つの開孔部１
１０１，１１０２，を形成した（第１図ｄ図示）。帥
次いで全面にｎ型不純物である砒素をドープした厚さ２
０００〜３０００λの多結晶シリコン層を堆積した後、
この多結晶シリコン層を写真蝕刻法により一部が開孔部
１１０１，１１０２内に存在し、ベース領域１０７の長
さ方向と直交する方向に延びる多結晶シリコンパターン
１１１１，１１１２を形成した（第Ｔ図ｅ図示），。
なお、この写真蝕刻においては合せ誤差がない場合、多
結晶シリコンのサイドエツチングにより、多結晶シリコ
ンパターン１１１１，１１１２周側面と開孔部１１０，
，１１０２の内周壁面の間に多結晶シリコンの厚さ分に
相当する隙間が形成された。］Ｖ〕次いで、９５０〜１
０００℃で熱酸化処理を施した。
結晶シリコンのサイドエツチングにより、多結晶シリコ
ンパターン１１１１，１１１２周側面と開孔部１１０，
，１１０２の内周壁面の間に多結晶シリコンの厚さ分に
相当する隙間が形成された。］Ｖ〕次いで、９５０〜１
０００℃で熱酸化処理を施した。
この時、第７図ｆに示す如く、シリコン窒化膜１０９下
のシリコン層への酸化剤の侵入が阻止されると共に、該
窒化膜１０９から露出している多結晶シリコンパターン
１１１，，１１１２の周囲及び開孔部１１０１，１１０
２と該パターン１１１１，１１１２間のシリコン層に厚
さ１０００〜３０００Ａの緻密で絶縁性の優れたシリコ
ン酸化膜１１２，，１１２２が選択的に形成された。同
時に、砒素ドープ多結晶シリコンパターン１１１，，１
１１２からｐ型ベース領域ＩＯＴに砒素が拡散され、該
パターン１１１，，１１１２直下に浅いｎ＋型のコレク
タ領域１１３１，１１３２（第１導電型の第２半導体領
域）が形成された。
のシリコン層への酸化剤の侵入が阻止されると共に、該
窒化膜１０９から露出している多結晶シリコンパターン
１１１，，１１１２の周囲及び開孔部１１０１，１１０
２と該パターン１１１１，１１１２間のシリコン層に厚
さ１０００〜３０００Ａの緻密で絶縁性の優れたシリコ
ン酸化膜１１２，，１１２２が選択的に形成された。同
時に、砒素ドープ多結晶シリコンパターン１１１，，１
１１２からｐ型ベース領域ＩＯＴに砒素が拡散され、該
パターン１１１，，１１１２直下に浅いｎ＋型のコレク
タ領域１１３１，１１３２（第１導電型の第２半導体領
域）が形成された。
つづいて、シリコン窒化物のエツチヤントである熱リン
酸又はフレオン系のドライエツチントによるエツチング
を施した。この時、シリコン窒化膜１０９は多結晶シリ
コンパターン１１１１，１１１２周囲のシリコン酸化膜
１１２１，１１２２に対して十分な選択エツチング性を
有することから、第Ｔ図ｇの如く該シリコン酸化膜１１
２１，１１２２の膜減りを起こすことなく、シリコン窒
化膜１０９が選択的に除去されベース、インジエクタ取
出し用開口部１１４１，１１４２が形成された。ひきつ
づき、前記開口部１１４１，１１４２を拡散窓として高
濃度のボロンをイオン注入し、熱処理を施してインジエ
クタ領域１０８を高濃度のｐ＋型にすると共に、開口部
１１４２より露出するｐ型ベース領域ＩＯＴにｐ＋型の
外部ベース領域１１５を形成した（同第７図ｇ図示）。
なお、この時、外部ベース領域１嘗５により２つのｐ型
ベース領域ＩＯＴＩ，ｌＯＴ２に分離される。〔ＶＬＩ
次いで、全面に厚さ１μｍのＡｌ膜を堆積し写質蝕刻法
により電極分離を行なつて開口部１１４２を介してｐ＋
型外部ベース領域１１５に接続し、かつコレクタ取出し
電極としての多結晶シリコンパターン１１１１，１１１
２に対しその周囲のシリコン酸化膜１１２１，１１２２
で絶縁されたベース取出しＡｌ電極１１６、開口部１１
４１を介してインジエクタ１０８に接続したインジエク
タ取出しＡｌ電極ＩＩＴ及びシリコン酸化膜１０６のコ
ンタクトホール１１８を介してｎ＋型拡散層１０３と接
続したエミツタ取出しＡｌ電極１１９を形成してＩ２Ｌ
を製造した（第７図ｈ図示）。上述した実施例の方法に
よればｐ型ベース領域１０７１，１０Ｔ２，の面積を小
さくできるため、電流増幅率の高いＩ２Ｌを得ることが
できた。
酸又はフレオン系のドライエツチントによるエツチング
を施した。この時、シリコン窒化膜１０９は多結晶シリ
コンパターン１１１１，１１１２周囲のシリコン酸化膜
１１２１，１１２２に対して十分な選択エツチング性を
有することから、第Ｔ図ｇの如く該シリコン酸化膜１１
２１，１１２２の膜減りを起こすことなく、シリコン窒
化膜１０９が選択的に除去されベース、インジエクタ取
出し用開口部１１４１，１１４２が形成された。ひきつ
づき、前記開口部１１４１，１１４２を拡散窓として高
濃度のボロンをイオン注入し、熱処理を施してインジエ
クタ領域１０８を高濃度のｐ＋型にすると共に、開口部
１１４２より露出するｐ型ベース領域ＩＯＴにｐ＋型の
外部ベース領域１１５を形成した（同第７図ｇ図示）。
なお、この時、外部ベース領域１嘗５により２つのｐ型
ベース領域ＩＯＴＩ，ｌＯＴ２に分離される。〔ＶＬＩ
次いで、全面に厚さ１μｍのＡｌ膜を堆積し写質蝕刻法
により電極分離を行なつて開口部１１４２を介してｐ＋
型外部ベース領域１１５に接続し、かつコレクタ取出し
電極としての多結晶シリコンパターン１１１１，１１１
２に対しその周囲のシリコン酸化膜１１２１，１１２２
で絶縁されたベース取出しＡｌ電極１１６、開口部１１
４１を介してインジエクタ１０８に接続したインジエク
タ取出しＡｌ電極ＩＩＴ及びシリコン酸化膜１０６のコ
ンタクトホール１１８を介してｎ＋型拡散層１０３と接
続したエミツタ取出しＡｌ電極１１９を形成してＩ２Ｌ
を製造した（第７図ｈ図示）。上述した実施例の方法に
よればｐ型ベース領域１０７１，１０Ｔ２，の面積を小
さくできるため、電流増幅率の高いＩ２Ｌを得ることが
できた。
しかも、熱酸化処理、シリコン窒化膜１０９除去後の多
結晶シリコンパターン１１１１，１１１２周囲のシリコ
ン酸化膜１１２１，１１２３はその周側面がオーバハン
グ構造とならないため、この上を横切るベース取出しＡ
ｌ電極１１６の断切れを防止でき、高信頼性のＩ？Ｌを
得ることができた。また、シリコン窒化膜１０９の開孔
部１１０１，１１０２より露出するベース領域１０ＴＶ
Ｃｎナ型コレクタ領域１１３，，１１３２を形成できる
と共に、シリコン窒化膜１０９を除去することによりベ
ースコンタクトホールとしての開口部１１４１，１１４
２と、シリコン酸化膜１１２１，１１２２で周囲を覆わ
れたコレクタ取出し電極として砒素ドープ多結晶シリコ
ンパターン１１１１，１１１２とを自動的に形成でき、
高集積度のＩ２Ｌを製造できιさらに、熱酸化に際して
は多結晶シリコンパターン１１１１，１１１２周辺以外
のｐ型ベース領域ＩＯＴ、インジエクタ領域１０８はシ
リコン窒化膜１０９で覆われているため、ｐ型ベース領
域１０７１，１０Ｔ２、インジエクタ領域１０８への熱
酸化膜の成長を防止でき、その部分の熱酸化膜成長を考
慮せずに、多結晶シリコンパターン１１１１，１１１２
を好適な条件で熱酸化でき、十分厚く、緻密なシリコン
酸化膜１１２１，１１２２を成長できる。しかも、ベー
ス、インジエクタの電極取出し用開口部１１４１，１１
４２を形成するためにシリコン窒化膜１０９をエツチン
グ除去する際、該窒化膜は多結晶シリコンパターン１１
１１，１１１２のシリコン酸化膜１１２１，１１２２に
対して十分な選択エツチング性を有するため、該シリコ
ン酸化膜１１２１，１１２２の膜減りを生じることなく
行なうことができる。その結果、多結晶シリコンパター
ン１１１１，１１１２下に形成されたｎ＋型コレクタ領
域１１３１，１１３２が前記電極取出し用開口部１１４
１，１１４２に露出するのを防止でき、ベース取出しＡ
ｌ電極１１６を形成した場合、該電極１１６によるベー
ス・コレクタの短絡を阻止できると共に、ベース・コレ
クタの絶縁耐圧も十分向上できる。更にまた、ベース領
域上のシリコン窒化膜１０９の開孔部１１０１，１１０
２にコレクタ取出し電極としての砒素ドープ多結晶シリ
コンパターンをフオトエツチングにより形成する際、該
多結晶シリコンパターンが前記開孔部１１０１，１１０
２に対して位置ずれを起こしても、上述したベース・コ
レクタ間の短絡を防止できる。
結晶シリコンパターン１１１１，１１１２周囲のシリコ
ン酸化膜１１２１，１１２３はその周側面がオーバハン
グ構造とならないため、この上を横切るベース取出しＡ
ｌ電極１１６の断切れを防止でき、高信頼性のＩ？Ｌを
得ることができた。また、シリコン窒化膜１０９の開孔
部１１０１，１１０２より露出するベース領域１０ＴＶ
Ｃｎナ型コレクタ領域１１３，，１１３２を形成できる
と共に、シリコン窒化膜１０９を除去することによりベ
ースコンタクトホールとしての開口部１１４１，１１４
２と、シリコン酸化膜１１２１，１１２２で周囲を覆わ
れたコレクタ取出し電極として砒素ドープ多結晶シリコ
ンパターン１１１１，１１１２とを自動的に形成でき、
高集積度のＩ２Ｌを製造できιさらに、熱酸化に際して
は多結晶シリコンパターン１１１１，１１１２周辺以外
のｐ型ベース領域ＩＯＴ、インジエクタ領域１０８はシ
リコン窒化膜１０９で覆われているため、ｐ型ベース領
域１０７１，１０Ｔ２、インジエクタ領域１０８への熱
酸化膜の成長を防止でき、その部分の熱酸化膜成長を考
慮せずに、多結晶シリコンパターン１１１１，１１１２
を好適な条件で熱酸化でき、十分厚く、緻密なシリコン
酸化膜１１２１，１１２２を成長できる。しかも、ベー
ス、インジエクタの電極取出し用開口部１１４１，１１
４２を形成するためにシリコン窒化膜１０９をエツチン
グ除去する際、該窒化膜は多結晶シリコンパターン１１
１１，１１１２のシリコン酸化膜１１２１，１１２２に
対して十分な選択エツチング性を有するため、該シリコ
ン酸化膜１１２１，１１２２の膜減りを生じることなく
行なうことができる。その結果、多結晶シリコンパター
ン１１１１，１１１２下に形成されたｎ＋型コレクタ領
域１１３１，１１３２が前記電極取出し用開口部１１４
１，１１４２に露出するのを防止でき、ベース取出しＡ
ｌ電極１１６を形成した場合、該電極１１６によるベー
ス・コレクタの短絡を阻止できると共に、ベース・コレ
クタの絶縁耐圧も十分向上できる。更にまた、ベース領
域上のシリコン窒化膜１０９の開孔部１１０１，１１０
２にコレクタ取出し電極としての砒素ドープ多結晶シリ
コンパターンをフオトエツチングにより形成する際、該
多結晶シリコンパターンが前記開孔部１１０１，１１０
２に対して位置ずれを起こしても、上述したベース・コ
レクタ間の短絡を防止できる。
これを第８図ａ−ｃを参照して以下に説明する。まず、
前記実施例の第Ｔ図ａ−ｄの工程に準じて開孔部１１０
１，１１０２を有するシリコン窒化膜１０９を形成する
。
前記実施例の第Ｔ図ａ−ｄの工程に準じて開孔部１１０
１，１１０２を有するシリコン窒化膜１０９を形成する
。
つづいて、シリコン窒化膜１０９上に厚さ２０００〜３
０００λの砒素ドープ多結晶シリコン層を堆積した後、
写真蝕刻法によりパターニングした。この時、位置合せ
誤差により第８図ａに示すように多結晶シリコンパター
ン１１１１′，１１１２′が右側に数μｍずれ、開孔部
１１０，，１１１２の左側周壁と多結晶シリコンパター
ン１１１，′，１１１２′の間に数μｍの隙間が生じる
と共に、同パターン１１１１′，１１１２’の右側がシ
リコン窒化膜１０９上に数μｍオーバラツプした。ひき
つづき、１０００℃で熱酸化処理を行なつた。この時、
第８図ｂに示すように多結晶シリコンパターン１１１，
′，１１１２′の周囲及び露出するｐ型ベース領域ＩＯ
Ｔ表面に緻密なシリコン酸化膜１１２１′，１１２２′
力゛形成された。同時に砒素ドープ多結晶シリコンパタ
ーン１１１１′，１１１２′から砒素がｐ型ベース領域
ＩＯＴに拡散されｎ＋型のコレクタ領域１１３１′，１
１３２′が形成される。
０００λの砒素ドープ多結晶シリコン層を堆積した後、
写真蝕刻法によりパターニングした。この時、位置合せ
誤差により第８図ａに示すように多結晶シリコンパター
ン１１１１′，１１１２′が右側に数μｍずれ、開孔部
１１０，，１１１２の左側周壁と多結晶シリコンパター
ン１１１，′，１１１２′の間に数μｍの隙間が生じる
と共に、同パターン１１１１′，１１１２’の右側がシ
リコン窒化膜１０９上に数μｍオーバラツプした。ひき
つづき、１０００℃で熱酸化処理を行なつた。この時、
第８図ｂに示すように多結晶シリコンパターン１１１，
′，１１１２′の周囲及び露出するｐ型ベース領域ＩＯ
Ｔ表面に緻密なシリコン酸化膜１１２１′，１１２２′
力゛形成された。同時に砒素ドープ多結晶シリコンパタ
ーン１１１１′，１１１２′から砒素がｐ型ベース領域
ＩＯＴに拡散されｎ＋型のコレクタ領域１１３１′，１
１３２′が形成される。
その後、ボロンををシリコン酸化膜１１２１′，１１２
２′をマスクとしてイオン注入し、熱アニールを加えて
ｐ＋型の外部ベース領域１１５を形成した後、シリコン
窒化膜１０９を熱燐酸或いはフレオン系のドライエツチ
ントで除去した。この時、第８図ｃのように多結晶シリ
コンパターン１１１１′，１１１２′及びその周囲のシ
リコン酸化膜１１２１′，１１２２′がオ一バラツプさ
れたシリコン窒化膜部分１０９’！よ残存し、シリコン
窒化膜１０９除去後のベースの電極取出し用開孔部１１
４２′にはコレクタ領域１１３，′，１１３２′及び多
結晶シリコン１１１１’，１１１２１＆よ露出しない。
したがつて、本発明によれば多結晶シリコンパターンの
形成に際して位置合せ余裕をとらずに、従来問題となつ
ていたベース・コレクタ間の短絡を防止できる。なお、
本発明における多結晶シリコンパターンの形成にあたつ
ては、上記実施例に限定されず、第９図に示すように砒
素ドープ多結晶シリコン層上にＣＶＤ−ＳｉＯ２膜及び
シリコン窒化膜を堆積し、該シリコン窒化膜を形成すべ
き多結晶シリコンパターンと同形状にパターニングして
シリコン窒化膜パターン１２０とし、これをマスクとし
てエツチングしＣＶＤ−ＳｉＯ２のパターン１２１を形
成した後、更にその下の多結晶シリコン層をパターニン
グして多結晶シリコンパターン１１１″を形成してもよ
い。
２′をマスクとしてイオン注入し、熱アニールを加えて
ｐ＋型の外部ベース領域１１５を形成した後、シリコン
窒化膜１０９を熱燐酸或いはフレオン系のドライエツチ
ントで除去した。この時、第８図ｃのように多結晶シリ
コンパターン１１１１′，１１１２′及びその周囲のシ
リコン酸化膜１１２１′，１１２２′がオ一バラツプさ
れたシリコン窒化膜部分１０９’！よ残存し、シリコン
窒化膜１０９除去後のベースの電極取出し用開孔部１１
４２′にはコレクタ領域１１３，′，１１３２′及び多
結晶シリコン１１１１’，１１１２１＆よ露出しない。
したがつて、本発明によれば多結晶シリコンパターンの
形成に際して位置合せ余裕をとらずに、従来問題となつ
ていたベース・コレクタ間の短絡を防止できる。なお、
本発明における多結晶シリコンパターンの形成にあたつ
ては、上記実施例に限定されず、第９図に示すように砒
素ドープ多結晶シリコン層上にＣＶＤ−ＳｉＯ２膜及び
シリコン窒化膜を堆積し、該シリコン窒化膜を形成すべ
き多結晶シリコンパターンと同形状にパターニングして
シリコン窒化膜パターン１２０とし、これをマスクとし
てエツチングしＣＶＤ−ＳｉＯ２のパターン１２１を形
成した後、更にその下の多結晶シリコン層をパターニン
グして多結晶シリコンパターン１１１″を形成してもよ
い。
このような方法によれば、熱酸化時に多結晶シリコンパ
ターン１１１″の膜厚方向の酸化がシリコン窒化膜パタ
ーン１２０により阻止され、コレクタ電極としての多結
晶シリコンパターン１１１″の膜減り、つまり抵抗増加
、を考慮せずに多結晶シリコンパターン１１１″周脩而
に十分厚く緻密なシリコン酸化膜１１２″を成長できる
。このため、前記実施例の方法に比べてコレクタ電極（
多結晶シリコンパターン）の低抵抗化が可能となり高速
動作を達成できると共に、シリコン窒化膜１０９除去後
のベース電極取出し用開口部にコレクタ領域１１３″及
び多結晶シリコノ１１１″が露出するを防止できより信
頼性の高いＩ２Ｌを製造できる。また、土述した実施例
に示した各領域のｐとｎはすべて逆にしてもよい。
ターン１１１″の膜厚方向の酸化がシリコン窒化膜パタ
ーン１２０により阻止され、コレクタ電極としての多結
晶シリコンパターン１１１″の膜減り、つまり抵抗増加
、を考慮せずに多結晶シリコンパターン１１１″周脩而
に十分厚く緻密なシリコン酸化膜１１２″を成長できる
。このため、前記実施例の方法に比べてコレクタ電極（
多結晶シリコンパターン）の低抵抗化が可能となり高速
動作を達成できると共に、シリコン窒化膜１０９除去後
のベース電極取出し用開口部にコレクタ領域１１３″及
び多結晶シリコノ１１１″が露出するを防止できより信
頼性の高いＩ２Ｌを製造できる。また、土述した実施例
に示した各領域のｐとｎはすべて逆にしてもよい。
しかも、実施例において、単結晶シリコン上にシリコン
窒化膜を直接堆積したが、薄いシリコン酸化膜を形成し
てからシリコン窒化膜を堆積した方が、単結晶シリコン
層への結晶欠陥発生防止の点が好ましい。さらに、本発
明は上記実施例の如きＩ２Ｌの製造のみに限定されず、
Ｎｐｎ型バイポーラトランジスタ、電界効果トランジス
タ（静電誘導型トランジスタ；ＳＩＴも含む）、静電誘
導型トランジスタロジツク（ＳＩＴＬ）等の製造にも同
様に適用できる。
窒化膜を直接堆積したが、薄いシリコン酸化膜を形成し
てからシリコン窒化膜を堆積した方が、単結晶シリコン
層への結晶欠陥発生防止の点が好ましい。さらに、本発
明は上記実施例の如きＩ２Ｌの製造のみに限定されず、
Ｎｐｎ型バイポーラトランジスタ、電界効果トランジス
タ（静電誘導型トランジスタ；ＳＩＴも含む）、静電誘
導型トランジスタロジツク（ＳＩＴＬ）等の製造にも同
様に適用できる。
以上細述した如く、本発明によれば電流増幅率が高く、
スイツチングスピードが速いなどの優れた性能を有する
と共に、配線の断切れやベース・コレクタ間の短絡を防
止して信頼性の向上を達成でき、更に高集積化が可能な
Ｉ２Ｌ等の半導体装置を製造し得る方法を提供できるも
のである。
スイツチングスピードが速いなどの優れた性能を有する
と共に、配線の断切れやベース・コレクタ間の短絡を防
止して信頼性の向上を達成でき、更に高集積化が可能な
Ｉ２Ｌ等の半導体装置を製造し得る方法を提供できるも
のである。
第１図は従来のＮｐｎ型バイポーラトランジスタの断面
図、第２図は従来の工２Ｌの断面図、第３図ａ−ｆは従
来の改良されたＩ２Ｌの製造工程を示す断面図、第４図
は第３図ｆの平面図、第５図は第４図のＶ−Ｖ線に沿う
断面図、第６図ａは第３図ｅの熱酸化工程の状態を示す
断面図、第６図ｂは前記第６図ａ工程をエツチングした
後の状態を示す断面図、第Ｔ図ａ−ｈは本発明の実施例
におけるＩ２Ｌの製造工程を示す断面図、第８図ＡＮｃ
は本発明において多結晶シリコンパターンがマスク合せ
誤差によりシリコン窒化膜の開孔部に対してずれた場合
のＩ２Ｌの製造途中の工程を示す断面図、第９図は本発
明の他の実施例におけるＩ２Ｌの製造工程の一部を示す
断面図である。 １０１・・・・・・ｎ＋シリコン層、１０２・・・・・
・ ｎ型シリコンエピタキシヤル層（第１導電型の半導
体層）、１０７，１０１，，１０？２・・・・・・ｐ型
ベース領域（第２導電型の第１半導体領域）、１０８・
・・・・・ｐ＋型インジエク領域（第２導電型の第１半
導体領域）、１０９・・・・・・シリコン窒化膜（耐酸
化性絶縁膜）、１１０１，１１０２・・・・・・開孔部
、１１１，，１１１２，１１１１′，１１１２′，１１
１″・・・・・・砒素ドープ多結晶シリコンパターン（
コレクタ電極）、１１２１，１１２２，１１２，’，１
１２２’，１１２″・・・・・・シリコン酸化膜、１１
３１，１１３２，１１３１′，１１３２′１１３〃・・
・・・・ｎ＋型コレクタ領域（第１導電型の第２半導体
領域）、１１４１，１１４２・・・・・・電極取出し用
開口部、１１５・・・・・・ｐ＋型外部ベース領域、１
１６，１１７，１１９・・・・・・Ａｌ電極。
図、第２図は従来の工２Ｌの断面図、第３図ａ−ｆは従
来の改良されたＩ２Ｌの製造工程を示す断面図、第４図
は第３図ｆの平面図、第５図は第４図のＶ−Ｖ線に沿う
断面図、第６図ａは第３図ｅの熱酸化工程の状態を示す
断面図、第６図ｂは前記第６図ａ工程をエツチングした
後の状態を示す断面図、第Ｔ図ａ−ｈは本発明の実施例
におけるＩ２Ｌの製造工程を示す断面図、第８図ＡＮｃ
は本発明において多結晶シリコンパターンがマスク合せ
誤差によりシリコン窒化膜の開孔部に対してずれた場合
のＩ２Ｌの製造途中の工程を示す断面図、第９図は本発
明の他の実施例におけるＩ２Ｌの製造工程の一部を示す
断面図である。 １０１・・・・・・ｎ＋シリコン層、１０２・・・・・
・ ｎ型シリコンエピタキシヤル層（第１導電型の半導
体層）、１０７，１０１，，１０？２・・・・・・ｐ型
ベース領域（第２導電型の第１半導体領域）、１０８・
・・・・・ｐ＋型インジエク領域（第２導電型の第１半
導体領域）、１０９・・・・・・シリコン窒化膜（耐酸
化性絶縁膜）、１１０１，１１０２・・・・・・開孔部
、１１１，，１１１２，１１１１′，１１１２′，１１
１″・・・・・・砒素ドープ多結晶シリコンパターン（
コレクタ電極）、１１２１，１１２２，１１２，’，１
１２２’，１１２″・・・・・・シリコン酸化膜、１１
３１，１１３２，１１３１′，１１３２′１１３〃・・
・・・・ｎ＋型コレクタ領域（第１導電型の第２半導体
領域）、１１４１，１１４２・・・・・・電極取出し用
開口部、１１５・・・・・・ｐ＋型外部ベース領域、１
１６，１１７，１１９・・・・・・Ａｌ電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層の一部に第２導電型の第１半
導体領域を選択的に形成する工程と、第１半導体領域に
対向する１箇所以上に開孔部を有する耐酸化性絶縁膜を
前記半導体層上に形成する工程と、多結晶シリコン層を
堆積した後、パターニングして少なくとも前記耐酸化性
絶縁膜の開孔部に多結晶シリコンバターンを形成する工
程と、熱酸化処理を施して少なくとも多結晶シリコンパ
ターンの周囲にシリコン酸化膜を成長させる工程と、前
記開孔部を介して第１半導体領域に接触する第１導電型
の不純物を含む多結晶シリコンパターンを拡散源として
第１半導体領域に第１導電型の第２半導体領域を形成す
る工程と、前記耐酸化性絶縁膜を除去して第１半導体領
域の電極取出し用開口部を形成する工程と、電極配線材
料層を被覆し、前記開口部を介して第１半導体領域と接
続し、かつ前記多結晶シリコンパターンに対してその周
囲に設けられたシリコン酸化膜で絶縁された電極配線を
形成する工程とを具備したことを特徴とする半導体装置
の製造法。 ２ 多結晶シリコン層のパターニングに際し、シリコン
酸化膜とシリコン窒化膜の２層パターンをマスクとして
選択エッチングして耐酸化性絶縁膜の開孔部に多結晶シ
リコンパターンを形成し、しかる後、前記シリコン酸化
膜とシリコン窒化膜の２層パターンを多結晶シリコンパ
ターン上に残置した状態で熱酸化処理を施して少なくと
も多結晶シリコンパターンの周側面にシリコン酸化膜を
成長させることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ３ 半導体層及び第２半導体領域がｎ型で、第１半導体
領域がｐ型であることを特徴とする特許請求の範囲第１
項又は第２項記載の半導体装置の製造方法。 ４ 半導体層をエミッタ領域、第１半導体領域をベース
領域、第２半導体領域をコレクタ領域とするバイポーラ
型逆動作トランジスタの製造工程を含むことを特徴とす
る特許請求の範囲第１項又は第２項記載の半導体装置の
製造法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55116562A JPS5936432B2 (ja) | 1980-08-25 | 1980-08-25 | 半導体装置の製造方法 |
| US06/294,749 US4407059A (en) | 1980-08-25 | 1981-08-20 | Method of producing semiconductor device |
| DE19813133548 DE3133548A1 (de) | 1980-08-25 | 1981-08-25 | Verfahren zur herstellung von halbleitervorrichtungen |
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