JPS6152575B2 - - Google Patents
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- JPS6152575B2 JPS6152575B2 JP54171197A JP17119779A JPS6152575B2 JP S6152575 B2 JPS6152575 B2 JP S6152575B2 JP 54171197 A JP54171197 A JP 54171197A JP 17119779 A JP17119779 A JP 17119779A JP S6152575 B2 JPS6152575 B2 JP S6152575B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0116—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including integrated injection logic [I2L]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、横方向トランジスタと縦方向トラン
ジスタとを組合わせた所謂I2Lと呼ばれる半導体
装置の改良に関する。
ジスタとを組合わせた所謂I2Lと呼ばれる半導体
装置の改良に関する。
(2) 技術の背景
I2Lは通常のプレーナ型バイポーラトランジス
タとはエミツタとコレクタを逆にしたいわゆる逆
構造バーテイカルトランジスタと、このトランジ
スタのベースをコレクタとするこれと相補型のラ
テラルトランジスタとの複合構造をもつた論理素
子である。この論理素子はラテラルトランジスタ
のエミツタに直流電源電圧を印加することでこの
トランジスタが逆構造パーテイカルトランジスタ
のベースに電荷を注入するインジエクタとして動
作し、逆構造バーテイカルトランジスタがインバ
ータとして動作するもので、論理振幅が小さく高
速かつ低消費電力の動作が可能であると同時に、
高集積化が可能であり、かつ従来のバイポーラ型
集積回路と同一チツプ上に共存させ得るものとし
て注目されている。
タとはエミツタとコレクタを逆にしたいわゆる逆
構造バーテイカルトランジスタと、このトランジ
スタのベースをコレクタとするこれと相補型のラ
テラルトランジスタとの複合構造をもつた論理素
子である。この論理素子はラテラルトランジスタ
のエミツタに直流電源電圧を印加することでこの
トランジスタが逆構造パーテイカルトランジスタ
のベースに電荷を注入するインジエクタとして動
作し、逆構造バーテイカルトランジスタがインバ
ータとして動作するもので、論理振幅が小さく高
速かつ低消費電力の動作が可能であると同時に、
高集積化が可能であり、かつ従来のバイポーラ型
集積回路と同一チツプ上に共存させ得るものとし
て注目されている。
(3) 従来技術と問題点
このI2Lデバイスは通常のバイポーラ型ICの製
造方法を適用して製作できるものであり、部分酸
化技術を用いてI2L素子群の絶縁分離を達成する
ことも行われている。I2Lの特徴は、単一の比較
的大きなベース領域内に、旧来のエミツタに相当
するコレクタを形成してあり、このコレクタ同志
の絶縁分離は必要ないので、前述の高集積化が達
成できる。
造方法を適用して製作できるものであり、部分酸
化技術を用いてI2L素子群の絶縁分離を達成する
ことも行われている。I2Lの特徴は、単一の比較
的大きなベース領域内に、旧来のエミツタに相当
するコレクタを形成してあり、このコレクタ同志
の絶縁分離は必要ないので、前述の高集積化が達
成できる。
しかしながら、I2Lの機能を考えると、I2Lとし
て必要な半導体領域は、pnp横方向トランジスタ
にあつては、対向するｐ型領域部分が、又、npn
縦方向トランジスタにあつてはコレクタ領域下の
ベース領域部分とエミツタ領域部分に限定されて
いて、他の、ベース領域部分は、導体としての役
目しか果していないばかりか、その接合の容量
や、不要領域部分でのキヤリアの蓄積電荷が原因
となつて、スイツチング特性を劣化させている。
て必要な半導体領域は、pnp横方向トランジスタ
にあつては、対向するｐ型領域部分が、又、npn
縦方向トランジスタにあつてはコレクタ領域下の
ベース領域部分とエミツタ領域部分に限定されて
いて、他の、ベース領域部分は、導体としての役
目しか果していないばかりか、その接合の容量
や、不要領域部分でのキヤリアの蓄積電荷が原因
となつて、スイツチング特性を劣化させている。
(4) 発明の目的
従つて、本発明の目的は、前記種類の半導体装
置に於いて、必要な活性領域のみ残し、他の不要
部分を絶縁層化することに依りスイツチング速度
など機能を向上させようとするものである。
置に於いて、必要な活性領域のみ残し、他の不要
部分を絶縁層化することに依りスイツチング速度
など機能を向上させようとするものである。
本発明の他の目的は、I2Lデバイスの縦方向ト
ランジスタのベース領域を分割して、且つ埋込絶
縁膜上でベース相互の接続を行なつたI2Lデバイ
スを提供することである。
ランジスタのベース領域を分割して、且つ埋込絶
縁膜上でベース相互の接続を行なつたI2Lデバイ
スを提供することである。
更に本発明の他の目的は、埋込絶縁膜のバーズ
ビーク部を除去して表出した半導体層に不純物を
導入して横方向トランジスタにおけるエミツタ領
域とコレクタ領域を形成すると共に、縦方向トラ
ンジスタにおけるベースコンタクト領域を形成
し、このベースコンタクト領域とコレクタ領域を
接続する導体層を備えたI2Lデバイスを提供する
ことである。
ビーク部を除去して表出した半導体層に不純物を
導入して横方向トランジスタにおけるエミツタ領
域とコレクタ領域を形成すると共に、縦方向トラ
ンジスタにおけるベースコンタクト領域を形成
し、このベースコンタクト領域とコレクタ領域を
接続する導体層を備えたI2Lデバイスを提供する
ことである。
(5) 発明の構成
上記の目的は、本発明によれば、横方向トラン
ジスタと縦方向トランジスタで構成される半導体
装置において、前記縦方向トランジスタが、 (a) 該トランジスタアクシヨンに必要な面積をも
つ、分散配置されたベース領域、 (b) 各ベース領域間を囲んで、相互に絶縁する埋
込絶縁膜、 (c) 各ベース領域間を接続する、該埋込絶縁膜上
の導体層、 (d) 該導体層の一部に設けられるベース接続、 (e) 前記分散配置されたベース領域の各々の上に
形成されたコレクタ接続、 で構成されることを特徴とする半導体装置とする
ことにより達成される。
ジスタと縦方向トランジスタで構成される半導体
装置において、前記縦方向トランジスタが、 (a) 該トランジスタアクシヨンに必要な面積をも
つ、分散配置されたベース領域、 (b) 各ベース領域間を囲んで、相互に絶縁する埋
込絶縁膜、 (c) 各ベース領域間を接続する、該埋込絶縁膜上
の導体層、 (d) 該導体層の一部に設けられるベース接続、 (e) 前記分散配置されたベース領域の各々の上に
形成されたコレクタ接続、 で構成されることを特徴とする半導体装置とする
ことにより達成される。
概説すると本発明によれば、一導電型半導体基
板の一面に複数のメサ部分が形成される。第１の
メサ部分にはI2Lデバイスの横方向トランジスタ
のエミツタ領域とコレクタ領域が形成され、第２
のメサ部分に縦方向トランジスタが形成される。
複数のメサ部分を囲んで相互に絶縁する埋込絶縁
膜が、該基板の一面に備えられる。
板の一面に複数のメサ部分が形成される。第１の
メサ部分にはI2Lデバイスの横方向トランジスタ
のエミツタ領域とコレクタ領域が形成され、第２
のメサ部分に縦方向トランジスタが形成される。
複数のメサ部分を囲んで相互に絶縁する埋込絶縁
膜が、該基板の一面に備えられる。
該横方向トランジスタと縦方向トランジスタ
は、トランジスタアクシヨンに必要な最少限の寸
法を持つのが好ましく、この目的のため、横方向
トランジスタのエミツタとコレクタ、および縦方
向トランジスタのベースコンタクト領域は、該埋
込絶縁膜に隣接して局部的に形成される。これら
の領域の形成のためには、メサ部分の上面におけ
る所定の辺部分を表出させ、この表出されたメサ
部分から不純物を導入して、前記の局部的領域を
形成するのがよく、最も好ましくは、前記埋込絶
縁膜を局部酸化で形成するときに形成される。所
謂バーズ・ビークをエツチング除去し、表出した
メサ部分を通して、前記の不純物の導入を行え
ば、前記の最少限の寸法の各領域を実現できる。
は、トランジスタアクシヨンに必要な最少限の寸
法を持つのが好ましく、この目的のため、横方向
トランジスタのエミツタとコレクタ、および縦方
向トランジスタのベースコンタクト領域は、該埋
込絶縁膜に隣接して局部的に形成される。これら
の領域の形成のためには、メサ部分の上面におけ
る所定の辺部分を表出させ、この表出されたメサ
部分から不純物を導入して、前記の局部的領域を
形成するのがよく、最も好ましくは、前記埋込絶
縁膜を局部酸化で形成するときに形成される。所
謂バーズ・ビークをエツチング除去し、表出した
メサ部分を通して、前記の不純物の導入を行え
ば、前記の最少限の寸法の各領域を実現できる。
横方向トランジスタのコレクタ領域と縦方向ト
ランジスタのベースコンタクト領域とは、それら
の間にある埋込絶縁膜上に、配置される導体層に
よつて導電接続される。
ランジスタのベースコンタクト領域とは、それら
の間にある埋込絶縁膜上に、配置される導体層に
よつて導電接続される。
複数の縦方向トランジスタは、一連の複数のメ
サ部分に形成され、これらの相互は埋込絶縁膜に
よつて、同じく絶縁され、各ベースを共通電位と
するため、隣接する縦方向トランジスタのベース
コンタクト層が、導体層によつて導電接続され
る。
サ部分に形成され、これらの相互は埋込絶縁膜に
よつて、同じく絶縁され、各ベースを共通電位と
するため、隣接する縦方向トランジスタのベース
コンタクト層が、導体層によつて導電接続され
る。
I2Lの縦方向トランジスタに対して、埋込絶縁
が適用されていることが、本発明の特徴であつ
て、これによつて、I2Lデバイスの高速化が達成
される。
が適用されていることが、本発明の特徴であつ
て、これによつて、I2Lデバイスの高速化が達成
される。
本発明の他の目的と特徴は、次の本発明の実施
例に関する説明から明らかとなるであろう。
例に関する説明から明らかとなるであろう。
(6) 発明の実施例
まず、本発明の基礎となる従来例について説明
する。
する。
第１図において、ａは従来のI2Lデバイスの要
部側断面説明図、ｂは要部平面説明図であり、エ
ピタキシヤル成長n-型半導体層１にｐ型領域
２，３を形成し、ｐ型領域３内にｎ型領域４を形
成してある。そして、破線で囲んだ部分ＱLがイ
ンジエクタ用であるpnp横方向トランジスタを、
また、破線で囲んだ部分ＱVがインバータ用であ
るnpn縦方向トランジスタをそれぞれ構成するも
のであり、それ等活性領域である部分ＱL，ＱVに
含まれる接合がトランジスタ作用をするのに必要
なものであつて、その他の接合を構成している部
分は動作上は導体の役目しか果していないばかり
か、その接合の容量や不要部分での蓄積電荷が原
因となつて、スイツチング素子としての機能を低
下させている。
部側断面説明図、ｂは要部平面説明図であり、エ
ピタキシヤル成長n-型半導体層１にｐ型領域
２，３を形成し、ｐ型領域３内にｎ型領域４を形
成してある。そして、破線で囲んだ部分ＱLがイ
ンジエクタ用であるpnp横方向トランジスタを、
また、破線で囲んだ部分ＱVがインバータ用であ
るnpn縦方向トランジスタをそれぞれ構成するも
のであり、それ等活性領域である部分ＱL，ＱVに
含まれる接合がトランジスタ作用をするのに必要
なものであつて、その他の接合を構成している部
分は動作上は導体の役目しか果していないばかり
か、その接合の容量や不要部分での蓄積電荷が原
因となつて、スイツチング素子としての機能を低
下させている。
第２図は本発明一実施例を説明する為の図であ
り、ａは要部平面説明図、ｂはａに於ける線Ａ―
A′に於いて切断し矢印方向に見た要部側断面説
明図を示している。
り、ａは要部平面説明図、ｂはａに於ける線Ａ―
A′に於いて切断し矢印方向に見た要部側断面説
明図を示している。
図に於いて１１はシリコン半導体基板、１２は
n+型埋没層、１３はn-型半導体層、１６は酸化
膜、１８はp-型活性ベース領域、１９はｎ型領
域、２０は多結晶シリコン膜、２１はp+型領
域、２２はインジエクタのp+型領域、２３は酸
化膜、２４はn+型コンタクト領域、２５及び２
６は電極をそれぞれ示している。尚、pnpトラン
ジスタ部分とnpnトランジスタ部分がａに於いて
指示されている。
n+型埋没層、１３はn-型半導体層、１６は酸化
膜、１８はp-型活性ベース領域、１９はｎ型領
域、２０は多結晶シリコン膜、２１はp+型領
域、２２はインジエクタのp+型領域、２３は酸
化膜、２４はn+型コンタクト領域、２５及び２
６は電極をそれぞれ示している。尚、pnpトラン
ジスタ部分とnpnトランジスタ部分がａに於いて
指示されている。
次に第２図実施例を製造する場合について、工
程要所に於ける装置の要部側断面説明図である第
３図及至第８図を参照しつつ記述する。
程要所に於ける装置の要部側断面説明図である第
３図及至第８図を参照しつつ記述する。
第３図参照
(1) ｐ型或いはｎ型シリコン半導体基板１１（第
２図参照）にn+型埋没層１２及び厚さ〜２
〔μｍ〕程度のエピタキシヤル成長n-型半導体
層１３を形成するまでは通常の技術で行なわれ
る。
２図参照）にn+型埋没層１２及び厚さ〜２
〔μｍ〕程度のエピタキシヤル成長n-型半導体
層１３を形成するまでは通常の技術で行なわれ
る。
(2) 熱酸化法に依り1000〜1300〔Å〕程度の酸化
膜１４を形成する。
膜１４を形成する。
(3) 化学気相成長法に依り2500〔Å〕程度の窒化
シリコン膜１５を形成し、これを通常のフオ
ト・リソグラフイ技術にてパターニングし、
pnpトランジスタ形成領域及びnpnトランジス
タ形成領域など活性領域を覆うものを残し、他
は除去する。
シリコン膜１５を形成し、これを通常のフオ
ト・リソグラフイ技術にてパターニングし、
pnpトランジスタ形成領域及びnpnトランジス
タ形成領域など活性領域を覆うものを残し、他
は除去する。
第４図参照
(4) 選択的熱酸化法に依り1.5〔μｍ〕〜程度の
厚い酸化膜１６を形成する。尚、この中には当
然酸化膜１４の分も含まれている。
厚い酸化膜１６を形成する。尚、この中には当
然酸化膜１４の分も含まれている。
(5) 次の工程で酸化膜１６及び１４のエツチング
を行なつて活性領域周辺にn-型半導体層１３
の一部を露出させ、更に後の工程で、前記露出
した部分にｐ型不純物を導入してp+型の不純
物領域を形成するのであるが、隣接する素子と
の間がP+型不純物領域で短絡されるのを防止
する為、酸化膜１６及び１４がエツチングされ
る範囲は制限されなければならない。
を行なつて活性領域周辺にn-型半導体層１３
の一部を露出させ、更に後の工程で、前記露出
した部分にｐ型不純物を導入してp+型の不純
物領域を形成するのであるが、隣接する素子と
の間がP+型不純物領域で短絡されるのを防止
する為、酸化膜１６及び１４がエツチングされ
る範囲は制限されなければならない。
そこで、本工程ではフオト・レジスト膜から
なるマスク１７を形成する（特に第２図ａ砂地
部参照）。即ち、隣接する素子５１との間の領
域の酸化膜１６のエツチングが阻止され、n-
型半導体層の表出が防止される。尚、５２はバ
ーズ・ビークが形成される領域を指示してい
る。
なるマスク１７を形成する（特に第２図ａ砂地
部参照）。即ち、隣接する素子５１との間の領
域の酸化膜１６のエツチングが阻止され、n-
型半導体層の表出が防止される。尚、５２はバ
ーズ・ビークが形成される領域を指示してい
る。
第５図参照
(6) 酸化膜１６のエツチング及び酸化膜１４のサ
イド・エツチングを行なう。これに依り、俗に
バーズ・ビークを呼ばれている部分にn-型半
導体層部分１３が露出される。この時の酸化膜
１６の残り厚さは約7000〔Å〕であつた。
イド・エツチングを行なう。これに依り、俗に
バーズ・ビークを呼ばれている部分にn-型半
導体層部分１３が露出される。この時の酸化膜
１６の残り厚さは約7000〔Å〕であつた。
第６図参照
(7) 窒化シリコン膜１５を除去する。
(8) pnpトランジスタ形成領域を覆うフオト・レ
ジスト膜のマスク（図示せず）を形成する。
ジスト膜のマスク（図示せず）を形成する。
(9) イオン注入法に依り硼素イオンを180
〔KeV〕で注入し、ドーズ量２×1012〔cm-2〕で
ある活性ベース領域１８を形成する。
〔KeV〕で注入し、ドーズ量２×1012〔cm-2〕で
ある活性ベース領域１８を形成する。
(10) 同じくイオン注入法に依り砒素イオンを360
〔KeV〕で注入し、ドーズ量３×1013〔cm-2〕で
あるｎ型領域（コレクタ相当）１９を形成す
る。
〔KeV〕で注入し、ドーズ量３×1013〔cm-2〕で
あるｎ型領域（コレクタ相当）１９を形成す
る。
第７図参照
(11) 化学気相成長法に依り多結晶シリコン膜２０
を約4000〔Å〕程度成長させる。
を約4000〔Å〕程度成長させる。
(12) フオト・リソグラフイ技術にて多結晶シリコ
ン膜２０のパターニングを行なう。
ン膜２０のパターニングを行なう。
(13) 硼素を拡散して多結晶シリコン膜２０を導
電性化する。その時、硼素は前記バーズ・ビー
ク部分で露出しているn-型半導体層部分１３
にも拡散され、p+型領域２１及びインジエク
タのp+型領域２２が形成される。尚、熱拡散
処理は酸化性雰囲気で行なうので、全表面に例
えば3000〔Å〕程度の酸化膜２３が形成され
る。
電性化する。その時、硼素は前記バーズ・ビー
ク部分で露出しているn-型半導体層部分１３
にも拡散され、p+型領域２１及びインジエク
タのp+型領域２２が形成される。尚、熱拡散
処理は酸化性雰囲気で行なうので、全表面に例
えば3000〔Å〕程度の酸化膜２３が形成され
る。
第８図参照
(14) フオト・リソグラフイ技術にて酸化膜２
３，１４に不純物拡散用窓開きを行なつてから
ｎ型不純物の拡散を行ない、n+型コンタクト
領域２４を形成する。
３，１４に不純物拡散用窓開きを行なつてから
ｎ型不純物の拡散を行ない、n+型コンタクト
領域２４を形成する。
(15) フオト・リソグラフイ技術にて電極コンタ
クト用窓開きを行ない、電極２５，２６を形成
する。
クト用窓開きを行ない、電極２５，２６を形成
する。
このようにして製造された装置は第１図に関し
て説明した不要部が全て酸化膜１６になつてい
る。
て説明した不要部が全て酸化膜１６になつてい
る。
さて、本発明を実施するには、前記バーズ・ビ
ーク部分をエツチングしてn-型半導体層の一部
を露出させることが重要であるから、その好まし
い方法の一つを第９図乃至第１１図を参照しつつ
説明する。
ーク部分をエツチングしてn-型半導体層の一部
を露出させることが重要であるから、その好まし
い方法の一つを第９図乃至第１１図を参照しつつ
説明する。
第９図参照
(1) シリコン半導体基板３１を熱酸化して厚さ
500〜1500〔Å〕の酸化膜３２を形成する。
500〜1500〔Å〕の酸化膜３２を形成する。
(2) 化学気相成長法に依り窒化シリコン膜３３を
厚さ1000〜4000〔Å〕程度に形成する。
厚さ1000〜4000〔Å〕程度に形成する。
(3) 化学気相成長法に依り厚さ1000〜4000〔Å〕
程度の二酸化シリコン膜３４を形成する。
程度の二酸化シリコン膜３４を形成する。
(4) フオト・リソグラフイ技術にて二酸化シリコ
ン膜３４及び窒化シリコン膜３３をパターニン
グして厚い酸化膜を形成すべき部分を露出させ
る。
ン膜３４及び窒化シリコン膜３３をパターニン
グして厚い酸化膜を形成すべき部分を露出させ
る。
(5) 熱酸化法を適用して選択酸化を行ない8000〜
15000〔Å〕程度の厚い酸化膜３５を形成す
る。
15000〔Å〕程度の厚い酸化膜３５を形成す
る。
第１０図参照
(6) 前記工程(5)における熱酸化処理の際、窒化シ
リコン膜３３の露出部（端面部）に生成される
厚さ50〜200〔Å〕の酸化膜をエツチング除去
する。
リコン膜３３の露出部（端面部）に生成される
厚さ50〜200〔Å〕の酸化膜をエツチング除去
する。
(7) エツチヤントとして熱燐酸などを用い、窒化
シリコン膜３３のサイド・エツチングを行な
う。その実効的な量は横方向へ5000〜10000
〔Å〕である。
シリコン膜３３のサイド・エツチングを行な
う。その実効的な量は横方向へ5000〜10000
〔Å〕である。
第１１図参照
(8) 酸化膜３５のエツチングを行なつて、バー
ズ・ビーク部分にシリコン半導体基板３１の一
部を表出する。この時二酸化シリコン膜３４も
エツチング除去される。
ズ・ビーク部分にシリコン半導体基板３１の一
部を表出する。この時二酸化シリコン膜３４も
エツチング除去される。
(9) 窒化シリコン膜３３を、その上の二酸化シリ
コン膜３４とともに除去する。
コン膜３４とともに除去する。
この技法に依れば、厚い酸化膜３５及び薄い酸
化膜３２を実用上充分である状態に維持しながら
バーズ・ビーク部分に基板３１を露出させること
ができる。
化膜３２を実用上充分である状態に維持しながら
バーズ・ビーク部分に基板３１を露出させること
ができる。
以上の説明で判るように、本発明に依れば、
I2L形式の半導体装置に於いて、トランジスタ作
用をさせるのに必要な接合を得る為の所謂活性領
域は必要最小限に保たれ、従来導電体の機能しか
持たなかつた部分は全て酸化膜になつていて、そ
の導電体の機能は該酸化膜上のシリコン層が受持
つているので、余分な接合、即ち容量の存在など
に基因するスイツチング速度低下を解消できる。
I2L形式の半導体装置に於いて、トランジスタ作
用をさせるのに必要な接合を得る為の所謂活性領
域は必要最小限に保たれ、従来導電体の機能しか
持たなかつた部分は全て酸化膜になつていて、そ
の導電体の機能は該酸化膜上のシリコン層が受持
つているので、余分な接合、即ち容量の存在など
に基因するスイツチング速度低下を解消できる。
I2Lデバイスの伝搬遅延時間tpdと駆動電流又は
電力との関係は、一般に、第１２図ａに示される
関係であることが既に提案されている。即ち、駆
動電流が比較的小なる領域では付帯的遅延時間
（イクストリンジツク・デイレイ・タイム）はtde
で表わされ、以後電流の増大に伴なつて遅延時間
は真性遅延時間（イントリンジツク・デイレイ・
タイム）tdi、抵抗性遅延時間（レジステイブ・
デイレイ・タイム）tdrで定まる特性をもつ。
電力との関係は、一般に、第１２図ａに示される
関係であることが既に提案されている。即ち、駆
動電流が比較的小なる領域では付帯的遅延時間
（イクストリンジツク・デイレイ・タイム）はtde
で表わされ、以後電流の増大に伴なつて遅延時間
は真性遅延時間（イントリンジツク・デイレイ・
タイム）tdi、抵抗性遅延時間（レジステイブ・
デイレイ・タイム）tdrで定まる特性をもつ。
(a) tdeは接合容量及び配線容量に依存し、電流
に反比例する。即ち ｐ・tde１／４ ２−αα′／αＶ△Ｖ （ＣEB＋2CCB） 但し、ｐはゲート当りの消費電力、 Ｖはインジエクタ電圧、 △Ｖは論理振幅、 αはベース接地電流利得、 α′は逆方向ベース接地電流利得、 ＣEBはエミツタ・ベース間接合容量、 ＣCBはベース・コレクタ間接合容量、を
示す。
に反比例する。即ち ｐ・tde１／４ ２−αα′／αＶ△Ｖ （ＣEB＋2CCB） 但し、ｐはゲート当りの消費電力、 Ｖはインジエクタ電圧、 △Ｖは論理振幅、 αはベース接地電流利得、 α′は逆方向ベース接地電流利得、 ＣEBはエミツタ・ベース間接合容量、 ＣCBはベース・コレクタ間接合容量、を
示す。
従来のI2LデバイスではＣEB／2CCB1/1〜
2/1であり、本発明のI2Lデバイスでは従来の
I2Lデバイスの寸法を第１２図ｂの通り定める
と ＣEBは、その面積が６（ｌ１＋ｌ２）ｄ／Ｌ・Ｗ になり、10分の１以下にできる。尚、ｄはp+領
域２１の幅を示す。
2/1であり、本発明のI2Lデバイスでは従来の
I2Lデバイスの寸法を第１２図ｂの通り定める
と ＣEBは、その面積が６（ｌ１＋ｌ２）ｄ／Ｌ・Ｗ になり、10分の１以下にできる。尚、ｄはp+領
域２１の幅を示す。
(b) tdiはコレクタ電流ICの立上りとN-領域１３
の蓄積電荷量に依存し、 tdi∝ＱＮ −／ＩＣ∝１／ＮＤ・ＳＥ／ＳＣ で表わされる。
の蓄積電荷量に依存し、 tdi∝ＱＮ −／ＩＣ∝１／ＮＤ・ＳＥ／ＳＣ で表わされる。
ここでＱN −はN-領域中の蓄積電荷量
ＮDはN-領域の不純物濃度
ＳEはエミツタ面積
ＳCはコレクタ面積
を示す。
本発明の構造では、ＳEの減少によつて、Ｓ
E／ＳCを数分の１に減少できる。
E／ＳCを数分の１に減少できる。
(c) tdrはベース横方向抵抗に依存し、tdrとtde
とが交わる点以下でのtpdは実現できない。本
発明の構造では、ポリシリコン中に、ベースデ
ポジシヨン時に高濃度のボロンをドープし、通
常のベースのシート抵抗psと同様の値が実現
できる。
とが交わる点以下でのtpdは実現できない。本
発明の構造では、ポリシリコン中に、ベースデ
ポジシヨン時に高濃度のボロンをドープし、通
常のベースのシート抵抗psと同様の値が実現
できる。
本発明は、種々の態様にて実施できる。以下に
変形例につき説明する。
変形例につき説明する。
まず、I2Lデバイスとして、シヨツトキー・コ
レクタ構造のものが知られており、これは、
（14）項で述べたn+拡散を行わず、（15）項以下
の工程を行なうことにより、実現できる。
レクタ構造のものが知られており、これは、
（14）項で述べたn+拡散を行わず、（15）項以下
の工程を行なうことにより、実現できる。
次に、前記実施例では、ポリシリコン２０によ
つて配線を形成したが、このポリシリコンは、ボ
ロンをドープした耐火金属（タングステン、モリ
ブデン、白金、又は、それらのシリサイド等）に
置換することができる。この場合、ボロンをドー
プした耐火金属を形成し、これをパターニングし
た後、好ましくは、酸化膜２３を形成し、ここ
で、拡散工程を行ない、前記のp+型領域２１と
２２を形成する。
つて配線を形成したが、このポリシリコンは、ボ
ロンをドープした耐火金属（タングステン、モリ
ブデン、白金、又は、それらのシリサイド等）に
置換することができる。この場合、ボロンをドー
プした耐火金属を形成し、これをパターニングし
た後、好ましくは、酸化膜２３を形成し、ここ
で、拡散工程を行ない、前記のp+型領域２１と
２２を形成する。
また、(11)項〜（13）項は、次の方法に変更する
ことができる。
ことができる。
(11) 露出しているn-型半導体層部分１３に、イ
オン注入法等により、ボロンをドープし、p+
領域２１，２２を形成する。
オン注入法等により、ボロンをドープし、p+
領域２１，２２を形成する。
(12) 全面に金属層（Al，Mo，MoSi等のいずれ
か）を付着し、パターニングを行なう。
か）を付着し、パターニングを行なう。
(13) 通常の気相成長法等により、絶縁膜２３を
形成する。
形成する。
以後は、Mo等耐火性材料を使用した場合、前
記（14）項以降の工程を行えば、ポリシリコンの
代りに金属導体を用いた外部ベース接続が得られ
る。
記（14）項以降の工程を行えば、ポリシリコンの
代りに金属導体を用いた外部ベース接続が得られ
る。
一方、耐火性でないアルミニウムを用いるとき
は、以後の拡散工程を必要としないシヨツトキコ
レクタを形成する場合に適用できる。
は、以後の拡散工程を必要としないシヨツトキコ
レクタを形成する場合に適用できる。
前記の第２図に示した実施例では、n-型半導
体層１３の露出を、npnトランジスタ部分では、
矩形窒化膜の四辺全てにわたつて行なつたが、デ
バイスの小型化のために、対向する二辺のみ、場
合によつては一辺のみ、エツチングを施して、
n-層部分を露出させてもよい。例えば、１３図
ａは、対向する二辺のみ半導体層１３の露出を行
なつたI2Lデバイスのnpnトランジスタ部分の上
面図で、第１３図ｂはそのＢ―B′断面図である。
体層１３の露出を、npnトランジスタ部分では、
矩形窒化膜の四辺全てにわたつて行なつたが、デ
バイスの小型化のために、対向する二辺のみ、場
合によつては一辺のみ、エツチングを施して、
n-層部分を露出させてもよい。例えば、１３図
ａは、対向する二辺のみ半導体層１３の露出を行
なつたI2Lデバイスのnpnトランジスタ部分の上
面図で、第１３図ｂはそのＢ―B′断面図である。
第４図参照の(5)項において、酸化膜１６と１４
の選択エツチングを行ない、第１３図ａで５２で
示される部分のみ、n-半導体層１３を露出さ
せ、ここにp+拡散を施こし、p+領域２１を形成
する。（14）項での、窓開き工程においては、厚
い酸化膜１６にマスクの上下端が重なる様にし
て、位置合せ余裕を取ることができる。
の選択エツチングを行ない、第１３図ａで５２で
示される部分のみ、n-半導体層１３を露出さ
せ、ここにp+拡散を施こし、p+領域２１を形成
する。（14）項での、窓開き工程においては、厚
い酸化膜１６にマスクの上下端が重なる様にし
て、位置合せ余裕を取ることができる。
第１図ａ，ｂは従来のI2Lデバイスの基本構造
を示す断面図と上面図を示す。第２図ａ，ｂは、
本発明の一実施例の要部平面説明図及びａの線Ａ
―A′に於ける要部側断面説明図、第３図乃至第
８図は本発明一実施例を製造する場合を説明する
為の工程要所に於ける半導体装置の要部側断面説
明図、第９図乃至第１１図は酸化膜エツチングの
好ましい例を説明する為の工程要所に於ける半導
体装置の要部側断面図である。第１２図ａは、本
発明半導体装置のスイツチング時間と駆動電流
（電力）との関係を示す図、第１２図ｂは従来の
I2Lデバイスの寸法を示す平面図、第１３図ａ，
ｂは、本発明の他の実施例になるI2Lデバイスの
縦方向トランジスタ部分の平面図と断面図であ
る。 図に於いて、１１は基板、１２は埋没層、１３
は半導体層、１６は酸化膜、１８は活性ベース領
域、１９はｎ型領域、２０はシリコン膜、２１は
p+型領域、２２はインジエクタのp+型領域、２
３は酸化膜、２４はコンタクト領域、２５，２６
は電極である。
を示す断面図と上面図を示す。第２図ａ，ｂは、
本発明の一実施例の要部平面説明図及びａの線Ａ
―A′に於ける要部側断面説明図、第３図乃至第
８図は本発明一実施例を製造する場合を説明する
為の工程要所に於ける半導体装置の要部側断面説
明図、第９図乃至第１１図は酸化膜エツチングの
好ましい例を説明する為の工程要所に於ける半導
体装置の要部側断面図である。第１２図ａは、本
発明半導体装置のスイツチング時間と駆動電流
（電力）との関係を示す図、第１２図ｂは従来の
I2Lデバイスの寸法を示す平面図、第１３図ａ，
ｂは、本発明の他の実施例になるI2Lデバイスの
縦方向トランジスタ部分の平面図と断面図であ
る。 図に於いて、１１は基板、１２は埋没層、１３
は半導体層、１６は酸化膜、１８は活性ベース領
域、１９はｎ型領域、２０はシリコン膜、２１は
p+型領域、２２はインジエクタのp+型領域、２
３は酸化膜、２４はコンタクト領域、２５，２６
は電極である。
Claims (1)
- 【特許請求の範囲】 １ 横方向トランジスタと縦方向トランジスタで
構成される半導体装置において、前記縦方向トラ
ンジスタが、 (a) 該トランジスタアクシヨンに必要な面積をも
つ、分散配置されたベース領域、 (b) 各ベース領域間を囲んで、相互に絶縁する埋
込絶縁膜、 (c) 各ベース領域間を接続する、該埋込絶縁膜上
の導体層、 (d) 該導体層の一部に設けられるベース接続、 (e) 前記分散配置されたベース領域の各々の上に
形成されたコレクタ接続、 で構成されることを特徴とする半導体装置。 ２ 前記横方向トランジスタが、 (a) 該トランジスタアクシヨンに必要な対向面積
部分に限定された、前記ベース領域と同一導電
型のエミツタ領域およびコレクタ領域 (b) 該エミツタ領域とコレクタ領域に隣接し、該
エミツタとコレクタ領域の一方と、これに隣接
する前記縦方向トランジスタの一つのベース領
域間を絶縁している埋込絶縁膜 (c) 該埋込絶縁膜上にあつて、該埋込絶縁膜に隣
接する領域間を接続している導体層 で構成されることを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17119779A JPS5696852A (en) | 1979-12-29 | 1979-12-29 | Semiconductor device |
| DE8080304532T DE3071508D1 (en) | 1979-12-29 | 1980-12-16 | Method of manufacturing a semiconductor device |
| EP80304532A EP0032016B1 (en) | 1979-12-29 | 1980-12-16 | Method of manufacturing a semiconductor device |
| IE2652/80A IE52012B1 (en) | 1979-12-29 | 1980-12-16 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17119779A JPS5696852A (en) | 1979-12-29 | 1979-12-29 | Semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1187323A Division JPH02161767A (ja) | 1989-07-21 | 1989-07-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696852A JPS5696852A (en) | 1981-08-05 |
| JPS6152575B2 true JPS6152575B2 (ja) | 1986-11-13 |
Family
ID=15918807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17119779A Granted JPS5696852A (en) | 1979-12-29 | 1979-12-29 | Semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0032016B1 (ja) |
| JP (1) | JPS5696852A (ja) |
| DE (1) | DE3071508D1 (ja) |
| IE (1) | IE52012B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792858A (en) * | 1980-12-01 | 1982-06-09 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| US6140694A (en) * | 1998-12-30 | 2000-10-31 | Philips Electronics North America Corporation | Field isolated integrated injection logic gate |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3904450A (en) * | 1974-04-26 | 1975-09-09 | Bell Telephone Labor Inc | Method of fabricating injection logic integrated circuits using oxide isolation |
| US3982266A (en) * | 1974-12-09 | 1976-09-21 | Texas Instruments Incorporated | Integrated injection logic having high inverse current gain |
| NL7709363A (nl) * | 1977-08-25 | 1979-02-27 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd onder toepassing van een dergelijke werkwijze. |
-
1979
- 1979-12-29 JP JP17119779A patent/JPS5696852A/ja active Granted
-
1980
- 1980-12-16 DE DE8080304532T patent/DE3071508D1/de not_active Expired
- 1980-12-16 EP EP80304532A patent/EP0032016B1/en not_active Expired
- 1980-12-16 IE IE2652/80A patent/IE52012B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3071508D1 (en) | 1986-04-24 |
| EP0032016A3 (en) | 1983-01-26 |
| IE52012B1 (en) | 1987-05-27 |
| IE802652L (en) | 1981-06-29 |
| JPS5696852A (en) | 1981-08-05 |
| EP0032016B1 (en) | 1986-03-19 |
| EP0032016A2 (en) | 1981-07-15 |
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