JP3293987B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にIII 族またはＶ族の不純物元素を高濃度に
含有する領域を形成した後の熱処理工程において、この
不純物元素を良好に活性化する方法に関する。

【０００２】

【従来の技術】ＭＯＳ型集積回路における素子の微細
化、高集積化に伴い、半導体素子製造に要求される熱処
理プロセスは、浅く高濃度の拡散層を形成する目的か
ら、低温化する方向へ進んでいる。しかしながら、例え
ば、拡散層の形成を目的として、半導体中への砒素、
燐、硼素などの高ドーズ量のイオン注入を行い、それら
の濃度が１×１０²⁰cm^-3以上の濃度となる領域を形成し
ても、プロセス温度が低温に制限されていると、半導体
中でドーパントとなる不純物の固溶限は低温ほど低いた
め、キャリア濃度の低下が引き起こされる。また、例え
ば、低抵抗配線層として、不純物含有多結晶シリコン膜
等を堆積した場合、堆積直後には低い抵抗率が得られて
いたものが、後の熱工程でキャリアが不活性化してしま
うため、抵抗率が高まってしまうことがある。

【０００３】

【発明が解決しようとする課題】このように従来の方法
では、キャリア濃度が低下すると、拡散層においては抵
抗が増大し、またコンタクトにおいてはコンタクト抵抗
の増加を引き起こし、いずれもトランジスタの寄生抵抗
の増加を引き起こすため、素子の微細化に対して大きな
障害となっている。

【０００４】本発明は、前記実情に鑑みてなされたもの
で、キャリア濃度を安定に維持し、低抵抗で信頼性の高
い拡散層またはコンタクトを形成する方法を提供するこ
とを目的とする。

【０００５】

【課題を解決するための手段】そこで本発明では、III
族またはＶ族の不純物元素を高濃度に含有する領域を形
成し、熱処理により活性化を行うに際し、最高温度での
熱処理終了後の冷却工程は、最高温度から８００℃まで
の降温時の平均速度（以下降温平均速度）が１０００℃
／分以上１００００℃／分以下となるように設定された
工程であることを特徴とする。

【０００６】また本発明では、III 族またはＶ族の不純
物元素をピーク濃度が１×１０²⁰cm^-3以上となるように
含有する領域を形成する不純物領域形成工程と、前記領
域を熱処理により活性化する第１の熱処理工程と、前記
第１の熱処理工程後にこの第１の熱処理工程よりも低温
で熱処理を行う第２の熱処理工程とを含み、前記第１の
熱処理工程は、最高温度での熱処理終了後、最高温度か
ら８００℃までの降温平均速度が１０００℃／分以上、
１００００℃／分以下となるように設定された工程であ
り、前記第２の熱処理工程は、横軸をリニアスケールで
示した熱処理温度、縦軸をログスケールで示した熱処理
時間としたグラフにおいて、５００℃５４０分、１００
０℃０．１分の２点を結ぶ直線よりも短時間側の領域内
で行う工程であることを特徴とする。

【０００７】さらに本発明では、III 族またはＶ族の不
純物元素をピーク濃度が１×１０²⁰cm^-3以上となるよう
に含有する領域を形成する不純物領域形成工程と、前記
領域を熱処理により活性化する工程を含む熱処理工程と
を含み、前記熱処理工程における最高温度での熱処理終
了後の熱履歴が、積分範囲を最高温度での熱処理終了時
刻（ｔ₀ ）から、半導体装置の全製造工程が終了する時
刻（ｔ_end ）とし、Ｔ（ｔ）をセ氏温度で表示した時刻
ｔにおける処理温度、Ａ＝−７．４６４７８７５２
℃^-1、Ｂ＝６．４６７８７５２としたときに、 となるように設定された工程であることを特徴とする。

【０００８】

【作用】本発明によれば、高いキャリア濃度を有する領
域を形成するためのIII 族またはＶ族の不純物元素を高
濃度に含有する領域を形成する工程および各素子の間を
電気的に結合するための配線工程はいずれも不可欠な工
程である。しかしこれらの２つの工程は熱処理の点から
は相反する要素がある。高いキャリア濃度を有する領域
の形成のためには、導入されたIII 族またはＶ族の不純
物濃度を電気的に高濃度に活性化する必要がある。不純
物元素の半導体中における固溶限は、熱処理温度が高い
ほど高い。したがって、不純物導入後の熱処理は熱処理
温度が高い程望ましい。一方配線工程においては、熱処
理温度が低い方が好ましい。

【０００９】また、高キャリア濃度層を形成するために
は、高温熱処理後の降温過程も重要な要素となる。例え
ば、高温熱処理によって一旦高キャリア濃度を形成した
としても、降温速度が遅い場合、実効的には、固溶限の
低い、低温で長時間の熱処理を行うのと同じことにな
り、不純物の活性化率は低下してしまう。従って、降温
速度をある程度まで速くする必要がある。

【００１０】そこで本発明者は、イオン注入および高温
短時間熱処理によって形成した高キャリア濃度層中のキ
ャリア濃度の、降温平均速度による変化状況を測定し
た。その結果（ここで試料としてはＢＦ₂ ⁺ を２０KeV
、１×１０¹⁶cm^-2の条件でイオン注入し、１１００℃
で１０秒間熱処理したものを用いた）。降温速度が１０
００℃／分よりも遅くなると、得られるキャリア濃度の
値が低下していることが分かる。また、拡散層の形成深
さ（ここではボロン濃度が１０¹⁸cm^-3となる深さとし
た）を調べた結果、降温速度が１０００℃／分よりも遅
くなると、拡散層の形成深さが深くなり、浅い拡散層を
形成する点からも不利であることがわかった。なおこの
ような高速での昇降温は、２回以上の熱処理を行う場
合、当然、高キャリア濃度層を形成した後のすべての熱
処理において必要である。またこれは降温時のみならず
昇温時においても必要である。

【００１１】また降温速度の上限は、ウェハに欠陥が入
らないことで制限される。この実験ではウェハを熱容
量、熱伝導度の大きい冷却板に接触させることで、自然
空冷で得られる２０００℃／分よりも早い降温速度を実
現しているが、ウェハ面内温度ばらつきを抑えても、ウ
ェハが表面もしくは裏面から冷却されることによる、ウ
ェハの厚さ方向の温度勾配は抑制できない。この結果１
００００℃／分の降温速度を越えるとウェハ内に熱歪み
が生じ、これによりウェハに欠陥が入ってしまう。従っ
て１００００℃／分以下の降温速度で降温することが好
ましい。

【００１２】今回の実験で行った高速での昇降温は、新
しく開発した構造の熱処理装置を用いることによって実
現できる。これは熱容量の大きいヒータに、ウェハを急
速に近付ける構造を有する。熱がウェハ全面に同様に供
給されるため、均一な加熱が可能となった。これまでに
通常用いられている熱処理装置では、ウェハの周辺部か
ら加熱されるため、熱歪みに起因して特に大口径のウェ
ハに対して、温度の面内均一化が実現できず、実用化は
困難であった。

【００１３】一方、配線に用いられる材料は、その抵抗
率が低いことから通常金属、金属硅化物または金属窒化
物等が用いられる。これらの材料は金属として何を用い
るかにも依存するが、一般に４５０〜１０００℃程度の
比較的低温で、半導体基板や二酸化シリコン膜などの絶
縁膜と反応してしまうため、これらを形成した後は、高
温工程を行うことはできない。従って不純物を高活性化
するための高温工程は、III 族またはＶ族の不純物元素
を高濃度に含有する領域を形成する工程と、金属、金属
硅化物または金属窒化物を形成する工程との間で行う必
要がある。

【００１４】この方法では上記工程の間に行われる熱処
理は複数回とするのが通常である。これは半導体装置の
多層化、多機能化より例えば一部の領域にのみ不純物元
素を高濃度に含有する領域を形成した後、熱処理を行
い、さらに他の領域に対して多種の不純物元素を含有す
る領域を形成する必要が生じていることによる。

【００１５】このように不純物の固溶限は温度が高いほ
ど高くなるため、上記複数回の熱工程のうち、最も不純
物の活性化率を高めることのできる熱処理工程は、最も
高い温度でなされるものである。従って最高温度での熱
処理よりも後で行われる熱工程によって、不純物の活性
化率は、低くなることはあっても決して高くはならな
い。ここで熱工程の条件は、温度と時間を決めることに
よって定義することができる。例えば熱処理温度が低け
れば、一旦高温熱処理で活性化した不純物が不活性化し
てしまう速度も速くなるため、熱処理時間は短く制限す
る必要がある。

【００１６】そこで、一旦高温で活性化した不純物の、
後続工程での低温熱処理による不活性化の挙動を調べる
ことにより、実際の半導体装置に必要なキャリア濃度を
得るのに必要な熱処理条件を求め、最終的にキャリア濃
度の高い高濃度不純物層を形成するようにした。

【００１７】この熱処理条件は次のようにして調べた。
単結晶シリコン基板上に、砒素、燐、硼素（ボロン）を
それぞれ４０keV ，５×１０¹⁵cm^-2，２０keV ，１×１
０¹⁶cm^-2，２０keV ，１×１０¹⁶cm^-2の条件でイオン注
入した。これらの試料を１１００℃で１０秒間熱処理し
たのち、より低温での熱処理を時間および温度を変化さ
せて行った。種々の温度でキャリア濃度のピーク値が、
１×１０²⁰cm^-3以上に維持するためには、図１に示すよ
うに、高温熱工程後の熱工程を横軸を摂氏で示した熱処
理温度、縦軸を熱処理時間とした、横軸リニアスケー
ル、縦軸ログスケールのグラフにおいて５００℃、５４
０分、１０００℃０．１分の直線より下の領域となるよ
うに設定する必要があることがわかった。また低温熱処
理に要求される条件はイオン注入条件また高温熱処理工
程の条件には依存しないことがわかった。

【００１８】図１は、ある単一温度での熱処理を想定し
ているが、実際のプロセスは、複数回の熱工程からな
り、また昇降温プロセスも無視することはできない。こ
れについては、最高温度での熱処理終了後の熱履歴を、
積分範囲を最高温度での熱処理終了時刻（ｔ₀ ）から、
半導体装置の全製造工程が終了する時刻（ｔ_end ）と
し、Ｔ（ｔ）をセ氏温度で表示した時刻ｔにおける処理
温度、Ａ＝−７．４６４７８７５２℃^-1、Ｂ＝６．４６
７８７５２としたときに、 となるように設定することによって、図１における単一
の熱工程における許容時間と同様の熱工程に関する制限
を行うことができる。

【００１９】なお、この式は、次のようにして導かれて
いる。

【００２０】図１における直線を次の形で表すと ｔ＝１０^AT+B ただしＡ＝−７．４６４７８７５２℃^-1、Ｂ＝６．４６
７８７５２、ｔは熱処理時間、Ｔを熱処理温度とした。
すなわち、ある温度Ｔでの許容できる熱処理時間が、ｔ
（分）であることを示している。したがって、単一温度
Ｔでの熱工程であれば、その処理時間がｔ₁ 分であるこ
とがわかる。

【００２１】ｔ₁ ／（１０^AT+B）＜１ が満たされればよいことになる。

【００２２】これを昇降温を含む複数回の熱工程に拡張
すると、 を満たせばよいことになる。ここでｔ0 は最高温度での
熱処理終了時刻、ｔ_endは半導体装置の全製造工程が終
了する時刻、Ｔ（ｔ）をセ氏で表示した時刻ｔにおける
処理温度とする。

【００２３】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００２４】図１は高温活性化熱処理後の熱処理におけ
る熱処理温度と時間とのエネルギー条件を満たす領域を
示す図、図２は本発明実施例のＬＤＤ構造のＭＯＳトラ
ンジスタの製造工程を示す図である。

【００２５】この方法ではイオン注入後の熱処理に際
し、高温活性化熱処理後の熱処理を、所定のエネルギー
条件以下で行うことができるように熱処理温度および時
間の条件設定を行うようにしたことを特徴とする。ここ
では、高キャリア濃度層を形成するために、特に高温熱
処理後の降温過程に着目し、高温熱処理によって一旦高
キャリア濃度を形成した後は、実効的には、固溶限の低
い、低温下では長時間の熱処理を行うことのないように
し、かつ拡散長を安定に維持するために、高温での熱処
理を短縮するなどの条件を、熱処理後のエネルギー条件
としてとらえ種々の実験を重ねた結果、エネルギー条件
曲線Ｋを得たものである。この曲線より上の領域では、
不純物の活性化率は低下してしまう。従って、降温速度
をある程度まで速くするようにしている。ここでａは不
純物がボロンの場合、ｂは不純物が砒素の場合、ｃは不
純物が燐の場合である。

【００２６】まず図２(a) に示すように面方位（１０
０）、比抵抗４〜６Ωcmのｎ型シリコン基板１に、ＬＯ
ＣＯＳ法により０．６μm 程度の素子分離絶縁膜２を形
成したのち、熱酸化により１０nmのゲート酸化膜３を形
成し、この上に１００nmの不純物含有多結晶シリコン膜
４、膜厚３００nmのタングステンシリサイド膜５を順次
形成し、さらにその表面にＬＰＣＶＤ法によって１５０
nmの酸化シリコン膜６を形成する。そして、これらの積
層膜をフォトリソグラフィおよび反応性イオンエッチン
グを用いてエッチングし、ゲート電極のパターン形成を
行う。そしてこのゲート電極をマスクとしてボロンイオ
ンをイオン注入し、ソース・ドレイン領域に低濃度のｐ
型不純物層７を形成する。イオン注入条件は加速電圧１
０KeV ，ドーズ量１×１０¹⁶cm^-2とし、イオン注入後の
熱処理は７００℃３０分とする。

【００２７】次に図２(b) に示すように、ゲート電極の
側壁に厚さ１００nm程度の酸化シリコン膜８からなる側
壁絶縁膜を形成する。この側壁絶縁膜はＣＶＤ法などに
より全面に膜厚１５０nm程度の酸化シリコン膜を堆積し
これを異方性エッチングで全面エッチングを行うことに
より得られる。

【００２８】この後、図２(c) に示すように基板表面に
露呈しているソース・ドレイン領域７表面に再びボロン
イオンをイオン注入し、高濃度のｐ型拡散層９を形成す
る。イオン注入条件は加速電圧２４ｋｅＶ，ドーズ量１
×１０¹⁶cm^-2とする。イオン注入後に８５０℃，３０分
の熱処理を行った。全面に３００nmの酸化シリコン膜１
０をＣＶＤ法により堆積した後、１０５０℃での１秒間
の熱処理を行った。ここで、酸化シリコン膜の堆積温度
および時間は４５０℃、３０分とした。さらに、この１
０５０℃での熱処理工程は、その前後の熱処理プロセス
において昇降温速度が１０００℃／min となるようにし
た。さらに図２(d) に示すように、この酸化シリコン膜
１０中にコンタクト孔を異方性エッチングにより開孔し
た。続いて、シリコンおよび銅をそれぞれ例えば０．５
％づつ含有するアルミニウム膜１１を８００nm堆積し
た。このアルミニウム膜１１を電極として用いるように
パターニングした後、水素を１０％含有する４５０℃の
窒素雰囲気中で１５分間熱処理した。

【００２９】このＭＯＳトランジスタについて、チャネ
ルの拡散層抵抗とコンタクト抵抗を測定したところ、チ
ャネル長０．８μm 、チャネル幅１．１μm 、コンタク
ト径０．８μm の素子について、それぞれ２０Ω，２Ω
であった。これに対し、上記と同様に基板が露出してい
るソース・ドレイン領域７（７₁ 、７₂ ）へのボロンイ
オン注入を行った後８５０℃で熱処理工程を行い、上記
した１０５０℃での熱処理工程を行わなかったものにつ
いて、チャネルの拡散層抵抗とコンタクト抵抗を測定し
たところ、同一サイズの素子について、それぞれ３５
Ω，６Ωであった。これらの比較から、本発明のように
高温での熱処理工程を行ったのち、高速の降温工程を行
うことにより、半導体素子における拡散層抵抗とコンタ
クト抵抗値を低減することができることがわかる。

【００３０】このように高温熱処理を行うことによっ
て、拡散層抵抗およびコンタクト抵抗値を低減すること
ができた原因を調べるため、上記実施例における、高濃
度のｐ型拡散層９形成のためのイオン注入後、８５０℃
３０分の熱処理後、１０５０℃１秒の熱処理後のボロン
濃度と深さとの関係を測定した結果を図３にそれぞれ曲
線ａ，ｂ，ｃで示す。またホール効果を調べることによ
って、８５０℃３０分の熱処理後、１０５０℃１秒の熱
処理を行った後のキャリア濃度と深さとの関係を測定し
た結果を図４にそれぞれ曲線Ｂ，Ｃで示す。

【００３１】図３および図４から明らかなように、８５
０℃３０分の熱処理後では不純物のピーク濃度が３×１
０²⁰cm^-3程度であるにもかかわらず、キャリアのピーク
濃度は５×１０¹⁹cm^-3しか得られていないことがわか
る。しかし１０５０℃１秒の熱処理を行うことによりキ
ャリアのピーク濃度は１．５×１０²⁰cm^-3まで増加して
いる。またこのときの熱処理によって接合深さの増加は
ほとんどみられていない。 さらに、８５０℃３０分の
熱処理に先立ち、１０５０℃１秒の熱処理を行った。こ
の結果図５に曲線Ａ，Ｂで示すように、１０５０℃１秒
の熱処理後にキャリアのピーク濃度が１．５×１０²⁰cm
^-3程度であるにもかかわらず、さらに８５０℃３０分の
熱処理を行った後にはキャリアのピーク濃度は８×１０
¹⁹cm^-3まで低下していることがわかる。すなわち最高温
度での熱処理の後には、図１に示した直線Ｋよりも下の
領域で熱処理を行う必要があることがわかる。これは高
温処理後の温度降下速度が小さい場合には、固溶限の低
い条件下で長時間経過することと同じ状態となるため、
８００℃以上での経過時間が所定のエネルギー条件以下
となるように、冷却速度を規定することが重要であるこ
とがわかる。

【００３２】さらに高濃度のｐ型拡散層９形成のための
イオン注入において、そのドーズ量を変化させて、１０
５０℃での熱処理の効果を調べたところ、ボロンのピー
ク濃度が１×１０²⁰cm^-3未満となる、１×１０¹⁵cm^-2未
満のドーズ量では、上述したような拡散層抵抗およびコ
ンタクト抵抗の抵抗値の低減効果は見られなかった。こ
れはボロンドーズ量が減少すると、ボロン濃度とキャリ
ア濃度が一致し、後に高温熱処理を行っても、キャリア
濃度はボロン濃度以上とはなり得ないため、、高温熱処
理による効果がみられないものと思われる。

【００３３】また、１０５０℃１秒の熱処理に代えてそ
の温度および時間を変化させたたところ、次のような結
果が得られた。熱処理温度を変化させたときの拡散層抵
抗およびキャリアプロファイルを図６，７に示す。図６
は温度のみを変化させたときの拡散層抵抗と熱処理温度
との関係を示す。図６から拡散層抵抗を低減するために
は１０５０℃以上の熱処理を行うことが必要であること
がわかる。図７は８５０℃，９５０℃，１０５０℃，１
１００℃１秒の熱処理におけるキャリア濃度の深さ方向
でのプロファイルをそれぞれ曲線ａ〜ｄで示すものであ
る。図７から、熱処理温度を１０５０℃よりも高くする
と、不純物が内方拡散してしまい、接合深さが深くなる
ことがわかった。また熱処理温度を１０５０℃として熱
処理時間を変化させたところ、５秒以上の熱処理では接
合深さが深くなることがわかった。したがって、熱処理
時間は５秒未満が好ましい。このように、高温熱処理は
高いキャリア濃度を得ると同時に、接合深さを深くしな
いような条件で行う必要がある。

【００３４】また、イオン注入および高温短時間熱処理
によって形成した高キャリア濃度層中のキャリア濃度
の、降温速度による変化状況を測定した。

【００３５】ここで、試料としてはＢＦ₂ ⁺ を２０KeV
、１×１０¹⁶cm^-2の条件でイオン注入し、１１００℃
で１０秒間熱処理したものを用いた。図８に熱処理後に
得られたキャリア濃度の降温速度依存性を示す。ここで
降温速度は１１００℃から８００℃まで降温したときの
平均で定義した。実際の降温速度は完全に一定ではない
が、平均値からのずれは大きくとも、±２５％の範囲内
にあった。図８から明らかなように、降温速度が１００
０℃／分よりも遅くなると、得られるキャリア濃度の値
が低下していることが分かる。また同図中に、同試料の
ボロン拡散層の形成深さ（ここではボロン濃度が１０¹⁸
cm^-3となる深さとした）を調べた結果を示す。降温速度
が１０００℃／分よりも遅くなると、拡散層の形成深さ
が深くなり、浅い拡散層を形成する点からも不利である
ことがわかる。なおこのような高速での昇降温は、２回
以上の熱処理を行う場合、当然、高キャリア濃度層を形
成した後のすべての熱処理において必要である。またこ
れは降温時のみならず昇温時においても必要である。

【００３６】次に、本発明の第２の実施例について説明
する。

【００３７】この方法は、ＬＤＤ構造を有するＣＭＯＳ
を示すもので、コンタクト部にもイオン注入の行われる
ＭＯＳトランジスタの製造に適用した実施例の製造工程
を示すものである。

【００３８】図９に示すようにｎ型のシリコン基板２０
にフィールド絶縁膜２１を形成し素子分離を行った後、
ｐウェル２２を形成する。

【００３９】続いて、熱酸化を行い膜厚１０nmのゲート
酸化膜２３を形成し、この上に１００nmの不純物含有多
結晶シリコン膜２４、膜厚３００nmのタングステンシリ
サイド膜２５を順次形成し、さらにその表面にＬＰＣＶ
Ｄ法によって１５０nmの酸化シリコン膜２６を形成す
る。そして、これらの積層膜をフォトリソグラフィおよ
び反応性イオンエッチングを用いてエッチングし、ゲー
ト電極のパターン形成を行う（図１０）。

【００４０】そしてｐウェル２２上をレジストパターン
２７で被覆し、ゲート電極をマスクとしてボロンイオン
をイオン注入し、ソース・ドレイン領域に低濃度のｐ型
不純物層２８を形成する（図１１。ここでイオン注入条
件は加速電圧１０KeV ，ドーズ量１×１０¹⁶cm^-2とし、
イオン注入後の熱処理は７００℃３０分とする。）次に
図１２に示すように、ｐウェル２２の無い方の側をレジ
ストパターン２９で被覆し、ゲート電極をマスクとして
Ｐイオンをイオン注入し、ソース・ドレイン領域に低濃
度のｎ型不純物層３０を形成する。イオン注入条件は加
速電圧１５KeV ，ドーズ量５×１０¹³cm^-2とし、イオン
注入後の熱処理は８００℃３０分とする。

【００４１】この後、図１３に示すように、ゲート電極
の側壁に厚さ１００nm程度の酸化シリコン膜３１からな
る側壁絶縁膜を形成する。この側壁絶縁膜はＣＶＤ法な
どにより全面に膜厚１５０nm程度の酸化シリコン膜を堆
積しこれを異方性エッチングで全面エッチングを行うこ
とにより得られる。

【００４２】この後、図１４に示すようにｐウェル２２
上をレジストパターン３２で被覆し、基板表面に露呈し
ているソース・ドレイン領域２８表面に再びボロンイオ
ンをイオン注入し、高濃度のｎ型拡散層３３を形成す
る。イオン注入条件は加速電圧３５ｋｅＶ，ドーズ量１
×１０¹⁶cm^-2とし、イオン注入後の熱処理は８００℃３
０分とする。

【００４３】次に図１５に示すように、ｐウェル２２の
無いほうの側をレジストパターン３４で被覆し、基板表
面に露呈しているソース・ドレイン領域２８表面に再び
Ｐイオンをイオン注入し、高濃度のｐ型拡散層３５を形
成する。イオン注入条件は加速電圧３５ｋｅＶ，ドーズ
量１×１０¹⁶cm^-2とし、イオン注入後の熱処理は８００
℃３０分とする。

【００４４】そしてレジストを剥離したのち、酸化性雰
囲気中８５０℃３０分の熱処理で、２０nmの酸化膜を形
成し、さらにＣＶＤ法により全面に３００nmの酸化シリ
コン膜３６を形成する。

【００４５】さらに図１６に示すように、燐添加の酸化
シリコン膜３７を膜厚６００nmとなるように堆積したの
ち、ＰＯＣｌ₃ ガスを９００℃６０分導入することによ
り、メタルなどの不純物のゲッタリングを行い、さらに
膜厚４００nmの多結晶シリコン膜３８および膜厚３００
nmのタングステン硅化物３９をパターニングしたのち、
窒素雰囲気中で９００℃３０分の熱処理を行った。

【００４６】さらに図１７に示すように燐添加の酸化シ
リコン膜４０を膜厚６００nmとなるように堆積したの
ち、ＰＯＣｌ₃ ガスを９００℃６０分導入することによ
り、メタルなどの不純物のゲッタリングを行い、さらに
窒素雰囲気中で１１００℃０秒の熱処理（１１００℃ま
で、速度１５００℃／分での昇降温）を行った。

【００４７】この後図１８に示すように酸化シリコン膜
３６，燐添加酸化シリコン膜３７，４０中にコンタクト
孔を異方性ドライエッチングによって開口した。この
後、コンタクト孔に形成された自然酸化膜を剥離したの
ち、チタン４１を４０nm，窒化チタン４を２０nm堆積
し、７００℃１分間の熱処理を行うことにより、チタン
４１と下地シリコン基板とを反応させ、チタン硅化物４
３を形成し、さらにシリコン、銅を０．５％づつ含有す
るアルミニウム膜４４を８００nm形成する。このアルミ
ニウム膜４４を電極パターンにパターニングしたのち、
４５０℃で１５分、１０％の水素を含む窒素雰囲気中で
熱処理した。

【００４８】このようにして形成したＣＭＯＳトランジ
スタについて、チャネルの拡散層抵抗とコンタクト抵抗
を測定したところ、チャネル長０．６μm 、チャネル幅
０．６μm 、コンタクト径０．６μm の素子について、
それぞれｎＭＯＳについては２０Ω，２Ω、ｐＭＯＳに
ついては２５Ω，３Ωであった。これに対し，上記した
ように、１１００℃の熱処理工程の前後において高速の
昇降温の熱処理を行わなかったものについて、チャネル
の拡散層抵抗とコンタクト抵抗を測定したところ、同一
サイズの素子について、それぞれｎＭＯＳについては３
５Ω，５Ω，ｐＭＯＳについては４０Ω，５Ωであっ
た。これらの比較から、本発明のように高温での熱処理
において高速昇降温プロセスを行うことにより、半導体
素子における拡散層抵抗値とコンタクト抵抗値を低減す
ることができることがわかる。

【００４９】なおコンタクト孔の開孔直後、各拡散層に
対してそれぞれ同じタイプの不純物をイオン注入しても
よい。この場合このイオン注入の後、最高温度での熱処
理を行い、その後は図１に示した直線よりも下の領域と
なるような条件での熱処理しか行わないようにしてもよ
い。これにより、最終的に高いキャリア濃度を有する領
域を形成することができる。

【００５０】次に本発明の第３の実施例として、ボロン
添加多結晶シリコン膜の低抵抗化に適用した例について
説明する。

【００５１】この例では図１９に示すように、前記第１
の実施例で形成したのと同様にしてＭＯＳトランジスタ
を形成したのち、ジシランとジボランの混合ガスを用い
た減圧気相成長法によって堆積温度５５０℃でボロン添
加の多結晶シリコン膜５１を全面に形成したのち、窒素
雰囲気中で９００℃６０分の熱処理を行うことにより、
メタルなどの不純物のゲッタリングを行い、さらに１２
００℃／分で１０５０℃まで昇温し１秒間保持した後１
０００℃／分で降温した。続いてシリコン、銅を０．５
％づつ含有するアルミニウム膜５２を８００nm堆積し電
極パターンにパターニングしたのち、４５０℃で１５
分、１０％の水素を含む窒素雰囲気中で熱処理した。

【００５２】このようにして形成したＭＯＳトランジス
タについて、アルミニウム電極と拡散層の間の抵抗を測
定した結果、コンタクト径０．６μm で１２Ωであっ
た。これに対し、１２００℃／分で１０５０℃まで昇温
し１秒間保持した後１０００℃／分で降温する熱処理を
行わなかった試料では２０Ωであった。

【００５３】さらに１０５０℃、１秒間の熱処理の有無
によるボロン添加多結晶シリコン膜の抵抗率に対する影
響を調べるためその抵抗率を測定した結果、堆積膜厚４
００nmの試料で、１０５０℃１秒間の熱処理を行なった
場合には１×１０^-2Ωcm、また１０５０℃１秒間の熱処
理を行わなかった場合には２×１０^-2Ωcmとなった。こ
の結果から高温熱処理を行った後は、熱処理を行わない
か、また図１に示した直線より下のエネルギー条件を満
たす範囲での熱処理しか行わないことが有効であること
がわかる。

【００５４】次に本発明の第４の実施例について説明す
る。

【００５５】ｎ型のシリコン基板上に、ボロンを加速電
圧３５ｋｅＶ，ドーズ量１×１０¹⁶cm^-2でイオン注入し
た。この後の熱工程における履歴を、図２０に示すよう
に設定した。

【００５６】このプロセスにおいては、最高温度での熱
処理は１０５０℃であり、キャリアの不活性化について
は、これ以降の熱工程をすべて考慮する必要がある。

【００５７】図２に示した熱履歴のもとで、上述した不
等式の左辺を計算すると、０．９１６０（＜１）とな
り、不等式は満たされる。これに対して１０５０℃から
８００℃までの降温速度が、−２０℃／min となると、
左辺の値は １３７ （＞１） となり不等式はまったく満たされない。

【００５８】これらのそれぞれの場合について、全熱工
程終了後のキャリアプロファイルを調べ、キャリア濃度
の最大値を求めたところ、不等式が満たされた場合は、
３×１０²⁰cm^-3であった。これに対し、不等式が満たさ
れなかった場合は、８×１０¹⁹cm^-3となり、高いキャリ
ア濃度を維持することができなかったことが確かめられ
た。

【００５９】また、前記第２の実施例で示したＬＤＤ構
造を有するＣＭＯＳにおいて、コンタクト部にもイオン
注入の行われるＭＯＳトランジスタの製造工程におい
て、図１７に示したように燐添加の酸化シリコン膜４０
を膜厚６００nmとなるように堆積したのち、ＰＯＣｌ₃
ガスを９００℃６０分導入することにより、メタルなど
の不純物のゲッタリングを行い、さらに窒素雰囲気中で
１１００℃０秒の熱処理（１１００℃まで、速度１５０
０℃／分での昇降温）を行ったが、ここでは窒素雰囲気
中で１０５０℃１秒の熱処理（１０５０℃まで、速度１
５００℃／分での昇降温）を行った。

【００６０】この後前記第２の実施例とまったく同様に
図１８に示すように酸化シリコン膜３６，燐添加酸化シ
リコン膜３７，４０中にコンタクト孔を異方性ドライエ
ッチングによって開口した。この後、コンタクト孔に形
成された自然酸化膜を剥離したのち、チタン４１を４０
nm，窒化チタン４を２０nm堆積し、７００℃１分間の熱
処理を行うことにより、チタン４１と下地シリコン基板
とを反応させ、チタン硅化物４３を形成し、さらにシリ
コン、銅を０．５％づつ含有するアルミニウム膜４４を
８００nm形成する。このアルミニウム膜４４を電極パタ
ーンにパターニングしたのち、４５０℃で１５分、１０
％の水素を含む窒素雰囲気中で熱処理した。

【００６１】このようにして形成したＣＭＯＳトランジ
スタについて、チャネルの拡散層抵抗とコンタクト抵抗
を測定したところ、チャネル長０．６μm 、チャネル幅
０．８μm 、コンタクト径０．６μm の素子について、
それぞれｎＭＯＳについては２０Ω，２Ω、ｐＭＯＳに
ついては２５Ω，３Ωであった。これに対し，上記した
ように、窒素雰囲気中で１０５０℃１秒の熱処理工程
後、５℃／min の速度で降温を行った場合には、チャネ
ルの拡散層抵抗とコンタクト抵抗を測定したところ、同
一サイズの素子について、それぞれｎＭＯＳについては
３５Ω，５Ω，ｐＭＯＳについては４０Ω，５Ωであっ
た。これらの比較から、熱処理工程が、作用でのべた不
等式を満たすか満たさないかによりキャリア濃度の違い
に影響が生じているためと考えられる。本発明のように
高温での熱処理において図１の不等式を満たす範囲にお
いて高速昇降温プロセスを行うことにより、半導体素子
における拡散層抵抗値とコンタクト抵抗値を低減するこ
とができることがわかる。

【００６２】さらにこのような降温工程における不等式
を満たすために必要な降温速度を見積もるために、いく
つかの降温過程について不等式の左辺の計算を行った。
ここで計算は降温を開始する温度を１０００℃（曲線
Ｐ）、１０５０℃（曲線Ｑ1,Ｑ2 ）、１１００℃（曲線
Ｒ）とし、降温速度をパラメータとして７００℃または
５００℃まで降温し、それ以降は１００℃／ｍｉｎで室
温まで降温することを想定して行った。

【００６３】この演算結果を図２１に示す。各条件でそ
の値が１となる降温速度をグラフからよみとると、降温
開始温度が１０００℃のとき６００℃／min,降温開始温
度が１０５０℃のとき１３５０℃／min,降温開始温度が
１１００℃のとき３３００℃／min となることがわか
る。

【００６４】すなわちこの計算により降温開始温度の違
いによって必要な降温速度はまったく異なることがわか
る。

【００６５】なお、降温速度を変化する温度を７００℃
または５００℃とした場合で不等式の左辺の値はほとん
ど変化しないことがわかる。これは高速での降温は７０
０℃まで行えば、それ以降の降温速度として１００℃／
min 程度の値が得られる限り十分であることがわかる。

【００６６】

【発明の効果】以上説明してきたように、本発明によれ
ば、イオン注入後、熱処理を経る場合にもキャリア濃度
の低下を防止し、低抵抗のコンタクトまたは拡散層を形
成することができる。

【図面の簡単な説明】

【図１】本発明の熱処理条件を示す図

【図２】本発明の第１の実施例の半導体装置の製造工程
図

【図３】本発明の第１の実施例におけるボロンプロファ
イルを示す図

【図４】本発明の第１の実施例におけるキャリアプロフ
ァイルを示す図

【図５】図４に示した測定における熱処理を逆の順序で
行った場合のキャリアプロファイルを示す図

【図６】本発明の第１の実施例における熱処理による拡
散層抵抗の変化を示す図

【図７】熱処理温度によるキャリアプロファイルの変化
を示す図

【図８】熱処理における降温速度によるキャリアプロフ
ァイルの変化を示す図

【図９】本発明の第２の実施例の半導体装置の製造工程
図

【図１０】本発明の第２の実施例の半導体装置の製造工
程図

【図１１】本発明の第２の実施例の半導体装置の製造工
程図

【図１２】本発明の第２の実施例の半導体装置の製造工
程図

【図１３】本発明の第２の実施例の半導体装置の製造工
程図

【図１４】本発明の第２の実施例の半導体装置の製造工
程図

【図１５】本発明の第２の実施例の半導体装置の製造工
程図

【図１６】本発明の第２の実施例の半導体装置の製造工
程図

【図１７】本発明の第２の実施例の半導体装置の製造工
程図

【図１８】本発明の第２の実施例の半導体装置の製造工
程図

【図１９】本発明の第３の実施例の半導体装置を示す図

【図２０】本発明の第４の実施例の半導体装置の製造工
程における基板の温度履歴を示す図

【図２１】本発明の工程における各降温開始温度での不
等式の左辺の値と降温速度の関係を示す図

【符号の説明】

１ ｎ型シリコン基板 ２ 素子分離絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ タングステンシリサイド膜 ６ 酸化シリコン膜 ７ 低濃度不純物層 ８ 酸化シリコン膜 ９ 高濃度拡散層 １０ 酸化シリコン膜 １１ アルミニウム膜 ２１ 素子分離絶縁膜 ２２ ｐウェル ２３ 多結晶シリコン膜 ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ タングステンシリサイド膜 ２６ 酸化シリコン膜 ２７ レジスト ２８ 低濃度ｐ型不純物層 ２９ レジスト ３０ 低濃度ｎ型不純物層 ３１ 酸化シリコン膜 ３２ レジスト

フロントページの続き (56)参考文献 特開 昭64−86517（ＪＰ，Ａ) 特開 平３−38858（ＪＰ，Ａ) 特開 平２−303025（ＪＰ，Ａ) 特開 平３−68134（ＪＰ，Ａ) 特開 平４−240732（ＪＰ，Ａ) 特開 平６−29316（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/324

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 III 族またはＶ族の不純物元素をピーク
   濃度が１×１０²⁰ｃｍ^-3以上となるように含有する領域
   を形成する不純物領域形成工程と、 前記領域を熱処理により活性化する第１の熱処理工程
   と、 前記第１の熱処理工程後にこの第１の熱処理工程よりも
   低温で熱処理を行う第２の熱処理工程とを含み、 前記第１の熱処理工程は、最高温度での熱処理終了後、
   最高温度から８００℃までの降温平均速度が１０００℃
   ／分以上、１００００℃／分以下となるように設定され
   た工程であり、 前記第２の熱処理工程は、横軸をリニアスケールで示し
   た熱処理温度、縦軸をログスケールで示した熱処理時間
   としたグラフにおいて、５００℃５４０分、１０００℃
   ０.１分の２点を結ぶ直線よりも短時間側の領域内で行
   う工程であることを特徴とする半導体装置の製造方法。
2. 【請求項２】 III 族またはＶ族の不純物元素をピーク
   濃度が１×１０²⁰ｃｍ^-3以上となるように含有する領域
   を形成する不純物領域形成工程と、 前記領域を熱処理により活性化する工程を含む熱処理工
   程とを含み、 前記熱処理工程における最高温度での熱処理終了後の熱
   履歴が、積分範囲を最高温度での熱処理終了時刻
   （ｔ₀）から、半導体装置の全製造工程が終了する時刻
   （ｔ_end）とし、Ｔ（ｔ）をセ氏温度で表示した時刻ｔ
   における処理温度、Ａ＝−７.４６４７８７５２℃^-1、
   Ｂ＝６．４６７８７５２としたときに、 となるように設定された工程であることを特徴とする半
   導体装置の製造方法。