TW434831B - Open drain input/output structure and manufacturing method thereof in semiconductor device - Google Patents
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Description
五、發明說明（） 本發明係關於半導體裝置及其製造方法，詳述之，係 關於，在實現開放汲極輸出入端（以下稱作1/0)時，不需 經由另外之雜質離子注入過程，便能夠很容易將提昇電阻 器（pull-up Resistor)用η通道空乏（depletion)電晶體，予以 增強（enhancement)電晶體化之半導體裝置之開放汲極1/〇 構造，及其製造方法。 一般來講，罩式ROM埋入型記憶控制單元 (Memory Control Unit)在實現I/O時，在同一配置具有開放 汲極選項與提昇選項’僅在利用作開放汲極選項之晶胞之 通道區域’選擇性在形成閘極後，進一步離子注入p型雜 質，將空乏電晶體變換成加強電晶體，藉此實現半導體裝 置之開放汲極I/O。 如此’選擇性將空乏電晶體變換成加強電晶體之理由 是’開放汲極I/O通常是使用外部高電壓進行元件控制， 因此，晶片之電源及外部高壓碰及提昇電阻型I/O之提昇 電阻器之兩端時’會發生通過提昇電阻器之電流，致無法 進行外部元件控制’因此，藉此雜質離子注入過程，將用 作提昇電阻器之空乏電晶體截止（OFF)。 亦即，空之電晶體係用作提昇電阻器，但欲利用作為 開放沒極I/O時’係在閘極圖型化後對通道區域進行雜質 注入，將其變換成加強電晶體，而截止。 第10圖係表示傳統之半導體裝置之開放汲極Ϊ/0構造 之電路圖。亦即’傳統之開放汲極I/O係成串聯方式連接 ，分別連接在内部邏輯電路1 〇a、1 〇b之兩個電晶體通道 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） i —丨7---^丨I]装----l·---訂- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
經濟部智慧財產局員工消費合作社印製 A7 —_________BT^__ 五、發明說明（2 ) 開放沒極電晶體A ’及藉形成閘極後實施之雜質離子注入 過程變成加強電晶體之η通道空乏電晶體B(為了幫助瞭解 ’方便上稱作加強電晶體）），而在此連接輪出入整20，此 輸出入墊20連接有與MOS型LSI不同之施加外部高壓用之 外部類比1C。圖尹，記號C表示以開放汲極電路短路之地 點，D表示開放汲極I/O之輸出端，E表示外部元件，Vdd 表示内部電壓。 這時，加強電晶體B應該是恒常在截止狀態，因此， 第1内部邏輯電路1 〇a之信號應維持低位準信號，僅在第2 内部邏輯電路1 Ob之信號在高位準時，經由輸出入墊20施 加外部信號時’電流通過開放汲極電晶體A，而進行外部 元件之驅動。 第11圓及第12圖係表示，連接在第1〇圖所示之開放汲 極I/O之輸出入墊20之各電晶體構造之截面圖。第丨丨圖係 表示η通道開放汲極電晶體a之構造之截面圖，第12圖係 表示’與本發明有直接關連之加強電晶體.B之構造之截面 圖。 在第11圖，η通道開放汲極電晶體a係在，備有場氧 化膜32之第1導電型（例如p型）半導體基板30上之活性區域 F形成閘極絕緣膜34 ’在其上面之一定部分形成w(鎢）發 化物36b/多晶矽36a積層構造之閘極36，在閘極36之兩侧 壁形成絕緣膜材質之間隔片3 8，並在閘極3 6兩侧之基板3 0 内部形成備有淺摻雜汲極LDD40之第2導電型（例如η型）之 源極/汲極區域42,而構成。第11圖之記號wi表示閘極36 本紙張尺度適用中國國家標準（CNS)A4規格（2ω χ挪公髮） (請先閱讀背面之注意事項再填寫本頁) 裝-----r---訂---------. 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（） 之長度。 依據第12圖’加強電晶體B之基本構造與上述n通道 電晶體相同，圖中，同一部分標示同一記號，但閘極36下 部之通道區域形成有第2導電型（例如η型）之雜質注入區域 44，在此雜質注入區域44間進一步形成有第1導電型（例如 Ρ型）之雜質注入區域46 ’而除了加上高位準之信號時以外 ’恒常具有截止特性。第12圖中，記號W2表示閘極36之 長度。 此項加強電晶體Β係在形成閘極後，在當作提昇電阻 器使用之η通道空乏電晶體之通道區域進一步注入離子而 形成，而第13圖係表示第12圖所示電晶體Β之形成閘極後 之配置構造之平面圖。亦即，將閘極36形成在第2導電型 雜質注入區域44上之位置，第1導電型雜質注入區域46則 形成在閘極36下部之第2導電型雜質注入區域44間之位置 〇 然而，若將開放汲極I/O形成為具有上述構造時，卻 會產生下列問題。 (1) 為了要實現開放沒極I/O，而將當作提昇電阻器使 用之η通道空乏電晶體如上述加強電晶體化時，必須在形 成閘極後，另行實施一次雜質離子注入過程，以形成第j 導電型雜質注入區域46’製程會複雜化，同時會有費用上 昇之問題。 (2) 系統業者以開放程式及提早進入市場為其目的， 而應用在類似電可抹除可規劃唯讀記憶體EEPRQM之非依 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） 6 (請先閱讀背面之注意事項再填窝本頁) J\l/ - nil· —--訂----- A7 B7 五、發明說明（4 ) 電性記憶體NVM(non-volatile memory)晶胞以實現EPROM 埋入塑MCU時，使用與現有罩式ROM埋入型MCU不同之 過程及其他配置方式來實現開放汲極1/0時’倒不會有問 題*但是要以與現有罩式ROM埋入型MCU所使用者同樣 之配置實現I/O時，卻會發生如下述之問題。通常，若是 EPROM埋入型MCU時，不使用罩式ROM埋入型MCU之程 式方式之閘極程式化之後AGP(after gate programming)編 號，製程進行_，閘極形成後之雜質離子注入過程本身會 不存在。因此便不能藉上述方法，選擇性實現EPROM埋 入型MCU之提昇電限器I/O與開放汲極I/O。亦即，罩式 ROM埋入型MCU可以使用上述構造之開放汲極1/〇實現所 有之提昇電阻器I/O與開放汲極I/O，但EPROM埋入型MCU 卻僅能實現提昇電阻器I/O。亦即有’無法將同一配置之 開放汲極I/O廣泛應用在所有之罩式ROM埋入型MCU與 EPROM埋入型MCU之問題。 經濟部智慧財產局員工消費合作社印製 本發明之目的在提供，經由連接在輸出入墊之加強電 晶體之閘極構造變更，不必追加其他之製程（例如雜質離 子注入製程），便可以實現，很容易應用在所有之罩式埋 入型MCU及EPROM埋入型MCU之開放汲極I/O之半導體裝 置之開放汲極I/O構造。 本發明之另一目的在提供，能夠有效製成1/0之開放 汲極構造之半導體裝置之開放汲極I/O之製造方法。 本發明之第1半導體裝置之開放汲極I/O構造之特徵在 於，在具備有開放汲極電晶體及加強電晶體之有開放&極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先間讀背面之注意事項再填寫本頁) t 43483 1 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（5 ) I/O之半導體裝置，上述加強電晶體係由：形成在備有閘 極絕緣膜之第1導電型半導體基板上之一定部分之閘極， 形成在此閘極兩側之上述基板内部之第2導電型源極/汲 極區域；以及，形成在上述閘極下部之基板通道區域一定 部分，成一體連接在此源極/汲極區域中選擇之任一區域 之第2導電型雜質注入區域，所構成》 本發明之第2半導體裝置之開放汲極I/O構造之特徵在 於’在具備有開放汲極電晶體及加強電晶體之有開放汲極 I/O之半導體裝置，上述加強電晶體係由：形成在備有閘 極絕緣膜之第1導電型半導體基板上之一定部分之閘極； 形成在此閘極兩側之上述基板内部之第2導電型源極/汲 極區域；以及*形成在上述閘極下部之基板通道區域一定 部分，與此源極/汲極區域隔離一定間隔之第2導電型之 雜質注入區域，所構成》 本發明之第1半導體裝置之開放汲極I/O製造方法之特 徵在於，在具備有開放汲極電晶體及加強電晶體之半導體 裝置之開放汲極I/O製造方法中，上述加強電晶體之製造 方法包括：在第1導電型半導體基板上之活性區域形成閘 極絕緣膜之過程；經由第2導電型之低濃度雜質離子注入 過程’在上述閘極絕緣膜下部之上述基板内部一定部分， 形成雜質注入區域之過程，在上述雜質注入區域之部分， 及鄰接此之一端部分之上述基板表面上，夾著上述閘極絕 緣膜形成閘極之過程；以及，經由第2導電型之高濃度雜 質離子注入過程，在上述閘極兩侧之上述基板内部形成源 本紙張尺度適用_國國家標準（CNS)A4規格（210 X 297公釐） --一--^---.--1 丨β裝------r---訂--------- (請先閱讀背面之注意事項再填寫本頁) A7 A7 經濟邹智慧財產局員工消費合作社印製 E7 五、發明說明（6 ) 極/汲極區域之過程。 本發明之第2半導體裝置之開放汲極1/0製造方法之特 徵在於，在具備有開放汲極電晶體及加強電晶體之半導體 裝置之開放汲極I/O製造方法中，上述加強電晶體之製造 方法包括：在第1導電型半導體基板之活性區域形成閘極 絕緣膜之過程；經由第2導電型之低濃度雜質離子注入過 程，在上述閛極絕緣膜下部之上述基板内部一定部分形成 雜質注入區域之過程；在上述雜質注入區域之部分，及其 兩側之鄰接部分之上述基板表面上，夾著上述閘極絕緣膜 形成閘極之過程；以及’經由第2導電型之高濃度雜質離 子注入過程，在上述閘極兩側之上述基板内部形成源極/ 波極區域之過程。 依據上述之本發明，在形成半導體裝置之開放汲極ί/〇 時，只要使η通道之空乏電晶體之閘極大小較現用尺寸稍 長，則可將空乏電晶體予以加強電晶體化，因此不需要形 成閘極後之實現開放汲極I/O之另行之雜質離子注入過程 。因此，能夠使用上述構造之開放汲極ϊ/〇 ,實現所有之 罩式ROM埋入型MCU，EPROM埋入型MCU之提昇電阻型 I/O，及開放汲極I/O。 茲說明本發明之實施形態如下。 本發明係在製造半導體裝置之開玫汲極I/O時，經由 閘極之構造變更，在沒有閘極形成後注入雜質離子之過程 下進行其製程，使其能將η通道空乏電晶體予以加強電晶 體化，藉此一面能夠適用在所有之罩式ROM埋入型Mcu 本紙張尺度適用t國國家標準（CNS)A4規格（210 公釐） -9 · TJΊ T — 裝 ----„----tT---------^]yr 1請先肋讀背面尤法意事71再填窵本頁) 434^1] 經濟部智慧財產局員工消費合作社印*'Λ Α7 Β7 五、發明說明（7 ) 及EPROM埋入型MCU，同時能夠因製程之單純化而收到 費用節減效果之技術，以下參照第1圖至第9圖進行說明。 首先參照第1圖至第3圖所示之附圖，說明本發明之第 1實施形態。在此，第1圖係表示最終製成之本發明之開放 汲極I/O之加強電晶體之構造之戴面圖，第2圖係表示第1 圖所示之電晶體之形成閘極後之配置構造之平面圖，第3 圖係第1圖之等效電路。在此，η通道開放汲極電晶體係製 成與傳統同樣之構造，因此擬省略與此有關之說明，以第 10圖之I部分所示與加強電晶體Β之製造有關連之技術為中 心，進行說明。 如第1圖所示，本發明之第1實施形態之加強電晶體， 係在形成有場氧化膜32之第1導電型（例如ρ型）半導體基板 30上之活性區域F形成閘極絕緣膜34，在其上之一定部分 形成Wi夕化物36b /多晶破36a積層構造（或多晶破之單層 構造）之閘極36，在此閘極36之兩侧壁形成絕緣膜材質之 間隔膜38，在閘極36兩側之基板30内部形成具有LDD40之 第2導電型（例如η型）之源極/汲極區域42，在閘極36下部 之基板通道區域形成，一體連接在源極區域，另一方面與 汲極區域隔開一定間隔之第2導電型（例如η型）之雜質注入 區域44，而構成。 此構造之電晶體係經過以下之4個階段之製程而製成 〇 第1階段係在形成有場氧化膜32之第1導電型半導體基 板30上之活性區域F形成閘極絕緣膜34後，在其上之一定 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- --^-----β--']丨71~>-褒-----„----訂--------- ' * " L' (請先間讀背面之注意事項再填寫本頁)
4 3 4S A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 ) 部分選擇性離子注入第2導電型之雜質，在閘極絕緣膜34 下部之基板30内部一定部分，形成第2導電型雜質注入區 域44。 第2階段係在雜質注入區域44之部分，與鄰接此之一 端之部分之基板30表面上，夾著上述閘極絕緣膜34形成閘 極36。在此’為了方便上以w矽化物36b/多晶矽36a之積 層構造形成閘極36，但亦可以將閘極36製成多晶矽之單層 構造。如此’使閘極36較雜質注入區域44長出一定長度， 將其製成具有較現有之w2尺寸稍長之W3尺寸之理由是， 使其僅在閘極36下部形成之通道區域之一定部分形成第2 導電型之雜質注入區域44，俾可以不必有事後開放通道用 之另外之第1導電型雜質離子注入過程，便能夠實現開放 汲極構造之故。為了易於瞭解本實施形態，第2圖表示形 成有閘極36之狀態下之整體性之配置構造之平面圖。 第3階段係以閘極36當作掩蔽，在基板30上離子注入 低濃度之第2導電型雜質，在閘極36兩侧之基板30内部形 成 LDD40。 第4階段係在閘極36兩側壁形成絕緣膜（例如氧化膜） 材質之間隔臈38，以及當作掩蔽，在基板30上離子注入高 濃度之第2導電型雜質，在基板30内形成源極/汲極區域42 ，結束全部製程。 第3圖係第1圖所示電晶體之等效電路圖。此電路圖係 僅表示與傳統技術不相同之第10圖之I部分之圖。從此圖 可以看出，上述電晶體在形成有第2導電型雜質注入區域44 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -11- f E i 11----^ I · 111L----订-________J; -Λ .· (請先閲讀背面之注意事項再填寫本頁) 43483 1 經濟部智祛財產局員工消費合作社印製 Α7 Β7 五、發明說明（9 ) 之通道區域内成為空乏電晶體B2動作，在未形成有雜質 注入區域44之通道區域（第1圖中“〇”所示部分）内成為加 強電晶體B1動作，在源極區域施加Vdd之狀態下，若加在 閘極之内部信號為低位準時，加強電晶體使會截止狀態。 其次再參照第4圖至第6圖所示之晝面，說明本發明之 第2實施形態。在此’第4圖係表示最終製成之本發明之開 放汲極I/O之加強電晶體之構造之截面圖，第5圖係表示第 4圖所示電晶體之形成閘極後之配置構造之平面圖，第6圖 係第4圖之等效電路圖。 如第4圖所示，本發明之第2實施形態之加強電晶體， 係在形成有場氧化膜32之第1導電型（例如p型）半導體基板 30上之活性區域F形成閘極絕緣膜34，在其上之一定部分 形成W矽化物36b/多晶矽36a積層構造（或多晶矽之單層 構造）之閘極36，在此閘極36之兩侧壁形成絕緣膜材質之 間隔膜38，在閛極36兩側之基板30内部形成具有LDD40之 第2導電型（例如η型）之源極/汲極區域42，閘極36下部之 基板通道區域則形成，一體連接在汲極區域，另一方面與 源極隔開一定間隔之第2導電型（例如η型）之雜質注入區域 44 ** W3係表示閘極長度。 從第5圖所示之平面圖可以看出，此加強電晶體與第1 圖之第1實施形態之加強電晶體只是形成雜質注入區域之 位置不相同。因此，製造方法之基本製程與第1實施形態 所示之過程相同，因此，為了避免重複，製造方法之說明 擬予省略。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- 11 Μ 1111,11 Ή— I ΛΊ/· · 1---r 1 _ _ 訂—— 111 — — — i. (請先間讀背面之注意事項再填寫本頁) 4 3 4. g : d A7 B7 五、發明說明（10 ) 第6圖係第4圖所示電晶體之等效電路圖。從此電路圖 可以看出*上述電晶體在未形成有第2導電型之雜質注入 區域44之通道區域（第4圖中的“〇，’表示之部分）内成為加 強電晶體B1動作，在形成有雜質注入區域44之通道區域 内則成為空乏電晶體B2動作，在源極區域施加Vdd之狀態 下’若加在閘極之内部信號為低位準時，加強電晶體成為 截止狀態。 其次再參照第7圖至第9圖所示之附圖，說明本發明之 第3實施形態。在此，第7圖係表示最終製成之本發明之開 放汲極I/O之加強電晶體之構造之截面圖，第8圖係表示第 7圖所示電晶體之形成閘極後之配置構造之平面圖，第9圖 係第7圖之等效電路圖。 如第7圖所示，本發明第3實施形態之加強電晶體係， 在形成有場氧化膜32之第1導電型（例如p型）半導體基板30 上之活性區域F形成閘絕緣膜34，在其上之一定部分形成 W矽化物36b/多晶矽36a積層構造（或多晶矽之單層構造） 之閘極36，在此閘極36之兩侧壁形成絕緣膜材質之間隔膜 38，在閘極36兩側之基板30内部形成具有LDD40之第2導 電型（例如η型）之源極/汲極區域42，在閘極36下部之基 板通道區域形成，與源極/汲極區域42分隔一定間隔之第 2導電型之雜質注入區域44,而構成，W3係表示閘極長度 〇 此構造之電晶體係經由下述4個階段之製程製成。 第1階段係在形成有場氧化膜32之第1導電型半導體基 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公芨） (請先閱讀背面之注意事項再填寫本頁) -----I I 訂-I--- 經濟部智慧財產局員工消費合作社印製 -13- A7 --------- B7_____ 五、發明說明（11 ) 板30上之活性區域F形成閘絕緣膜34後，在其上之一定部 分選擇性離子注入第2導電型之雜質，在閘極絕緣膜34下 部之基板30内部一定部位形成第2導電型雜質注入區域44 〇 第2階段係在雜質注入區域44部分及其兩側之鄰接部 分之基板30表面上，夹著閘極絕緣臈34形成閘極刊。這時 ，上述閘極36也是形成為夕化物36b/多晶梦36a之積層 構造或多晶矽之單層構造。第8圖係為了提高對本實施形 態之瞭解，表示形成有閘極36之狀態之整體元件配置構造 〇 第3階段係以閘極3 6當作掩蔽，在基板3 〇上離子注入 第2導電型雜質，在閘極36兩侧之基板30内部形成LDD40 〇 第4階段係在閘極3 6之兩侧壁形成絕緣膜材質之間隔 膜38 ’以此當作掩蔽’在基板3〇上離子注入高濃度之第2 導電型雜質，在基板30内形成源極/汲極區域42，而結束 全部製程。 第9圖係第7圖所示電晶體之等效電路圖。依據第7圖 之構造時，可以確認在雜質注入區域44形成之空乏電晶體 之通道區域之兩侧（第7圖中以“0”標示部分）構成加強之 通道區域。因此，上述構造之電晶體係如第9圖所示，在 雜質注入區域44部分是以空乏電晶體B2動作，在其兩側 部分則以加強電晶體B1，Β Γ動作，若在源極區域施加Vdd 之狀態下，加在閘極之内部信號為低位準時，可使具有加 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） (請先闓讀背面之注意事項再填寫本頁) 丨裝-----r---訂--------- 經濟部智慧財產局員工消費合作社印划^ -14- 4 3 4 8 α Α7 Β7 五、發明說明（12) 強電晶體之作用之B1，與ΒΓ電晶體截止。 如以上所詳述，依據本發明可以收到， (1) 實現開放汲極I/O時，僅將η通道空乏電晶體之閘 極長度較現有者稍為加長，便能夠將空乏電晶體予以加強 電晶體化’因此不必要有形成閘極後之雜質離子注入製程 ，可將製程單純化，節省費用，
(2) 因此，以相同之配置構造，也能實現所有之罩式 ROM埋入型MCU ’ EPROM埋入型MCU之提昇電阻型I/O ，及開放汲極I/O，因此在製造各MCU時有互換性，等之 效果。 圖式之簡單說明 第1圖係說明本發明第1實施形態之圖，係表示開放汲 極I/O之加強電晶體構造之截面圖； 第2圖係表不第1圖所不.電晶體之形成閘極後之配置構 造之平面圖； 第3圖係第1圖之等效電路圖； 第4圖係說明本發明第2實施形態之圖，係表示開放汲 極I/O之加強電晶體構造之截面圖； 第5圖係表示第4圖所示電晶體之形成閘極後之配置構 造之平面圖； 第6圖係第4圖之等效電路圖； 第7圖係說明本發明第3實施形態之圖，係表示開放汲 極I/O之加強電晶體構造之截面圖； 第8圖係表示第7圖所示電晶體之形成閘極後之配置構 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） {請先間讀背面之注意事項再填寫本頁) ί 裝-----Γ---訂----- 經濟部智慧財產局員工消費合作社印製 -15- 434181 A7 B7 五、發明說明（3) 造之平面圖； 第9圖係第7圖之等效電路圖； 第1 〇圖係表示以往之半導體裝置之開放汲極I/O構造 之電路圖； 第11圖係表示第10圖之開放汲極電晶體構造之戴面圖 j 第12圖係表示第10圖之加強電晶體構造之截面圖； 第13囷係表示第12圖所示電晶體之形成閘極後之配置 構造之平面圖。 元件標號對照 30…半導體基板 42…源極/汲極區域 34…閘絕緣膜 44···第2導電型雜質注入區域 36...閘極 (請先閱請背面之注意事項再填寫本頁)
4 n n n i n n n I n tip n I 經濟部智慧时產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS>A4規格（210 x 297公釐）
Claims (1)
- ci 89.10.-6 修玉 年月曰* 究f六、申請寻利範圍 1·—種半導體裝置之開放汲極輸出入端構造，其特徵在 於’在具備有開放汲極電晶體及加強電晶體之有開放 汲極輸出入端之半導體裝置， 上述加強電晶體係由： 形成在備有閘極絕緣膜之第1導電型半導體基板上 之一定部分之閘極； 形成在此閘極兩側之上述基板内部之第2導電型源 極/汲極區域；以及， 形成在上述閘極下部之基板通道區域一定部分， 成一體連接在從此源極/汲極區域中選擇之任一區域 之第2導電型雜質注入區域，所構成。 2，如申請專利範圍第1項之半導體裝置之開放汲極輸出入 端構造，其特徵在於，上述閘極具有多晶矽單層構造 ，或W矽化物/多晶矽之積層構造。 3. 一種半導體裝置之開放汲極輪出入端構造，.其特徵在 於’在具備有開放汲極電晶體及加強電晶體之有開放 汲極輸出入端之半導體裝置， 經濟部智慧財產局員工消費合作社印製 上述加強電晶體係由： 形成在備有閘極絕緣膜之第1導電型半導體基板上 之一定部分之閘極； 形成在此閘極兩側之上述基板内部之第2導電型源 極/汲極區域；以及， 形成在上述閘極下部之基板通道區域一定部分， 與此源極/汲極區域隔離一定間隔之第2導電型之雜質 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A8 B8 C8 D8 六、申請專利範圍 注入區域，所構成。 4. 如申請專利範圍第3項之半導體裝置之開放汲極輸出入 端構造，其特徵在於，上述閘極具有多晶矽單層構造 ’或W矽化物/多晶矽之積層構造。 5. —種半導體裝置之開放汲極輸出入端製造方法，其特 徵在於’在具備有開放汲極電晶體與加強電晶體之半 導體裝置之開放沒極輪出入端製造方法， 上述加強電晶體之製造方法包括： 在第1導電型半導體基板上之活性區域形成閘極絕 緣膜之過程； 經由第2導電型之低濃度雜質離子注入過程，在上 述閘極絕緣膜下部之上述基板内部一定部分，形成雜 質注入區域之過程； 在上述雜質注入區域之部分，及鄰接此之一端部 分之上述基板表面上，夾著上述閘極絕緣膜形成閘極 之過程；以及 經濟部智慧財產局員工消費合作社印製 經由第2導電型之高濃度雜質離子注入過程，在上 述閘極兩側之上述基板内部形成源極/汲極區域之過 程。 6. 如申請專利範圍第5項之半導體裝置之開放汲極輸出入 端製造方法，其特徵在於，上述閘極係以多晶矽之單 層構造，或W矽化物/多晶矽之積層構造形成。 7_ —種半導體裝置之開放汲極輸出入端製造方法，其特 徵在於，在具備有開放汲極電晶體及加強電晶體之半 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）申請專利範圍 導體裝置之開放汲極輸出入端製造方法’ 上述加強電晶體之製造方法包括： 在第1導電犁半導體基板上之活性區域形成閘極絕 緣膜之過程； 經由第2導電型之低濃度雜質離子注入過程，在上 述閘極絕緣膜下部之上述基板内部一定部分形成雜質 注入區域之過程； 在上述雜質注入區域之部分，及其兩側之鄰接部 分之上述基板表面上，夾著上述閘極絕緣膜形成閘極 之過程；以及， 經由第2導電型之高濃度雜質離子注入過程，在上 述閘極兩侧之上述基板内部形成源極/没極區域之過 程。 8·如申請專利範圍第7項之半導體裝置之開放汲極輸出入 端製造方法，其特徵在於，上述閘極係以多晶矽之單 層構造，或W矽化物/多晶矽之積層構造所形成。 (請先閱讀背面之注意事項再晚寫本頁) -I-SJ,. 線： 經濟部智慧財產局員工消費合作杜印製 本紙張义度適用中固國家標準（CNS>A4規格（210 X 297¾^
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