JPH07263689A - ダブルゲートトランジスタ - Google Patents
ダブルゲートトランジスタInfo
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- JPH07263689A JPH07263689A JP7820794A JP7820794A JPH07263689A JP H07263689 A JPH07263689 A JP H07263689A JP 7820794 A JP7820794 A JP 7820794A JP 7820794 A JP7820794 A JP 7820794A JP H07263689 A JPH07263689 A JP H07263689A
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Abstract
(57)【要約】
【目的】 オン抵抗を低減し、電流能力の向上を可能と
したダブルゲートトランジスタを提供する。 【構成】 直列に接続された第１，第２のトランジスタ
１８，２０からなるダブルゲートトランジスタにおい
て、第１，第２のトランジスタ１８，２０間の共通拡散
層１５を、ドレイン・ソース側端部の電界緩和層１５ｂ
と、この電界緩和層１５ｂよりも濃度の高い高濃度拡散
層１５ａとによって構成し、共通拡散層１５の拡散抵抗
を低くすることによってオン抵抗を低減する。
したダブルゲートトランジスタを提供する。 【構成】 直列に接続された第１，第２のトランジスタ
１８，２０からなるダブルゲートトランジスタにおい
て、第１，第２のトランジスタ１８，２０間の共通拡散
層１５を、ドレイン・ソース側端部の電界緩和層１５ｂ
と、この電界緩和層１５ｂよりも濃度の高い高濃度拡散
層１５ａとによって構成し、共通拡散層１５の拡散抵抗
を低くすることによってオン抵抗を低減する。
Description
【０００１】
【産業上の利用分野】本発明は、２つのトランジスタを
直列接続した構造のいわゆるダブルゲートトランジスタ
に関し、特にオープンドレイン仕様の高耐圧トランジス
タとして用いて好適なダブルゲートトランジスタに関す
る。
直列接続した構造のいわゆるダブルゲートトランジスタ
に関し、特にオープンドレイン仕様の高耐圧トランジス
タとして用いて好適なダブルゲートトランジスタに関す
る。
【０００２】
【従来の技術】従来のオープンドレイン仕様の高耐圧ト
ランジスタは、図４に示すように、ドレイン領域４１に
例えば１５Ｖの高圧系が印加され、ゲート電極４２に０
／５Ｖの制御電圧が印加されることによって用いられ
る。このオープンドレイン仕様の高耐圧トランジスタで
は、ゲート電極４２に０Ｖが印加されたとき、ゲート電
極４２の端部とドレイン領域４１との間に最大１５Ｖの
高圧がかかることになるため、ゲート酸化膜４３の膜厚
を例えば４×１０-6ｃｍ程度と厚膜化する必要がある。
ランジスタは、図４に示すように、ドレイン領域４１に
例えば１５Ｖの高圧系が印加され、ゲート電極４２に０
／５Ｖの制御電圧が印加されることによって用いられ
る。このオープンドレイン仕様の高耐圧トランジスタで
は、ゲート電極４２に０Ｖが印加されたとき、ゲート電
極４２の端部とドレイン領域４１との間に最大１５Ｖの
高圧がかかることになるため、ゲート酸化膜４３の膜厚
を例えば４×１０-6ｃｍ程度と厚膜化する必要がある。
【０００３】一方、このような高耐圧トランジスタは、
通常、５Ｖ系／３Ｖ系のロジック回路用トランジスタと
同じチップ内に作り込まれて用いられる。ところが、ロ
ジック回路用トランジスタのゲート酸化膜は例えば２×
１０-6ｃｍ程度の薄膜であるため、このロジック回路用
トランジスタと同一チップ上に高耐圧トランジスタを形
成するとなると、異なる膜厚のゲート酸化膜を形成する
必要があることから、工程数が増えてコスト高になると
ともに、ＴＡＴ(Turn around Time)短縮化の妨げになる
という問題があった。
通常、５Ｖ系／３Ｖ系のロジック回路用トランジスタと
同じチップ内に作り込まれて用いられる。ところが、ロ
ジック回路用トランジスタのゲート酸化膜は例えば２×
１０-6ｃｍ程度の薄膜であるため、このロジック回路用
トランジスタと同一チップ上に高耐圧トランジスタを形
成するとなると、異なる膜厚のゲート酸化膜を形成する
必要があることから、工程数が増えてコスト高になると
ともに、ＴＡＴ(Turn around Time)短縮化の妨げになる
という問題があった。
【０００４】
【発明が解決しようとする課題】この問題を解決するた
めに考案された他の従来例として、２つのトランジスタ
を直列接続した構造のダブルゲートトランジスタが知ら
れている。このダブルゲートトランジスタの断面構造を
図５に、その等価回路を図６にそれぞれ示す。図５にお
いて、第１のトランジスタ５１は、ｎ+ 型拡散層からな
るドレイン領域５２と、このドレイン領域５２の端部に
形成されたｎ--型拡散層からなる電界緩和層５３と、ｎ
- 型拡散層からなる共通拡散層５４と、電界緩和層５３
と共通拡散層５４との間のチャネル領域上に配されたゲ
ート電極５５とによって構成されている。
めに考案された他の従来例として、２つのトランジスタ
を直列接続した構造のダブルゲートトランジスタが知ら
れている。このダブルゲートトランジスタの断面構造を
図５に、その等価回路を図６にそれぞれ示す。図５にお
いて、第１のトランジスタ５１は、ｎ+ 型拡散層からな
るドレイン領域５２と、このドレイン領域５２の端部に
形成されたｎ--型拡散層からなる電界緩和層５３と、ｎ
- 型拡散層からなる共通拡散層５４と、電界緩和層５３
と共通拡散層５４との間のチャネル領域上に配されたゲ
ート電極５５とによって構成されている。
【０００５】第２のトランジスタ５６は、第１のトラン
ジスタ５１と共通の拡散層５４と、ｎ+ 型拡散層からな
るソース領域５７と、このソース領域５７の端部に形成
されたｎ- 型拡散層からなる電界緩和層５８と、共通拡
散層５４と電界緩和層５７との間のチャネル領域上に配
されたゲート電極５９とによって構成されている。この
ダブルゲートトランジスタにおいて、第１のトランジス
タ５１のドレイン領域５２に例えば１５Ｖ、そのゲート
電極５５に例えば５Ｖ（ＶDD）がそれぞれ印加され、第
２のトランジスタ５６のゲート電極５９に０／５Ｖ（Ｖ
G ）が印加される。
ジスタ５１と共通の拡散層５４と、ｎ+ 型拡散層からな
るソース領域５７と、このソース領域５７の端部に形成
されたｎ- 型拡散層からなる電界緩和層５８と、共通拡
散層５４と電界緩和層５７との間のチャネル領域上に配
されたゲート電極５９とによって構成されている。この
ダブルゲートトランジスタにおいて、第１のトランジス
タ５１のドレイン領域５２に例えば１５Ｖ、そのゲート
電極５５に例えば５Ｖ（ＶDD）がそれぞれ印加され、第
２のトランジスタ５６のゲート電極５９に０／５Ｖ（Ｖ
G ）が印加される。
【０００６】これにより、１段目のゲート電極５５の端
部と電界緩和層５３との間の電位差が１０Ｖとなり、先
の従来例の場合に比べてゲート酸化膜６０にかかる負担
を軽減できるため、ゲート酸化膜６０を薄膜化できる。
したがって、オープンドレイン仕様の高耐圧トランジス
タとしてのダブルゲートトランジスタを、ロジック回路
用トランジスタと同一チップ上に形成する場合に、両ト
ランジスタ間でゲート酸化膜を共用化できるため、工程
数が増えることがないとともに、ＴＡＴの短縮化の妨げ
になることもない。
部と電界緩和層５３との間の電位差が１０Ｖとなり、先
の従来例の場合に比べてゲート酸化膜６０にかかる負担
を軽減できるため、ゲート酸化膜６０を薄膜化できる。
したがって、オープンドレイン仕様の高耐圧トランジス
タとしてのダブルゲートトランジスタを、ロジック回路
用トランジスタと同一チップ上に形成する場合に、両ト
ランジスタ間でゲート酸化膜を共用化できるため、工程
数が増えることがないとともに、ＴＡＴの短縮化の妨げ
になることもない。
【０００７】しかしながら、上記構成の従来のダブルゲ
ートトランジスタでは、ロジック回路用トランジスタと
ゲート酸化膜を共用化して形成できるという特徴を有す
る反面、２つのトランジスタを直列に配しているので、
オン抵抗が大きく、期待する程の電流能力が得られない
という問題があった。本発明は、上記課題に鑑みてなさ
れたものであり、その目的とするところは、オン抵抗を
低減し、電流能力の向上を可能としたダブルゲートトラ
ンジスタを提供することにある。
ートトランジスタでは、ロジック回路用トランジスタと
ゲート酸化膜を共用化して形成できるという特徴を有す
る反面、２つのトランジスタを直列に配しているので、
オン抵抗が大きく、期待する程の電流能力が得られない
という問題があった。本発明は、上記課題に鑑みてなさ
れたものであり、その目的とするところは、オン抵抗を
低減し、電流能力の向上を可能としたダブルゲートトラ
ンジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明によるダブルゲー
トトランジスタは、端部に電界緩和層を有するドレイン
領域と、端部に電界緩和層を有するソース領域と、ドレ
イン領域とソース領域との間に形成された共通拡散層
と、ドレイン領域の電界緩和層と共通拡散層との間のチ
ャネル領域上に配された第１のゲート電極と、ソース領
域の電界緩和層と共通拡散層との間のチャネル領域上に
配された第２のゲート電極とからなり、共通拡散層が、
ドレイン・ソース側端部に形成された電界緩和層とこの
電界緩和層よりも高濃度の拡散層とから構成されてい
る。
トトランジスタは、端部に電界緩和層を有するドレイン
領域と、端部に電界緩和層を有するソース領域と、ドレ
イン領域とソース領域との間に形成された共通拡散層
と、ドレイン領域の電界緩和層と共通拡散層との間のチ
ャネル領域上に配された第１のゲート電極と、ソース領
域の電界緩和層と共通拡散層との間のチャネル領域上に
配された第２のゲート電極とからなり、共通拡散層が、
ドレイン・ソース側端部に形成された電界緩和層とこの
電界緩和層よりも高濃度の拡散層とから構成されてい
る。
【０００９】本発明による他のダブルゲートトランジス
タは、端部に電界緩和層を有するドレイン領域と、端部
に電界緩和層を有するソース領域と、ドレイン領域とソ
ース領域との間に形成された共通拡散層と、ドレイン領
域の電界緩和層と共通拡散層との間のチャネル領域上に
配された第１のゲート電極と、ソース領域の電界緩和層
と共通拡散層との間のチャネル領域上に配された第２の
ゲート電極とからなり、ドレイン領域、共通拡散層およ
び第１のゲート電極からなるトランジスタがデプレッシ
ョン型トランジスタ構成となっている。
タは、端部に電界緩和層を有するドレイン領域と、端部
に電界緩和層を有するソース領域と、ドレイン領域とソ
ース領域との間に形成された共通拡散層と、ドレイン領
域の電界緩和層と共通拡散層との間のチャネル領域上に
配された第１のゲート電極と、ソース領域の電界緩和層
と共通拡散層との間のチャネル領域上に配された第２の
ゲート電極とからなり、ドレイン領域、共通拡散層およ
び第１のゲート電極からなるトランジスタがデプレッシ
ョン型トランジスタ構成となっている。
【００１０】
【作用】本発明によるダブルゲートトランジスタにおい
て、ドレイン領域、共通拡散層および第１のゲート電極
によって第１のトランジスタが構成され、ソース領域、
共通拡散層および第２のゲート電極によって第２のトラ
ンジスタが構成されており、共通拡散層のドレイン・ソ
ース側端部が電界緩和層として作用する。そして、共通
拡散層の中央部の濃度がその端部の濃度よりも高いこと
から拡散抵抗が低く、よって直列接続された第１，第２
のトランジスタのオン抵抗が低くなる。
て、ドレイン領域、共通拡散層および第１のゲート電極
によって第１のトランジスタが構成され、ソース領域、
共通拡散層および第２のゲート電極によって第２のトラ
ンジスタが構成されており、共通拡散層のドレイン・ソ
ース側端部が電界緩和層として作用する。そして、共通
拡散層の中央部の濃度がその端部の濃度よりも高いこと
から拡散抵抗が低く、よって直列接続された第１，第２
のトランジスタのオン抵抗が低くなる。
【００１１】本発明による他のダブルゲートトランジス
タにおいて、ドレイン領域、共通拡散層および第１のゲ
ート電極によって第１のトランジスタが構成され、ソー
ス領域、共通拡散層および第２のゲート電極によって第
２のトランジスタが構成されている。そして、この共通
拡散層の濃度が低くても、第１のトランジスタがデプレ
ッション型トランジスタであることから、常時チャネル
電流が流れる。したがって、チャネル抵抗を下げること
ができるため、直列接続された第１，第２のトランジス
タのオン抵抗が低くなる。
タにおいて、ドレイン領域、共通拡散層および第１のゲ
ート電極によって第１のトランジスタが構成され、ソー
ス領域、共通拡散層および第２のゲート電極によって第
２のトランジスタが構成されている。そして、この共通
拡散層の濃度が低くても、第１のトランジスタがデプレ
ッション型トランジスタであることから、常時チャネル
電流が流れる。したがって、チャネル抵抗を下げること
ができるため、直列接続された第１，第２のトランジス
タのオン抵抗が低くなる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明によるダブルゲートトラン
ジスタの第１の実施例を示す断面図である。図１におい
て、ｎ+ 型拡散層によってドレイン領域１１が形成さ
れ、このドレイン領域１１の端部にはｎ--型拡散層から
なる電界緩和層１２が形成されている。同様に、ｎ+ 型
拡散層によってソース領域１３が形成され、このソース
領域１３の端部にはｎ- 型拡散層からなる電界緩和層１
４が形成されている。
に説明する。図１は、本発明によるダブルゲートトラン
ジスタの第１の実施例を示す断面図である。図１におい
て、ｎ+ 型拡散層によってドレイン領域１１が形成さ
れ、このドレイン領域１１の端部にはｎ--型拡散層から
なる電界緩和層１２が形成されている。同様に、ｎ+ 型
拡散層によってソース領域１３が形成され、このソース
領域１３の端部にはｎ- 型拡散層からなる電界緩和層１
４が形成されている。
【００１３】ドレイン領域１１とソース領域１３との間
には、共通拡散層１５が形成されている。この共通拡散
層１５は、中央部分のｎ+ 型拡散層からなる高濃度拡散
層１５ａと、ドレイン・ソース側端部に形成されたｎ-
型拡散層からなる電界緩和層１５ｂとから構成されてい
る。
には、共通拡散層１５が形成されている。この共通拡散
層１５は、中央部分のｎ+ 型拡散層からなる高濃度拡散
層１５ａと、ドレイン・ソース側端部に形成されたｎ-
型拡散層からなる電界緩和層１５ｂとから構成されてい
る。
【００１４】ドレイン領域１１の電界緩和層１２と共通
拡散層１５の電界緩和層１５ｂとの間のチャネル領域上
には、ゲート酸化膜１６を介して第１のゲート電極１７
が配されている。これにより、第１のトランジスタ１８
が構成されている。一方、ソース領域１３の電界緩和層
１４と共通拡散層１５の電界緩和層１５ｂとの間のチャ
ネル領域上には、ゲート酸化膜１６を介して第２のゲー
ト電極１９が配されている。これにより、第２のトラン
ジスタ２０が構成されている。
拡散層１５の電界緩和層１５ｂとの間のチャネル領域上
には、ゲート酸化膜１６を介して第１のゲート電極１７
が配されている。これにより、第１のトランジスタ１８
が構成されている。一方、ソース領域１３の電界緩和層
１４と共通拡散層１５の電界緩和層１５ｂとの間のチャ
ネル領域上には、ゲート酸化膜１６を介して第２のゲー
ト電極１９が配されている。これにより、第２のトラン
ジスタ２０が構成されている。
【００１５】上記構成のダブルゲートトランジスタにお
いて、第１のトランジスタ１８のドレイン領域１１に例
えば１５Ｖ（ＶD ）、そのゲート電極１７に例えば５Ｖ
（ＶDD）がそれぞれ印加され、第２のトランジスタ２０
のゲート電極１９に０／５Ｖ（ＶG ）が印加される。こ
れにより、１段目のゲート電極１７の端部とドレイン領
域１１の電界緩和層１２との間の電位差が最大１０Ｖと
なる。実際には、電界緩和層１２の作用によって１０Ｖ
よりも低い電位差が生ずることになる。
いて、第１のトランジスタ１８のドレイン領域１１に例
えば１５Ｖ（ＶD ）、そのゲート電極１７に例えば５Ｖ
（ＶDD）がそれぞれ印加され、第２のトランジスタ２０
のゲート電極１９に０／５Ｖ（ＶG ）が印加される。こ
れにより、１段目のゲート電極１７の端部とドレイン領
域１１の電界緩和層１２との間の電位差が最大１０Ｖと
なる。実際には、電界緩和層１２の作用によって１０Ｖ
よりも低い電位差が生ずることになる。
【００１６】このように、１段目のゲート電極１７の端
部と電界緩和層１２との間の電位差を低くできること
で、ゲート酸化膜１６にかかる負担を軽減できるため、
ゲート酸化膜１６を薄膜化できる。したがって、本発明
によるダブルゲートトランジスタを、５Ｖ系／３Ｖ系の
ロジック回路用トランジスタと同一チップ上に形成する
場合に、ゲート酸化膜をロジック回路用トランジスタと
共用化できる。
部と電界緩和層１２との間の電位差を低くできること
で、ゲート酸化膜１６にかかる負担を軽減できるため、
ゲート酸化膜１６を薄膜化できる。したがって、本発明
によるダブルゲートトランジスタを、５Ｖ系／３Ｖ系の
ロジック回路用トランジスタと同一チップ上に形成する
場合に、ゲート酸化膜をロジック回路用トランジスタと
共用化できる。
【００１７】また、共通拡散層１５の中央部分の濃度
を、その端部の電界緩和層１５ｂの濃度よりも高く設定
し、高濃度拡散層１５ａを形成したことにより、共通拡
散層１５の拡散抵抗が低くなるため、本ダブルゲートト
ランジスタのオン抵抗を低減できる。なお、本実施例で
は、高濃度拡散層１５ａの濃度を、ドレイン領域１１お
よびソース領域１３と同じ濃度にするとしたが、これに
限定されるものではなく、少なくとも端部の電界緩和層
１５ｂの濃度よりも高ければ良く、本来の高耐圧の性能
を損なわない範囲内でその濃度が高ければ高い程拡散抵
抗を低くできることになる。
を、その端部の電界緩和層１５ｂの濃度よりも高く設定
し、高濃度拡散層１５ａを形成したことにより、共通拡
散層１５の拡散抵抗が低くなるため、本ダブルゲートト
ランジスタのオン抵抗を低減できる。なお、本実施例で
は、高濃度拡散層１５ａの濃度を、ドレイン領域１１お
よびソース領域１３と同じ濃度にするとしたが、これに
限定されるものではなく、少なくとも端部の電界緩和層
１５ｂの濃度よりも高ければ良く、本来の高耐圧の性能
を損なわない範囲内でその濃度が高ければ高い程拡散抵
抗を低くできることになる。
【００１８】ただし、共通拡散層１５の中央部１５ａの
濃度を、ドレイン領域１１およびソース領域１３と同じ
濃度に設定すれば、ドレイン領域１１およびソース領域
１３に不純物イオンを打ち込む際に、同一工程で不純物
イオンを打ち込めることになるので、マスクパターンを
変更するだけで実現できるという利点がある。また、同
一工程で打ち込むことで、図１から明らかなように、高
濃度拡散層１５ａを電界緩和層１５ｂよりも深く形成で
きるので、拡散抵抗をより低くでき、しかも本来の高耐
圧の性能を損なうこともない。
濃度を、ドレイン領域１１およびソース領域１３と同じ
濃度に設定すれば、ドレイン領域１１およびソース領域
１３に不純物イオンを打ち込む際に、同一工程で不純物
イオンを打ち込めることになるので、マスクパターンを
変更するだけで実現できるという利点がある。また、同
一工程で打ち込むことで、図１から明らかなように、高
濃度拡散層１５ａを電界緩和層１５ｂよりも深く形成で
きるので、拡散抵抗をより低くでき、しかも本来の高耐
圧の性能を損なうこともない。
【００１９】上述したように、直列接続された２つのト
ランジスタ１８，２０間に、高濃度拡散層１５ａを形成
したことにより、共通拡散層１５の拡散抵抗を低減でき
ることから、ダブルゲートトランジスタのオン抵抗を低
減できるので、高い電流能力を得ることができる。
ランジスタ１８，２０間に、高濃度拡散層１５ａを形成
したことにより、共通拡散層１５の拡散抵抗を低減でき
ることから、ダブルゲートトランジスタのオン抵抗を低
減できるので、高い電流能力を得ることができる。
【００２０】図２は、本発明によるダブルゲートトラン
ジスタの第２の実施例を示す断面図である。図２におい
て、ｎ+ 型拡散層によってドレイン領域２１が形成さ
れ、このドレイン領域２１の端部にはｎ--型拡散層から
なる電界緩和層２２が形成されいる。同様に、ｎ+ 型拡
散層によってソース領域２３が形成され、このソース領
域２３の端部にはｎ- 型拡散層からなる電界緩和層２４
が形成されている。ドレイン領域２１とソース領域２３
との間には、共通拡散層２５が形成されている。この共
通拡散層２５は、より深く形成されたｎ+ 型拡散層から
なる高濃度拡散層２５ａと、その上端部に形成されたｎ
- 型拡散層からなる電界緩和層２５ｂとから構成されて
いる。
ジスタの第２の実施例を示す断面図である。図２におい
て、ｎ+ 型拡散層によってドレイン領域２１が形成さ
れ、このドレイン領域２１の端部にはｎ--型拡散層から
なる電界緩和層２２が形成されいる。同様に、ｎ+ 型拡
散層によってソース領域２３が形成され、このソース領
域２３の端部にはｎ- 型拡散層からなる電界緩和層２４
が形成されている。ドレイン領域２１とソース領域２３
との間には、共通拡散層２５が形成されている。この共
通拡散層２５は、より深く形成されたｎ+ 型拡散層から
なる高濃度拡散層２５ａと、その上端部に形成されたｎ
- 型拡散層からなる電界緩和層２５ｂとから構成されて
いる。
【００２１】ドレイン領域２１の電界緩和層２２と共通
拡散層２５の電界緩和層１５ｂとの間のチャネル領域上
には、ゲート酸化膜２６を介して第１のゲート電極２７
が配されている。これにより、第１のトランジスタ２８
が構成されている。一方、ソース領域２３の電界緩和層
２４と共通拡散層２５の電界緩和層２５ｂとの間のチャ
ネル領域上には、ゲート酸化膜２６を介して第２のゲー
ト電極２９が配されている。これにより、第２のトラン
ジスタ３０が構成されている。
拡散層２５の電界緩和層１５ｂとの間のチャネル領域上
には、ゲート酸化膜２６を介して第１のゲート電極２７
が配されている。これにより、第１のトランジスタ２８
が構成されている。一方、ソース領域２３の電界緩和層
２４と共通拡散層２５の電界緩和層２５ｂとの間のチャ
ネル領域上には、ゲート酸化膜２６を介して第２のゲー
ト電極２９が配されている。これにより、第２のトラン
ジスタ３０が構成されている。
【００２２】上記構成のダブルゲートトランジスタにお
いて、高濃度拡散層２５ａが第１の実施例の場合よりも
深く形成されている点が、本実施例の特徴とするところ
である。この高濃度拡散層２５ａは、第１の実施例で説
明したように、ドレイン領域２１およびソース領域２３
の各ｎ+ 型拡散層と同一工程で不純物イオンを打ち込む
ことによって形成される。
いて、高濃度拡散層２５ａが第１の実施例の場合よりも
深く形成されている点が、本実施例の特徴とするところ
である。この高濃度拡散層２５ａは、第１の実施例で説
明したように、ドレイン領域２１およびソース領域２３
の各ｎ+ 型拡散層と同一工程で不純物イオンを打ち込む
ことによって形成される。
【００２３】このイオン注入の際に、例えば４５度の斜
めイオン注入を用いて、不純物イオンを高エネルギーに
て打ち込むことにより、高濃度拡散層２５ａをより深く
形成できる。このように、斜めイオン注入を用いること
により、不純物イオンを高エネルギーにて打ち込む際
に、ゲート電極２７，２９の突き抜けを防止しつつイオ
ン注入できるので効果的である。
めイオン注入を用いて、不純物イオンを高エネルギーに
て打ち込むことにより、高濃度拡散層２５ａをより深く
形成できる。このように、斜めイオン注入を用いること
により、不純物イオンを高エネルギーにて打ち込む際
に、ゲート電極２７，２９の突き抜けを防止しつつイオ
ン注入できるので効果的である。
【００２４】ただし、斜めイオン注入の場合、ゲート電
極２７，２９の下にも不純物イオンが打ち込まれること
になるので、実効チャネル長が短くなる。したがって、
斜めイオン注入による実効チャネル長の短縮分を考慮し
て、あらかじめチャネル長を長く設定しておく必要があ
る。なお、斜めイオン注入における傾斜角は、４５度に
限定されるものではなく、高濃度拡散層２５ａの深さ、
ドーズ量、打ち込むエネルギーの強さなどに応じて任意
の角度をとり得る。
極２７，２９の下にも不純物イオンが打ち込まれること
になるので、実効チャネル長が短くなる。したがって、
斜めイオン注入による実効チャネル長の短縮分を考慮し
て、あらかじめチャネル長を長く設定しておく必要があ
る。なお、斜めイオン注入における傾斜角は、４５度に
限定されるものではなく、高濃度拡散層２５ａの深さ、
ドーズ量、打ち込むエネルギーの強さなどに応じて任意
の角度をとり得る。
【００２５】上述したように、２つのトランジスタ２
８，３０間に高濃度拡散層２５ａを形成したことに加
え、高濃度拡散層２５ａをより深く形成したことによ
り、第１の実施例の場合よりもさらに共通拡散層２５の
拡散抵抗を低減できる。したがって、ダブルゲートトラ
ンジスタのオン抵抗を低減できるので、より高い電流能
力を得ることができる。
８，３０間に高濃度拡散層２５ａを形成したことに加
え、高濃度拡散層２５ａをより深く形成したことによ
り、第１の実施例の場合よりもさらに共通拡散層２５の
拡散抵抗を低減できる。したがって、ダブルゲートトラ
ンジスタのオン抵抗を低減できるので、より高い電流能
力を得ることができる。
【００２６】図３は、本発明によるダブルゲートトラン
ジスタの第３の実施例を示す断面図である。図３におい
て、ｎ+ 型拡散層によってドレイン領域３１が形成さ
れ、このドレイン領域３１の端部にはｎ--型拡散層から
なる電界緩和層３２が形成されいる。同様に、ｎ+ 型拡
散層によってソース領域３３が形成され、このソース領
域３３の端部にはｎ- 型拡散層からなる電界緩和層３４
が形成されている。ドレイン領域３１とソース領域３３
との間には、ｎ- 型拡散層からなる共通拡散層３５が形
成されている。
ジスタの第３の実施例を示す断面図である。図３におい
て、ｎ+ 型拡散層によってドレイン領域３１が形成さ
れ、このドレイン領域３１の端部にはｎ--型拡散層から
なる電界緩和層３２が形成されいる。同様に、ｎ+ 型拡
散層によってソース領域３３が形成され、このソース領
域３３の端部にはｎ- 型拡散層からなる電界緩和層３４
が形成されている。ドレイン領域３１とソース領域３３
との間には、ｎ- 型拡散層からなる共通拡散層３５が形
成されている。
【００２７】ドレイン領域３１の電界緩和層３２と共通
拡散層３５との間のチャネル領域上には、ゲート酸化膜
３６を介して第１のゲート電極３７が配されている。こ
れにより、第１のトランジスタ３８が構成されている。
一方、ソース領域３３の電界緩和層３４と共通拡散層３
５との間のチャネル領域上には、ゲート酸化膜３６を介
して第２のゲート電極３９が配されている。これによ
り、第２のトランジスタ４０が構成されている。
拡散層３５との間のチャネル領域上には、ゲート酸化膜
３６を介して第１のゲート電極３７が配されている。こ
れにより、第１のトランジスタ３８が構成されている。
一方、ソース領域３３の電界緩和層３４と共通拡散層３
５との間のチャネル領域上には、ゲート酸化膜３６を介
して第２のゲート電極３９が配されている。これによ
り、第２のトランジスタ４０が構成されている。
【００２８】上記構成のダブルゲートトランジスタにお
いて、第１のトランジスタ３８をデプレッション型トラ
ンジスタ構成とした点が、本実施例の特徴とするところ
である。第１のトランジスタ３８をデプレッション型ト
ランジスタ構成とするには、ゲート形成前の閾値電圧Ｖ
thのコントロールのためのイオン注入の際に、基板表面
側（図の×印の部分）に通常のトランジスタの場合より
も多く不純物イオンを注入すれば良い。これにより、常
にチャネル電流が流れるノーマリオンのデプレッション
型トランジスタが構成される。
いて、第１のトランジスタ３８をデプレッション型トラ
ンジスタ構成とした点が、本実施例の特徴とするところ
である。第１のトランジスタ３８をデプレッション型ト
ランジスタ構成とするには、ゲート形成前の閾値電圧Ｖ
thのコントロールのためのイオン注入の際に、基板表面
側（図の×印の部分）に通常のトランジスタの場合より
も多く不純物イオンを注入すれば良い。これにより、常
にチャネル電流が流れるノーマリオンのデプレッション
型トランジスタが構成される。
【００２９】このように、第１のトランジスタ３８をデ
プレッション型トランジスタ構成とすることにより、第
１のトランジスタ３８には常時チャネル電流が流れるの
で、オン時のチャネル抵抗を下げることができる。した
がって、ダブルゲートトランジスタのオン抵抗を低減で
きるので、高い電流能力を得ることができる。
プレッション型トランジスタ構成とすることにより、第
１のトランジスタ３８には常時チャネル電流が流れるの
で、オン時のチャネル抵抗を下げることができる。した
がって、ダブルゲートトランジスタのオン抵抗を低減で
きるので、高い電流能力を得ることができる。
【００３０】なお、本実施例では、図５の従来構造に対
して第１のトランジスタ３８をデプレッション型トラン
ジスタ構成としたが、第１の実施例において、第１のト
ランジスタ１８をデプレッション型トランジスタ構成と
することにより、第１の実施例の場合よりも、ダブルゲ
ートトランジスタのオン抵抗をより低減できるので、よ
り高い電流能力を得ることができる。同様に、第２の実
施例において、第１のトランジスタ２８をデプレッショ
ン型トランジスタ構成とすることにより、第２の実施例
の場合よりも、ダブルゲートトランジスタのオン抵抗を
より低減できるので、より高い電流能力を得ることがで
きる。
して第１のトランジスタ３８をデプレッション型トラン
ジスタ構成としたが、第１の実施例において、第１のト
ランジスタ１８をデプレッション型トランジスタ構成と
することにより、第１の実施例の場合よりも、ダブルゲ
ートトランジスタのオン抵抗をより低減できるので、よ
り高い電流能力を得ることができる。同様に、第２の実
施例において、第１のトランジスタ２８をデプレッショ
ン型トランジスタ構成とすることにより、第２の実施例
の場合よりも、ダブルゲートトランジスタのオン抵抗を
より低減できるので、より高い電流能力を得ることがで
きる。
【００３１】
【発明の効果】以上説明したように、本発明によるダブ
ルゲートトランジスタによれば、直列に接続された第
１，第２のトランジスタ間の共通拡散層が、ドレイン・
ソース側端部の電界緩和層と、この電界緩和層よりも高
濃度の拡散層とからなる構成としたことにより、共通拡
散層の拡散抵抗が低くなるため、オン抵抗を低減でき、
よって電流能力を向上できることになる。また、電流能
力を向上できることにより、従来と同じ電流能力を得る
とした場合、セルサイズの縮小化も図れることにもな
る。
ルゲートトランジスタによれば、直列に接続された第
１，第２のトランジスタ間の共通拡散層が、ドレイン・
ソース側端部の電界緩和層と、この電界緩和層よりも高
濃度の拡散層とからなる構成としたことにより、共通拡
散層の拡散抵抗が低くなるため、オン抵抗を低減でき、
よって電流能力を向上できることになる。また、電流能
力を向上できることにより、従来と同じ電流能力を得る
とした場合、セルサイズの縮小化も図れることにもな
る。
【００３２】また、本発明による他のダブルゲートトラ
ンジスタによれば、第１のトランジスタをデプレッショ
ン型トランジスタ構成としたことにより、常時チャネル
電流が流れ、オン時のチャネル抵抗を下げることができ
るので、オン抵抗を低減でき、よって電流能力を向上で
きることになる。また、電流能力を向上できることによ
り、従来と同じ電流能力を得るとした場合、セルサイズ
の縮小化も図れることにもなる。
ンジスタによれば、第１のトランジスタをデプレッショ
ン型トランジスタ構成としたことにより、常時チャネル
電流が流れ、オン時のチャネル抵抗を下げることができ
るので、オン抵抗を低減でき、よって電流能力を向上で
きることになる。また、電流能力を向上できることによ
り、従来と同じ電流能力を得るとした場合、セルサイズ
の縮小化も図れることにもなる。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】本発明の第３の実施例を示す断面図である。
【図４】一従来例を示す断面図である。
【図５】他の従来例を示す断面図である。
【図６】図５の等価回路図である。
１１，２１，３１ ドレイン領域 １３，２３，３３ ソース領域 １５，２５，３５ 共通拡散層 １５ａ，２５ａ，３５ａ 高濃度拡散層 １７，２７，３７ 第１のゲート電極 １８，２８，３８ 第１のトランジスタ １９，２９，３９ 第２のゲート電極 ２０，３０，４０ 第２のトランジスタ
Claims (4)
- 【請求項１】 端部に電界緩和層を有するドレイン領域
と、端部に電界緩和層を有するソース領域と、前記ドレ
イン領域と前記ソース領域との間に形成された共通拡散
層と、前記ドレイン領域の電界緩和層と前記共通拡散層
との間のチャネル領域上に配された第１のゲート電極
と、前記ソース領域の電界緩和層と前記共通拡散層との
間のチャネル領域上に配された第２のゲート電極とから
なり、 前記共通拡散層は、ドレイン側端部およびソース側端部
に形成された電界緩和層と、この電界緩和層よりも濃度
の高い高濃度拡散層とからなることを特徴とするダブル
ゲートトランジスタ。 - 【請求項２】 前記高濃度拡散層の深さが前記共通拡散
層の電界緩和層の深さよりも深いことを特徴とする請求
項１記載のダブルゲートトランジスタ。 - 【請求項３】 前記ドレイン領域、前記共通拡散層およ
び前記第１のゲート電極からなるトランジスタがデプレ
ッション型トランジスタ構成となっていることを特徴と
する請求項１又は２記載のダブルゲートトランジスタ。 - 【請求項４】 端部に電界緩和層を有するドレイン領域
と、端部に電界緩和層を有するソース領域と、前記ドレ
イン領域と前記ソース領域との間に形成された共通拡散
層と、前記ドレイン領域の電界緩和層と前記共通拡散層
との間のチャネル領域上に配された第１のゲート電極
と、前記ソース領域の電界緩和層と前記共通拡散層との
間のチャネル領域上に配された第２のゲート電極とから
なり、 前記ドレイン領域、前記共通拡散層および前記第１のゲ
ート電極からなるトランジスタがデプレッション型トラ
ンジスタ構成となっていることを特徴とするダブルゲー
トトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7820794A JPH07263689A (ja) | 1994-03-23 | 1994-03-23 | ダブルゲートトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7820794A JPH07263689A (ja) | 1994-03-23 | 1994-03-23 | ダブルゲートトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263689A true JPH07263689A (ja) | 1995-10-13 |
Family
ID=13655596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7820794A Pending JPH07263689A (ja) | 1994-03-23 | 1994-03-23 | ダブルゲートトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263689A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129879A (ja) * | 1995-11-02 | 1997-05-16 | Nec Corp | 半導体装置 |
| US7394630B2 (en) * | 2002-10-11 | 2008-07-01 | Ming-Dou Ker | Electrostatic discharge protection device for mixed voltage interface |
-
1994
- 1994-03-23 JP JP7820794A patent/JPH07263689A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129879A (ja) * | 1995-11-02 | 1997-05-16 | Nec Corp | 半導体装置 |
| US7394630B2 (en) * | 2002-10-11 | 2008-07-01 | Ming-Dou Ker | Electrostatic discharge protection device for mixed voltage interface |
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