JPH0770628B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0770628B2 JPH0770628B2 JP1261569A JP26156989A JPH0770628B2 JP H0770628 B2 JPH0770628 B2 JP H0770628B2 JP 1261569 A JP1261569 A JP 1261569A JP 26156989 A JP26156989 A JP 26156989A JP H0770628 B2 JPH0770628 B2 JP H0770628B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
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-
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体装置およびその製造方法に係わり、特
に基板を素子領域として必要とする能動素子を具備する
半導体装置およびその製造方法に関する。
に基板を素子領域として必要とする能動素子を具備する
半導体装置およびその製造方法に関する。
（従来の技術） 従来、CMOS型の半導体装置では、基板を第１導電型の能
動素子の形成領域とし、基板に形成された反対導電型の
ウェル領域を第２導電型の能動素子の形成領域としてい
る。
動素子の形成領域とし、基板に形成された反対導電型の
ウェル領域を第２導電型の能動素子の形成領域としてい
る。
CMOS型の半導体装置には、不揮発性メモリセルを混載し
たものも知られている。現在では、上記不揮発性メモリ
セルを紫外線消去型として、周辺回路をCMOS型のMOSト
ランジスタにて構成したEPROMが製品化され、市場に供
給されている（以後、CMOS型EPROMと称する）。CMOS型E
PROMの構造も、CMOS型の半導体装置と同様に、基板を第
１導電型の能動素子の形成領域とし、基板に形成された
反対導電型のウェル領域を第２導電型の能動素子の形成
領域としている。基板をｐ型基板と仮定して説明する
と、ｐ型の基板内には、ｎチャネル型EPROMメモリセル
と、ｎチャネル型MOSトランジスタとが形成され、そし
て、ｎ型のウェル領域には、ｐチャネル型MOSトランジ
スタが形成される。ところで、EPROMメモリセルは、記
憶書き込み時に、ホットエレクトロンを発生させる特徴
的な動作をする。発生したホットエレクトロンは、各メ
モリセルの浮遊ゲート中において、偏差を持たないよう
に注入されることが望ましい。つまり、メモリセル領域
部に対し、電解が一様にかかることが要求される。この
ため、EPROMメモリセルは、不純物濃度が安定している
基板に形成される。また、基板の不純物濃度は、できる
限りEPROMメモリセルの特性に合わせて設定されてい
る。
たものも知られている。現在では、上記不揮発性メモリ
セルを紫外線消去型として、周辺回路をCMOS型のMOSト
ランジスタにて構成したEPROMが製品化され、市場に供
給されている（以後、CMOS型EPROMと称する）。CMOS型E
PROMの構造も、CMOS型の半導体装置と同様に、基板を第
１導電型の能動素子の形成領域とし、基板に形成された
反対導電型のウェル領域を第２導電型の能動素子の形成
領域としている。基板をｐ型基板と仮定して説明する
と、ｐ型の基板内には、ｎチャネル型EPROMメモリセル
と、ｎチャネル型MOSトランジスタとが形成され、そし
て、ｎ型のウェル領域には、ｐチャネル型MOSトランジ
スタが形成される。ところで、EPROMメモリセルは、記
憶書き込み時に、ホットエレクトロンを発生させる特徴
的な動作をする。発生したホットエレクトロンは、各メ
モリセルの浮遊ゲート中において、偏差を持たないよう
に注入されることが望ましい。つまり、メモリセル領域
部に対し、電解が一様にかかることが要求される。この
ため、EPROMメモリセルは、不純物濃度が安定している
基板に形成される。また、基板の不純物濃度は、できる
限りEPROMメモリセルの特性に合わせて設定されてい
る。
ところが、現在、進行中ある素子の微細化傾向に伴い、
CMOS型の半導体装置ではラッチアップが大きな問題とな
っている。上記CMOS型EPROMも、この例にもれず、微細
化のためには、ラッチアップは避けられない課題となっ
ている。しかしながら、現状では、上記例のように、ｐ
型基板にｎチャンネル型EPROMメモリセルと、ｎチャネ
ル型MOSトランジスタとが形成され、そして、ｎ型のウ
ェル領域には、ｐチャネル型MOSトランジスタが形成さ
れている。つまり、ｐ型基板には、ｎチャネル型EPROM
メモリセルと、ｎチャネル型MOSトランジスタとの２種
類の能動素子が形成されているのである。そこで、ｐ型
基板の不純物濃度を、ｎチャネル型EPROMメモリセルの
特性に影響を与えない程度ぎりぎりまで上げて、ｎチャ
ネル型MOSトランジスタの微細化に伴うラッチアップに
対処しているが、この手段では、やがてラッチアップ対
策が限界となるであろうと推測される。すなわち、この
手段では、CMOS型EPROMのような、基板を素子領域とし
て必要とする能動素子を具備した半導体装置において、
いっそうの微細化の推進は困難であると思われる。例え
ば上記CMOS型EPROMにおけるｎチャネル型MOSFETのいっ
そうの微細化、つまり周辺回路部の微細化、高集積化を
推進させるためには、何等かの新たな対策手段が必要で
ある。
CMOS型の半導体装置ではラッチアップが大きな問題とな
っている。上記CMOS型EPROMも、この例にもれず、微細
化のためには、ラッチアップは避けられない課題となっ
ている。しかしながら、現状では、上記例のように、ｐ
型基板にｎチャンネル型EPROMメモリセルと、ｎチャネ
ル型MOSトランジスタとが形成され、そして、ｎ型のウ
ェル領域には、ｐチャネル型MOSトランジスタが形成さ
れている。つまり、ｐ型基板には、ｎチャネル型EPROM
メモリセルと、ｎチャネル型MOSトランジスタとの２種
類の能動素子が形成されているのである。そこで、ｐ型
基板の不純物濃度を、ｎチャネル型EPROMメモリセルの
特性に影響を与えない程度ぎりぎりまで上げて、ｎチャ
ネル型MOSトランジスタの微細化に伴うラッチアップに
対処しているが、この手段では、やがてラッチアップ対
策が限界となるであろうと推測される。すなわち、この
手段では、CMOS型EPROMのような、基板を素子領域とし
て必要とする能動素子を具備した半導体装置において、
いっそうの微細化の推進は困難であると思われる。例え
ば上記CMOS型EPROMにおけるｎチャネル型MOSFETのいっ
そうの微細化、つまり周辺回路部の微細化、高集積化を
推進させるためには、何等かの新たな対策手段が必要で
ある。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて試されたもので、基
板を素子領域として必要とする能動素子を具備する半導
体装置において、装置の信頼性を損なうことなく、いっ
そうの微細化が図られる半導体装置およびその製造方法
を提供することを目的とする。
板を素子領域として必要とする能動素子を具備する半導
体装置において、装置の信頼性を損なうことなく、いっ
そうの微細化が図られる半導体装置およびその製造方法
を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、第１導電型
の半導体基板と、この基板に設けられた、この基板より
も不純物濃度が高い第１導電型の第１のウェル領域と、
基板に設けられた第２導電型の第２ウェル領域と、基板
に設けられた、少なくとも多結晶半導体層を含む浮遊ゲ
ートおよびこの浮遊ゲートと容量結合する制御ゲートと
を含む絶縁ゲート型FETで成る不揮発性メモリセルと、
第１のウェル領域に設けられた、少なくとも周辺回路お
よびロジックを構成するための第２導電型の第１の絶縁
ゲート型FETと、前記第１のウェル領域に設けられた、
少なくとも周辺回路およびロジックを構成するための第
１導電型の第２の絶縁ゲート型FETとを具備する。そし
て、第１、第２の絶縁ゲート型FETそれぞれのゲート絶
縁膜と、浮遊ゲートと基板とを絶縁するための第１ゲー
ト絶縁膜、並びに浮遊ゲートと制御ゲートとを絶縁する
ための第２ゲート絶縁膜とが互いに異なる工程で作られ
た膜であることを特徴としている。
の半導体基板と、この基板に設けられた、この基板より
も不純物濃度が高い第１導電型の第１のウェル領域と、
基板に設けられた第２導電型の第２ウェル領域と、基板
に設けられた、少なくとも多結晶半導体層を含む浮遊ゲ
ートおよびこの浮遊ゲートと容量結合する制御ゲートと
を含む絶縁ゲート型FETで成る不揮発性メモリセルと、
第１のウェル領域に設けられた、少なくとも周辺回路お
よびロジックを構成するための第２導電型の第１の絶縁
ゲート型FETと、前記第１のウェル領域に設けられた、
少なくとも周辺回路およびロジックを構成するための第
１導電型の第２の絶縁ゲート型FETとを具備する。そし
て、第１、第２の絶縁ゲート型FETそれぞれのゲート絶
縁膜と、浮遊ゲートと基板とを絶縁するための第１ゲー
ト絶縁膜、並びに浮遊ゲートと制御ゲートとを絶縁する
ための第２ゲート絶縁膜とが互いに異なる工程で作られ
た膜であることを特徴としている。
（作 用） 上記構成を有する半導体装置およびその製造方法である
と、基板に不揮発性メモリセルを設け、この基板よりも
不純物濃度を高くした第１のウェル、および基板と異な
る導電型を持つ第２ウェルにそれぞれ、少なくとも周辺
回路およびロジックを構成するための絶縁ゲート型FET
を設けることで、不揮発性メモリセルの特性を変動させ
ることなく、絶縁ゲート型FETの特性に最適な不純物濃
度を設定することができる。また、不純物濃度を高める
ことによって、ラッチアップ耐性を強化できるので、信
頼性を落さずに微細化することができる。
と、基板に不揮発性メモリセルを設け、この基板よりも
不純物濃度を高くした第１のウェル、および基板と異な
る導電型を持つ第２ウェルにそれぞれ、少なくとも周辺
回路およびロジックを構成するための絶縁ゲート型FET
を設けることで、不揮発性メモリセルの特性を変動させ
ることなく、絶縁ゲート型FETの特性に最適な不純物濃
度を設定することができる。また、不純物濃度を高める
ことによって、ラッチアップ耐性を強化できるので、信
頼性を落さずに微細化することができる。
さらに、上記構成を有する半導体装置およびその製造方
法では、浮遊ゲート上に形成されるゲート絶縁膜と、ウ
ェル上に形成されるゲート絶縁膜とがそれぞれ、異なっ
た工程で得られたものであるため、互いに律速されあう
ことがない。このため、浮遊ゲート上に形成されるゲー
ト絶縁膜、ウェル上に形成されるゲート絶縁膜の双方と
も、集積回路にとって最良のゲート絶縁膜とすることが
できる。
法では、浮遊ゲート上に形成されるゲート絶縁膜と、ウ
ェル上に形成されるゲート絶縁膜とがそれぞれ、異なっ
た工程で得られたものであるため、互いに律速されあう
ことがない。このため、浮遊ゲート上に形成されるゲー
ト絶縁膜、ウェル上に形成されるゲート絶縁膜の双方と
も、集積回路にとって最良のゲート絶縁膜とすることが
できる。
即ち、集積回路全体の微細化を進めても、質の劣る膜を
集積回路中に残すことがなく、質が劣る膜が発生させる
リーク電流などの問題を無くすことができる。この点か
らも、集積回路全体の信頼性を落とすことなく、集積回
路全体の微細化を進めることができる。
集積回路中に残すことがなく、質が劣る膜が発生させる
リーク電流などの問題を無くすことができる。この点か
らも、集積回路全体の信頼性を落とすことなく、集積回
路全体の微細化を進めることができる。
（実施例） 以下、図面を参照してこの発明の一実施例について説明
する。
する。
第１図は、この発明の一実施例に係わる半導体装置（CM
OS型EPROM）の概念を示す断面図、第２図（ａ）ないし
第２図（ｇ）は、上記一実施例にかかる装置の製造方法
の概念を説明する製造工程順に示した断面図である。
OS型EPROM）の概念を示す断面図、第２図（ａ）ないし
第２図（ｇ）は、上記一実施例にかかる装置の製造方法
の概念を説明する製造工程順に示した断面図である。
まず、第１図に示すように、例えばｐ型半導体基板１の
表面には、フィールド酸化膜２が形成され、それぞれの
素子領域に分離されている。ｐ型半導体基板１には、こ
れを素子領域とするｎチャネル型EPROMメモリセルが形
成されている。
表面には、フィールド酸化膜２が形成され、それぞれの
素子領域に分離されている。ｐ型半導体基板１には、こ
れを素子領域とするｎチャネル型EPROMメモリセルが形
成されている。
これについて説明すると、半導体基板１には、ｎ型ソー
ス／ドレイン領域３（31、32）が形成されている。これ
らのｎ型ソース／ドレイン領域31と、32との相互間に存
在するチャネル領域の上部には、第１ゲート絶縁膜４が
形成されている。第１ゲート絶縁膜４上には、浮遊ゲー
ト５が形成され、さらにこの上部には、酸化膜６、窒化
膜７、および酸化膜８の３層構造膜による第２ゲート絶
縁膜９が形成されている。第２ゲート絶縁膜９上には、
制御ゲート10が形成されている。
ス／ドレイン領域３（31、32）が形成されている。これ
らのｎ型ソース／ドレイン領域31と、32との相互間に存
在するチャネル領域の上部には、第１ゲート絶縁膜４が
形成されている。第１ゲート絶縁膜４上には、浮遊ゲー
ト５が形成され、さらにこの上部には、酸化膜６、窒化
膜７、および酸化膜８の３層構造膜による第２ゲート絶
縁膜９が形成されている。第２ゲート絶縁膜９上には、
制御ゲート10が形成されている。
また、上記半導体基板１内には、図中に示すように、少
なくとも２つのウェル領域11、12が形成されている。こ
こで、第１のウェル領域11は、半導体基板１と同じ導電
型であるｐ型のウェル領域となっている。ただし、半導
体基板１とは、ｐ型の不純物濃度が異なっている。第１
のウェル領域11内には、これを素子領域とするｎチャネ
ル型MOSトランジスタが形成されている。これについて
説明すると、第１のウェル領域11内には、ｎ型ソース／
ドレイン領域13（131、132）が形成されている。これら
のｎ型ソース／ドレイン領域131と、132との相互間に存
在するチャネル領域の上部には、第１ゲート絶縁膜14が
形成されている。第１ゲート絶縁膜14上には、ゲート15
が形成されている。一方、第２のウェル領域12は、半導
体基板１とは反対導電型であるｎ型のウェル領域であ
り、ここには、これを素子領域とするｐチャネル型MOS
トランジスタが形成されている。これについて説明する
と、第２のウェル領域12内には、ｐ型ソース／ドレイン
領域16（161、162）が形成されている。これらのｐ型ソ
ース／ドレイン領域161と、162との相互間に存在するチ
ャネル領域の上部には、第１ゲート絶縁膜17が形成され
ている。第１ゲート絶縁膜17上には、ゲート18が形成さ
れている。
なくとも２つのウェル領域11、12が形成されている。こ
こで、第１のウェル領域11は、半導体基板１と同じ導電
型であるｐ型のウェル領域となっている。ただし、半導
体基板１とは、ｐ型の不純物濃度が異なっている。第１
のウェル領域11内には、これを素子領域とするｎチャネ
ル型MOSトランジスタが形成されている。これについて
説明すると、第１のウェル領域11内には、ｎ型ソース／
ドレイン領域13（131、132）が形成されている。これら
のｎ型ソース／ドレイン領域131と、132との相互間に存
在するチャネル領域の上部には、第１ゲート絶縁膜14が
形成されている。第１ゲート絶縁膜14上には、ゲート15
が形成されている。一方、第２のウェル領域12は、半導
体基板１とは反対導電型であるｎ型のウェル領域であ
り、ここには、これを素子領域とするｐチャネル型MOS
トランジスタが形成されている。これについて説明する
と、第２のウェル領域12内には、ｐ型ソース／ドレイン
領域16（161、162）が形成されている。これらのｐ型ソ
ース／ドレイン領域161と、162との相互間に存在するチ
ャネル領域の上部には、第１ゲート絶縁膜17が形成され
ている。第１ゲート絶縁膜17上には、ゲート18が形成さ
れている。
以上、少なくとも３種類の能動素子が形成された半導体
基板１上には、層間絶縁膜19が全面に堆積形成されてい
る。この層間絶縁膜19には、上記半導体基板１の所定の
位置に通じるコンタクト孔20が開孔され、例えば図中に
示すようにｎ型ソース／ドレイン領域31に接続される配
線21が形成されている。層間絶縁膜19の上部には、さら
に表面保護膜22が堆積形成されている。
基板１上には、層間絶縁膜19が全面に堆積形成されてい
る。この層間絶縁膜19には、上記半導体基板１の所定の
位置に通じるコンタクト孔20が開孔され、例えば図中に
示すようにｎ型ソース／ドレイン領域31に接続される配
線21が形成されている。層間絶縁膜19の上部には、さら
に表面保護膜22が堆積形成されている。
一実施例にかかる半導体装置、すなわちCMOS型EPROM
は、以上のような構造を持っている。
は、以上のような構造を持っている。
このような、一実施例にかかるCMOS型EPROMであると、
安定した不純物濃度を持つ半導体基板１内に、これを素
子領域とするEPROMのメモリセル部が形成される。よっ
て、特に書き込み特性に優れ、信頼性の高いEPROMが提
供される。さらに、周辺回路部、およびロジック部等を
構成するCMOS型のトランジスタ部においては、ｎチャネ
ル型、ｐチャネル型双方とも、それぞれのトランジスタ
の特性に応じたウェル領域11、12を持っている。よっ
て、例えばロジック部等の周辺回路部において、微細化
を図った様々なタイプの能動素子を作り込むことができ
る。つまり、それぞれのウェル領域11、12の不純物濃度
を高めてやることにより、ラッチアップの抑制が為さ
れ、微細化された能動素子を信頼性を損なうことなく形
成できるようになる。したがって、本一実施例にかかる
CMOS型EPROMでは、現在、進行中である素子の微細化、
高集積化に対して、EPROMメモリセル部、および周辺回
路部双方の信頼性を損なうことなく対応できる半導体装
置となる。
安定した不純物濃度を持つ半導体基板１内に、これを素
子領域とするEPROMのメモリセル部が形成される。よっ
て、特に書き込み特性に優れ、信頼性の高いEPROMが提
供される。さらに、周辺回路部、およびロジック部等を
構成するCMOS型のトランジスタ部においては、ｎチャネ
ル型、ｐチャネル型双方とも、それぞれのトランジスタ
の特性に応じたウェル領域11、12を持っている。よっ
て、例えばロジック部等の周辺回路部において、微細化
を図った様々なタイプの能動素子を作り込むことができ
る。つまり、それぞれのウェル領域11、12の不純物濃度
を高めてやることにより、ラッチアップの抑制が為さ
れ、微細化された能動素子を信頼性を損なうことなく形
成できるようになる。したがって、本一実施例にかかる
CMOS型EPROMでは、現在、進行中である素子の微細化、
高集積化に対して、EPROMメモリセル部、および周辺回
路部双方の信頼性を損なうことなく対応できる半導体装
置となる。
次に、第２図（ａ）ないし第２図（ｇ）を参照して、上
記一実施例にかかる半導体装置の製造方法について説明
する。第２図（ａ）ないし第２図（ｇ）において、各参
照する符号は第１図と対応するものとする。
記一実施例にかかる半導体装置の製造方法について説明
する。第２図（ａ）ないし第２図（ｇ）において、各参
照する符号は第１図と対応するものとする。
まず、第２図（ａ）に示すように、ｐ型半導体基板１の
表面を酸化し、酸化膜（図示せず）を形成する。次に、
全面に、第１のホトレジスト23を塗布し、写真蝕刻法に
より、第１のウェル領域パターンの開孔部24をこれに開
孔する。次に、第１のホトレジスト23をマスクにして、
半導体基板１に対して、ｎ型不純物25のイオン注入を行
なう。図中の26は、ｎ型不純物25がイオン注入された領
域を示している。
表面を酸化し、酸化膜（図示せず）を形成する。次に、
全面に、第１のホトレジスト23を塗布し、写真蝕刻法に
より、第１のウェル領域パターンの開孔部24をこれに開
孔する。次に、第１のホトレジスト23をマスクにして、
半導体基板１に対して、ｎ型不純物25のイオン注入を行
なう。図中の26は、ｎ型不純物25がイオン注入された領
域を示している。
次に、第２図（ｂ）に示すように、第１のホトレジスト
23を剥離し、次いで、ｎ型不純物25を熱拡散させること
により、第１のウェル領域11を形成する。次に、全面
に、第２のホトレジスト27を塗布し、写真蝕刻法によ
り、第２のウェル領域パターンの開孔部28をこれに開孔
する。次に、第２のホトレジスト27をマスクにして、半
導体基板１に対して、ｐ型不純物29のイオン注入を行な
う。図中の30は、ｐ型不純物29がイオン注入された領域
を示している。
23を剥離し、次いで、ｎ型不純物25を熱拡散させること
により、第１のウェル領域11を形成する。次に、全面
に、第２のホトレジスト27を塗布し、写真蝕刻法によ
り、第２のウェル領域パターンの開孔部28をこれに開孔
する。次に、第２のホトレジスト27をマスクにして、半
導体基板１に対して、ｐ型不純物29のイオン注入を行な
う。図中の30は、ｐ型不純物29がイオン注入された領域
を示している。
次に、第２図（ｃ）に示すように、第２のホトレジスト
27を剥離し、次いで、ｐ型不純物29を熱拡散させること
により、第２のウェル領域12を形成する。次に、選択酸
化法により、半導体基板１の表面にフィールド酸化膜２
を形成し、素子分離を行なう。
27を剥離し、次いで、ｐ型不純物29を熱拡散させること
により、第２のウェル領域12を形成する。次に、選択酸
化法により、半導体基板１の表面にフィールド酸化膜２
を形成し、素子分離を行なう。
次に、第２図（ｄ）に示すように、図示しないが、EPRO
Mメモリセル部形成領域に対し、しきい値制御用の所定
の不純物をイオン注入する、いわゆるチャネルインプラ
を行なう。次に、半導体基板１が露出している素子領域
上に、例えば熱酸化法により、EPROMメモリセルの第１
ゲート絶縁膜となる第１の熱酸化膜31を形成する。次
に、全面に、例えばCVD法により、第１層ポリシリコン
層32を堆積形成する。次に、この第１層ポリシリコン層
32を低抵抗化するために、例えばPOCl3雰囲気中におけ
るリン拡散を行なう。次に、第１層ポリシリコン層32の
エッチングを、例えばRIE法により行ない、メモリセル
の互いの浮遊ゲートを分断するためのセルスリット（図
示せず）を形成する。次に、第１層ポリシリコン層32の
表面を、例えば熱酸化法によって酸化し、第２の熱酸化
膜33を形成する。次に、全面に、例えばCVD法により、
窒化膜34を堆積形成し、次いで窒化膜34の表面に第３の
熱酸化膜35を、例えば熱酸化法により形成する。
Mメモリセル部形成領域に対し、しきい値制御用の所定
の不純物をイオン注入する、いわゆるチャネルインプラ
を行なう。次に、半導体基板１が露出している素子領域
上に、例えば熱酸化法により、EPROMメモリセルの第１
ゲート絶縁膜となる第１の熱酸化膜31を形成する。次
に、全面に、例えばCVD法により、第１層ポリシリコン
層32を堆積形成する。次に、この第１層ポリシリコン層
32を低抵抗化するために、例えばPOCl3雰囲気中におけ
るリン拡散を行なう。次に、第１層ポリシリコン層32の
エッチングを、例えばRIE法により行ない、メモリセル
の互いの浮遊ゲートを分断するためのセルスリット（図
示せず）を形成する。次に、第１層ポリシリコン層32の
表面を、例えば熱酸化法によって酸化し、第２の熱酸化
膜33を形成する。次に、全面に、例えばCVD法により、
窒化膜34を堆積形成し、次いで窒化膜34の表面に第３の
熱酸化膜35を、例えば熱酸化法により形成する。
次に、第２図（ｅ）に示すように、周辺回路部形成領域
に存在する第１層ポリシリコン層32を剥離を行なう。次
に、周辺回路部形成領域における素子領域が露出した部
分に対し、例えば熱酸化法により、周辺回路の第１ゲー
ト絶縁膜となる第４の熱酸化膜を形成する。次に、図示
しないが、周辺回路部形成領域に対し、しきい値制御用
の所定の不純物のイオン注入を行なう。次に、全面に、
例えばCVD法により、第２層ポリイリコン層37を堆積形
成する。このとき、メモリセル部において、第１層ポリ
シリコン層32と、第２層ポリシリコン層37との間に存在
する第２ゲート絶縁膜が、熱酸化膜33、窒化膜34、およ
び熱酸化膜35の３層構造膜にて構成されて形成される。
次に、この第２層ポリシリコン層37を低抵抗化するため
に、例えばPOCl3雰囲気中におけるリン拡散を行なう。
に存在する第１層ポリシリコン層32を剥離を行なう。次
に、周辺回路部形成領域における素子領域が露出した部
分に対し、例えば熱酸化法により、周辺回路の第１ゲー
ト絶縁膜となる第４の熱酸化膜を形成する。次に、図示
しないが、周辺回路部形成領域に対し、しきい値制御用
の所定の不純物のイオン注入を行なう。次に、全面に、
例えばCVD法により、第２層ポリイリコン層37を堆積形
成する。このとき、メモリセル部において、第１層ポリ
シリコン層32と、第２層ポリシリコン層37との間に存在
する第２ゲート絶縁膜が、熱酸化膜33、窒化膜34、およ
び熱酸化膜35の３層構造膜にて構成されて形成される。
次に、この第２層ポリシリコン層37を低抵抗化するため
に、例えばPOCl3雰囲気中におけるリン拡散を行なう。
次に、第２図（ｆ）に示すように、第２層ポリシリコン
層37のエッチングを、例えばRIE法にて行ない、周辺回
路部トランジスタのゲート15、18をパターン形成する。
次いで、周辺回路部に、例えばホトレジストにてマスク
し、第２層ポリシリコン層37、熱酸化膜35、窒化膜34、
熱酸化膜33、第１層ポリシリコン層32の順でエッチング
を、例えばRIE法にて行ない、EPROM部の制御ゲート10、
第２ゲート絶縁膜９、および浮遊ゲート５をパターン形
成する。次いで、ｎ型ウェル領域12上を、例えば第３の
ホトレジスト38にてマスクし、上記制御ゲート10、ゲー
ト15、およびフィールド酸化膜２をマスクとして、ｎ型
不純物39をイオン注入する。図中の40は、基板１に対し
てｎ型不純物がイオン注入された領域を示している。
層37のエッチングを、例えばRIE法にて行ない、周辺回
路部トランジスタのゲート15、18をパターン形成する。
次いで、周辺回路部に、例えばホトレジストにてマスク
し、第２層ポリシリコン層37、熱酸化膜35、窒化膜34、
熱酸化膜33、第１層ポリシリコン層32の順でエッチング
を、例えばRIE法にて行ない、EPROM部の制御ゲート10、
第２ゲート絶縁膜９、および浮遊ゲート５をパターン形
成する。次いで、ｎ型ウェル領域12上を、例えば第３の
ホトレジスト38にてマスクし、上記制御ゲート10、ゲー
ト15、およびフィールド酸化膜２をマスクとして、ｎ型
不純物39をイオン注入する。図中の40は、基板１に対し
てｎ型不純物がイオン注入された領域を示している。
次に、第２図（ｇ）に示すように、今度は、ｐ型半導体
基板１、およびｐ型ウェル領域11上を、例えば第４のホ
トレジスト41にてマスクし、上記ゲート17、およびフィ
ールド酸化膜２をマスクとして、ｐ型不純物42をイオン
注入する。図中の43は、基板１に対してｎ型不純物がイ
オン注入された領域を示している。
基板１、およびｐ型ウェル領域11上を、例えば第４のホ
トレジスト41にてマスクし、上記ゲート17、およびフィ
ールド酸化膜２をマスクとして、ｐ型不純物42をイオン
注入する。図中の43は、基板１に対してｎ型不純物がイ
オン注入された領域を示している。
最後に、第１図に示すように、全面に、層間絶縁膜19を
形成して、これに対して、半導体基板１の所定の場所に
通じるコンタクト孔20を開孔して、所定の配線21を施
す。そして、全面に、表面保護膜22を形成することによ
り、この発明の一実施例にかかる半導体装置が製造され
る。
形成して、これに対して、半導体基板１の所定の場所に
通じるコンタクト孔20を開孔して、所定の配線21を施
す。そして、全面に、表面保護膜22を形成することによ
り、この発明の一実施例にかかる半導体装置が製造され
る。
尚、上記実施例では、素子領域としてｐ型基板１内に、
ｎ型ウェル11とｐ型ウェル12とを形成している。これら
のウェル領域における不純物濃度は、作り込まれる能動
素子に最適な濃度に調整して良いことは勿論であり、し
たがって、複数のｎ型ウェル、ｐ型ウェルを形成し、そ
れぞれに異なる不純物濃度が存在していても構わない。
ｎ型ウェル11とｐ型ウェル12とを形成している。これら
のウェル領域における不純物濃度は、作り込まれる能動
素子に最適な濃度に調整して良いことは勿論であり、し
たがって、複数のｎ型ウェル、ｐ型ウェルを形成し、そ
れぞれに異なる不純物濃度が存在していても構わない。
例えば超高耐圧系のトランジスタを同一チップ内に作り
込む際には、不純物濃度の低いウェル領域を別に形成
し、ここに超高耐圧系のトランジスタを作り込めば良
い。また、このときにも、上記実施例同様、基板も素子
領域として機能するため、基板に形成される能動素子、
例えばEPROMメモリセルに最適な不純物濃度を持ってい
ることは言うまでもない。
込む際には、不純物濃度の低いウェル領域を別に形成
し、ここに超高耐圧系のトランジスタを作り込めば良
い。また、このときにも、上記実施例同様、基板も素子
領域として機能するため、基板に形成される能動素子、
例えばEPROMメモリセルに最適な不純物濃度を持ってい
ることは言うまでもない。
［発明の効果］ 以上説明したように、この発明によれば、基板を素子領
域として必要とする能動素子を具備する半導体装置にお
いて、装置の信頼性を損なうことなく、いっそうの微細
化が図られる半導体装置およびその製造方法が提供され
る。
域として必要とする能動素子を具備する半導体装置にお
いて、装置の信頼性を損なうことなく、いっそうの微細
化が図られる半導体装置およびその製造方法が提供され
る。
第１図はこの発明の実施例に係わる半導体装置の概念を
示す断面図、第２図（ａ）ないし第２図（ｇ）は上記実
施例に係わる半導体装置を製造工程順に示した断面図で
ある。 １……ｐ型半導体基板、２……フィールド酸化膜、31,3
2……ｎ型ソース／ドレイン領域、４……第１ゲート絶
縁膜、５……浮遊ゲート、９……第２ゲート絶縁膜、10
……制御ゲート、11……第１のウェル領域、12……第２
のウェル領域、131,132……ｎ型ソース／ドレイン領
域、14……第１ゲート絶縁膜、15……ゲート、161,162
……ｐ型ウェル領域、17……第１ゲート絶縁膜、18……
ゲート、19……層間絶縁膜、20……コンタクト孔、21…
…配線、23……第１のホトレジスト、25……ｎ型不純
物、27……第２のホトレジスト、29……ｐ型不純物、31
……第１の熱酸化膜、32……第１層ポリシリコン層、33
……第２の熱酸化膜、34……窒化膜、35……第３の熱酸
化膜、37……第２層ポリシリコン層、38……第３のホト
レジスト、39……ｎ型不純物、41……第４のホトレジス
ト、42……ｐ型不純物。
示す断面図、第２図（ａ）ないし第２図（ｇ）は上記実
施例に係わる半導体装置を製造工程順に示した断面図で
ある。 １……ｐ型半導体基板、２……フィールド酸化膜、31,3
2……ｎ型ソース／ドレイン領域、４……第１ゲート絶
縁膜、５……浮遊ゲート、９……第２ゲート絶縁膜、10
……制御ゲート、11……第１のウェル領域、12……第２
のウェル領域、131,132……ｎ型ソース／ドレイン領
域、14……第１ゲート絶縁膜、15……ゲート、161,162
……ｐ型ウェル領域、17……第１ゲート絶縁膜、18……
ゲート、19……層間絶縁膜、20……コンタクト孔、21…
…配線、23……第１のホトレジスト、25……ｎ型不純
物、27……第２のホトレジスト、29……ｐ型不純物、31
……第１の熱酸化膜、32……第１層ポリシリコン層、33
……第２の熱酸化膜、34……窒化膜、35……第３の熱酸
化膜、37……第２層ポリシリコン層、38……第３のホト
レジスト、39……ｎ型不純物、41……第４のホトレジス
ト、42……ｐ型不純物。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (2)
- 【請求項１】第１導電型の半導体基板と、 前記基板に設けられた、前記基板よりも不純物濃度が高
い第１導電型の第１のウェル領域と、 前記基板に設けられた、第２導電型の第２ウェル領域
と、 前記基板に設けられた、少なくとも多結晶半導体層を含
む浮遊ゲートおよびこの浮遊ゲートと容量結合する制御
ゲートとを含む絶縁ゲート型FETで成る不揮発性メモリ
セルと、 前記第１のウェル領域に設けられた、少なくとも周辺回
路およびロジックを構成するための第２導電型の第１の
絶縁ゲート型FETと、 前記第１のウェル領域に設けられた、少なくとも周辺回
路およびロジックを構成するための第１導電型の第２の
絶縁ゲート型FETとを具備し、 前記第１、第２の絶縁ゲート型FETそれぞれのゲート絶
縁膜と、前記浮遊ゲートと前記基板とを絶縁するための
第１ゲート絶縁膜、並びに前記浮遊ゲートと前記制御ゲ
ートとを絶縁するための第２ゲート絶縁膜とが互いに異
なる工程で作られた膜であることを特徴とする半導体装
置。 - 【請求項２】第１導電型の半導体基板に、この基板より
も不純物濃度が高い第１導電型の第１のウェル領域を形
成する工程と、 前記基板に、第２導電型の第２のウェル領域を形成する
工程と、 前記基板に、第１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に、多結晶半導体層を含む浮
遊ゲートを形成する工程と、 前記浮遊ゲート上に、第２のゲート絶縁膜を形成する工
程と、 前記第１、第２のウェルにそれぞれ第３、第４のゲート
絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に制御ゲート、第３、第４の
ゲート絶縁膜上それぞれに、第１、第２のゲートをそれ
ぞれ形成する工程と を具備することを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261569A JPH0770628B2 (ja) | 1989-10-06 | 1989-10-06 | 半導体装置およびその製造方法 |
| EP90119100A EP0421446B1 (en) | 1989-10-06 | 1990-10-05 | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip |
| DE69015540T DE69015540T2 (de) | 1989-10-06 | 1990-10-05 | Halbleiteranordnung, bei der in einem Chip ein N-Kanal-MOSFET, ein P-Kanal-MOSFET und eine nichtflüchtige Speicherzelle gebildet sind. |
| KR1019900015896A KR950001955B1 (ko) | 1989-10-06 | 1990-10-06 | 반도체장치와 그 제조방법 |
| US07/979,426 US5223451A (en) | 1989-10-06 | 1992-11-19 | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it |
| US08/043,533 US5321287A (en) | 1989-10-06 | 1993-04-06 | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1261569A JPH0770628B2 (ja) | 1989-10-06 | 1989-10-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03124057A JPH03124057A (ja) | 1991-05-27 |
| JPH0770628B2 true JPH0770628B2 (ja) | 1995-07-31 |
Family
ID=17363733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1261569A Expired - Fee Related JPH0770628B2 (ja) | 1989-10-06 | 1989-10-06 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0421446B1 (ja) |
| JP (1) | JPH0770628B2 (ja) |
| KR (1) | KR950001955B1 (ja) |
| DE (1) | DE69015540T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0138312B1 (ko) * | 1994-05-13 | 1998-04-28 | 김광호 | 비휘발성 반도체 메모리장치의 제조방법 |
| US5716864A (en) * | 1994-07-22 | 1998-02-10 | Nkk Corporation | Method of manufacturing a non-volatile semiconductor memory device with peripheral transistor |
| EP0714133B1 (en) * | 1994-11-24 | 2002-02-06 | STMicroelectronics S.r.l. | EEPROM integrated device with reduced body effect and twin-well manufacturing process thereof |
| EP0849790A1 (en) * | 1996-12-16 | 1998-06-24 | Texas Instruments Incorporated | Non-volatile semiconductor memory cell with peripheral transistors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987005443A1 (en) * | 1986-03-04 | 1987-09-11 | Motorola, Inc. | High/low doping profile for twin well process |
| JPS62276868A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-10-06 JP JP1261569A patent/JPH0770628B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-05 DE DE69015540T patent/DE69015540T2/de not_active Expired - Fee Related
- 1990-10-05 EP EP90119100A patent/EP0421446B1/en not_active Expired - Lifetime
- 1990-10-06 KR KR1019900015896A patent/KR950001955B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69015540T2 (de) | 1995-05-24 |
| JPH03124057A (ja) | 1991-05-27 |
| DE69015540D1 (de) | 1995-02-09 |
| KR950001955B1 (ko) | 1995-03-07 |
| EP0421446A3 (en) | 1992-01-02 |
| KR910008853A (ko) | 1991-05-31 |
| EP0421446A2 (en) | 1991-04-10 |
| EP0421446B1 (en) | 1994-12-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |