DE69015540T2 - Halbleiteranordnung, bei der in einem Chip ein N-Kanal-MOSFET, ein P-Kanal-MOSFET und eine nichtflüchtige Speicherzelle gebildet sind. - Google Patents

Halbleiteranordnung, bei der in einem Chip ein N-Kanal-MOSFET, ein P-Kanal-MOSFET und eine nichtflüchtige Speicherzelle gebildet sind.

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Description

  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit: einem Halbleitersubstrat, welches eine Hauptoberfläche hat und welches von einem ersten Leitungstyp ist; einem ersten aktiven Element und einem zweiten aktiven Element, das unterschiedlich zum ersten ist, gebildet in der Hauptoberfläche des Halbleitersubstrats; einem Wallbereich, welcher in der Hauptoberfläche des Substrats gebildet ist und von einem zweiten Leitungstyp ist; und einem dritten aktiven Element, das in einem Oberflächenbereich des Wallbereichs gebildet ist.
  • Solch eine Halbleitervorrichtung ist bekannt aus Electrical Design News, Band 30, Nr. 25, November 1985, Seiten 145 bis 152, 154.
  • Insbesondere bezieht sie sich auf eine Halbleitervorrichtung, in der ein n-Kanal MOSFET, ein p- Kanal MOSFET und eine nicht-flüchtige Speicherzelle in einem Chip gebildet sind.
  • Ein EPROM, welche ein Beispiel einer nicht-flüchtigen Halbleiterspeichervorrichtung ist, ist hauptsächlich hergestellt aus einer Gruppe von EPPROM-Speicherzellen und einer peripherischen Schaltung, wie z.B. einem Decoder, der benutzt wird zum Selektieren der Speicherzellen. Im allgemeinen besteht die peripherische Schaltung aus einem MOSFET. Gegenwärtig verfügbare MOSFETS beinhalten einen n- Kanal MOSFET und einen p-Kanal MOSFET, und ein EPROM, dessen peripherische Schaltung durch Benutzung dieser zwei Typen von MOSFETS gebildet ist, wird im allgemeinen als ein CMOS- Typ EPROM bezeichnet.
  • In dem CMOS-Typ EPROM, welches bekannt ist aus dem oben zitierten Artikel, sind ein n-Kanal MOSFET und eine n-Kanal EPROM-Speicherzelle gebildet in der Hauptoberfläche eines p- Typs Siliziumsubstrats, und ein p-Kanal Typ MOSFET ist gebildet auf der Oberfläche eines n-Typ Wallbereichs, der vorgesehen ist in den p-Typ Siliziumsubstrat.
  • In der n-Kanal EPROM Speicherzelle werden heiße Elektronen erzeugt in dem Kanalbereich des Speicherzellentransistors, und Datenschreiben wird ausgeführt, wobei die heißen Elektronen in einem erdfreien Gate gefangen werden. Die heißen Elektronen müssen ohne Abweichung implantiert werden in jedes einer Anzahl von erdfreien Gates. Mit anderen Worten ist es erforderlich, daß die Elektronenkonzentrationen in den erdfreien Gates einheitlich sind. Um dieses Erfordernis zu erfüllen, sind die EPROM Speicherzellen auf der Substratoberfläche gebildet, wo die Verunreinigungskonzentrationen gleichförmig und stabil sind und der gesamte Speicherzellenbereich mit einem einheitlichen elektrischen Feld beaufschlagt ist. Es sollte bemerkt werden, daß die Verunreinigungskonzentrationen in dem Substrat bestimmt wird in Übereinstimmung mit den Charakteristika der EPROM Speicherzelle.
  • In dem Schaltungsabschnitt, der gebildet ist durch einen n- Kanal MOSFET und einen p-Kanal MOSFET, wird ein sogenannter Latch-up ein Problem. Der Latch-up ist ein Phänomen, das beobachtet wird in dem Fall, in dem der n-Kanal MOSFET und der p-Kanal MOSFET auf dem gleichen Substrat gebildet sind. In diesem Fall kann ein parasitischer THyristor innerhalb des Substrats eingeschaltet werden, was darin resultiert, daß ein kontinuierlicher Strom zwischen den zwei MOSFETS fließt. Falls der Latch-up auftritt, kann die Schaltung außer Betrieb geraten; in einigen Fällen kann sie zerstört werden. Falls der n-Kanal MOSFET und der p-Kanal MOSFET miniaturisiert sind, wird es sehr wahrscheinlich, daß der Latch-up auftritt.
  • In dem CMOS-Typ EPROM ist die Verunreinigungskonzentration im Substrat erhöht, um somit den Latch-up zwischen dem n- Kanal MOSFET und dem p-Kanal MOSFET zu verhindern.
  • Bei dem oben erwähnten Verfahren zum Verhindern eines Latch- ups, ist es jedoch schwierig, die Verunreinigungskonzentration in dem Substrat auf einen optimalen Grad zu erhöhen, und die Verunreinigungskonzentration in dem Substrat kann hoch werden. Falls diese Verunreinigungskonzentration zu hoch wird, kann die EPROM Speicherzelle verschiedene Charakterisitika haben, beispielsweise verschiedene Schreibgeschwindigkeiten. Falls die zwei Typen von Elementen weiterhin miniaturisiert werden, tritt der Latch-up wahrscheinlicher auf, so daß die Zuvwerlässigkeit der Vorrichtung sehr stark degradiert.
  • Demzufolge ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, welche eine Miniaturisierung von sowohl einem n-Kanal MOSFET als auch einem p-Kanal MOSFET erlaubt, und zwar ohne die Zuverlässigkeit einer nicht-flüchtigen Speicherzelle, wie z.B. eines EPROMS, zu verschlechtern.
  • Diese Aufgabe wird gelöst gemäß den folgenden Merkmalen von Anspruch 1: einem ersten Wallbereich, der gebildet ist in der Hauptoberfläche des Substrats und von einem ersten Leitungstyp ist, in dem das zweite aktive Element gebildet ist; wobei die Verunreinigungskonzentration des Substrats bestimmt ist in Übereinstimmung mit den Charakteristika des ersten aktiven Elements; und wobei die Charaktieristika des ersten aktiven Elements und die Verunreinigungskonzentrationen in den ersten und zweiten Wallbereichen bestimmt sind, dazwischen einen Latch-up zu verhindern.
  • Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen aufgeführt.
  • Bei der obigen Halbleitervorrichtung ist die Ladungsträgerakkumulierungseinrichtung angesiedelt oberhalb der Hauptoberfläche des Halbleitersubstrats des ersten Leitungstyps. Deshalb ist eine nicht-flüchtige Speicherzelle zuverlässig in Betrieb, insbesondere beim Datenschreiben. Zusätzlich sind der erste Wallbereich des ersten Leitungstyps und der zweite Wallbereich des zweiten Leitungstyps in der Hauptoberfläche des Halbleitersubstrats gebildet, und MOSFETS sind jeweils gebildet in den ersten und zweiten Wallbereichen. Bei dieser Struktur wird verhindert, daß ein Latch-up auftritt zwischen den MOSFETS, und zwar ohne die Zuvwerlässigkeit der nicht-flüchtigen Speicherzelle zu verschlechtern. Beispielsweise sind die Zuverlässigkeit des Datenschreibens und eine hohe Durchbruchsspannung in keiner Weise widrig beeinflußt durch die Verhinderung des Latch-up.
  • Die Erfindung kann vollständiger verstanden werden aus der folgenden detaillierten Beschreibung im Zusammenhang mit der begleitenden Zeichnung.
  • Die Figuren zeigen im einzelnen:
  • Figur 1 eine Querschnittsansicht eines EPROMS gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • Figuren 2A bis 2J Querschnittsansichten zum Illustrieren, wie das EPROM, das in Figur 1 gezeigt ist, hergestellt wird.
  • Eine nicht-flüchtige Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung wird jetzt beschrieben werden mit Bezug auf die begleitende Zeichnung.
  • Figur 1 ist eine Querschnittsansicht eines EPROMS, welches ein Beispiel der nicht-flüchtigen Halbleiterspeichervorrichtung ist.
  • Wie in Figur 1 gezeigt, ist ein Feldoxydfilm 2, benutzt zur Elementisolation, gebildet auf der Oberfläche eines Siliziumsubstrats 1 von beispielsweise einem p-Typ. N-Typ Source-/Drainbereiche 3&sub1; und 3&sub2; sind gebildet in dem Oberflächenbereich des p-Typs Siliziumsubstrats 1. Ein erster Gateisolationsfilm 4 ist gebildet auf dem Substratabschnitt, der angesiedelt ist zwischen den Source- /Drainbereichen 3&sub1; und 3&sub2;, und der Gateisolationsfilm 4 ist überlappt von einem erdfreien Gate 5. Ein zweiter Gateisolationsfilm 9, welcher beispielsweise aus einer dreifach geschichteten Struktur aus einem Nitridfilm 6, Oxydfilm 7 und einem Nitridfilm 8 hergestellt ist, ist auf dem erdfreien Gate 5 gebildet. Ein Steuergate 10 ist gebildet auf dem zweiten Gateisolationsfilm 9. Durch diese strukturellen Elemente wird eine n-Kanal EPROM Speicherzelle 100 erhalten. Die n-Kanal Speicherelle dieser Struktur wird im allgemeinen bezeichnet als ein SAMOS (Stapelgate- Avalanche-Injektions-MOS).
  • Ein p-Typ Wallbereich 11 und ein n-Typ Wallbereich 12 sind gebildet in dem Oberflächenbereich des Substrats 1. In dem Oberflächenbereich des p-Typ Wallbereichs 11 sind n-Typ Source-/Drainbereiche 13&sub1; und 13&sub2; gebildet. Ein Gateisolationsfilm 14 ist gebildwet auf dem Oberfächenabschnitt des p-Wallbereichs 11, welcher angesiedelt ist zwischen den n-Typ Source-/Drainbereichen 13&sub1; und 13&sub2;, und ein Gate 15 ist gebildet auf dem Gatisolationsfilm 14. Durch diese strukturellen Elemente ist ein n-Kanal MOSFET 102 aufgebaut. In dem Oberflächenbereich des n-Typ Wallbereich 12 sind p-Typ Source-/Drain-Bereiche 16&sub1; und 16&sub2; gebildet. Ein Gateisolationsfilm 17 ist gebildet auf dem Oberflächenabschnitt des p-Wallbereichs 11, welcher angesiedelt ist zwischen den Source-/Drain-Bereichen 16&sub1; und 16&sub2;, und ein Gate 18 ist gebildet auf dem Gateisolationsfilm 17. Durch dies strukturellen Elemente ist ein p-Kanal MOSFET 104 gebildet. Der n-Kanal MOSFET 102 und der p-Kanal MOSFET 104 werden benutzt als Eleinente einer Decoderschaltung oder einer Logikschaltung. Die gesamte Oberfläche der Halbleitervorrichtung ist bedeckt mit einem Zwischenschicht- Isolationsfilm 19, und ein Kontaktloch 20, das herausführt zu einem vorbestimmten Punkt der Halbleitervorrichtung, ist gebildet in dem Zwischenschicht-Isolationsfilm 19. Eine Verdrahtungsleitung 20, hergestellt aus beispielsweise Aluminium und verbunden mit dem vorbestimmten Punkt der Halbleitervorrichtung durch das Kontaktloch 20, ist gebildet auf dem Zwischeschicht-Isolationsfilm 19. Eine Oberflächenschutzschicht 22 ist gebildet auf der gesamten Oberfläche der Halbleitervorrichtung.
  • In dem oben erwähnten EPROM ist die Speicherzelle 100 gebildet auf dem P-Typ Silizium 1, in dem Verunreinigungen in einer stabilen Art und Weise verteilt sind. Da ein elektrisches Feld angelegt ist, das gleichförmig angelegt ist an dem gesamten Speicherzellenbereich, können Elektronen implantiert werden ohne Abweichung in jedes einer großen Anzahl von erdfreien Gates, die in den Speicherzellenbereich existieren. Dementsprechend ist die Speicherzelle 100 sehr zuverlässig in Betrieb, insbesondere beim Datenschreiben.
  • Weiterhin sind der n-Kanal MOSFET 102 und der p-Kanal MOSFET 104 vorgesehen für den p-Wallbereich 11 und den n- Wallbereich 12. In dem Fall, in dem die Verunreinigungskonzentration in dem p-Typ Wallbereich 11 höher ist als die in dem p-Substrat 1, ist verhindert, daß ein Latch-up auftritt, sogar falls der n-Kanal MOSFET 102 miniaturisiert ist. Ebenso in dem Fall, in dem die Verunreinigungskonzentration in dem n-Typ Wallbereich 12 erhöht ist, ist verhindert, daß ein Latch-up auftritt, sogar falls der p-Kanal MOSFET 104 miniaturisiert ist. Falls insbesondere die Verunreinigungskonzentrationen in den p-Typ und n- Typ Wallbereichen 11 und 12 erhöht werden, hat die Basis eines parasitischen Bipolartransistors, welcher einen parasititschen Transistor bilden würde, eine erhöhte Verunreinigungskonzentration. Da es daher schwierig sein wird, den parasitischen Bipolartransistor einzuschalten, ist zuverlässig verhindert, daß ein Latch-up auftritt.
  • Wie oben erwähnt ist bei dem EPROM der Ausführungsform der vorliegenden Erfindung die n-Kanal EPROM Speicherzelle 100 vorgesehen für das p-Typ Siliziumsubstrat 1, während der n- Kanal MOSFET 102 vorgesehen ist für den p-Typ Wallbereich 11. Da die n-Kanal EPROM Speicherzelle 100 und der n-Kanal MOSFET 102 deshalb voneinander isoliert sind, können der n- Kanal MOSFET 102 und der p-Kanal MOSFET 104 ( welche benutzt werden als eine Logikschaltung, eine peripherische Schaltung des EPROMS (z.B. ein Decoder) ) miniaturisiert werden, und zwar ohne einen widrigen Einfluß auf die Zuverlässigkeit der EPROM Speicherzelle 100 (beispielsweise die Zuverlässigkeit eines Datenschreibens und der hohen Durchbruchsspannung werden nicht widrig beeinflußt). Es sollte bemerkt werden, daß das Auftreten des Latch-up sogar in dem Fall verhindert ist, in dem der n-Kanal und der p-Kanal MOSFET 102 und 104 miniaturisiert werden.
  • Eine Beschreibung wird jetzt gegeben werden, wie das EPROM der obigen Ausführungsform hergestellt wird, und zwar mit Bezug auf Figuren 2A bis 2J. Diese Figuren sind Querschnittsansichten zum Illustrieren des EPROMS in der Reihenfolge der Herstellung. In den Figuren werden die gleichen Bezugszeichen wie in Figur 1 benutzt, um die gleichen oder entsprechende strukturelle Elemente, die in Figur 1 gezeigt sind, zu bezeichnen.
  • Zunächst mit Bezug auf Figur 2A wird ein p-Typ Siliziumsubstrat 1 mit einer Verunreinigungskonzentration von 1 x 10¹&sup5; cm&supmin;³ oder ähnlich hergestellt. Ein Oxydfilm (nicht gezeigt) wird gebildet auf der Oberfläche des Substrats 1 durch eine Oxidation, und dann wird Photolack 23 beschichtet auf die gesamte Oberfläche der resultierenden Struktur. Ein Loch 24 wird gebildet in dem Photolack 23 durch photographisches Ätzen, so daß das Loch 24 dem Muster eines später zu bildenden p-Typ Wallbereichs entspricht. Danach werden p-Typ Verunreinigungen, wie z.B. Bor 25, ionenimplantiert in das Substrat 1 mit einer Dosis von 1 x 10¹² cm&supmin;² oder ähnlich, und zwar unter Benutzung des Photolacks 23 als eine Maske. In Figur 2A ist der Bereich, in dem Bor 25 Ionenimplantiert wird, angedeutet durch Bezugszeichen 26.
  • Wie in Figur 2B gezeigt, wird Photolack 23 enfernt, und dann wird das ionenimplantierte Bor thermisch diffundiert durch Unterwerfen der Halbleiterstruktur einer Wärmebehandlung. Durch diese Wärmebehandlung wird sich ein p-Typ Wallbereich 11, dessen Verunreinigungskonzentration 1 x 10&supmin;¹&sup6; cm&supmin;³ oder ähnlich ist, in dem Substrat 1 bilden. Darauf folgend wird der Photolack 27 beschichtet auf der gesamten Oberfläche der resultierenden Halbleiterstruktur. Ein Loch 28 wird gebildet in dem Photolack 27 durch photographisches Ätzen, so daß das Loch 28 dem Muster eines später zu bildenden n-Typ Wallbereichs entspricht. Danach werden n-Typ Verunreinigungen, wie z.B. Phosphor 29, Ionenimplantiert in das Substrat 1 mit einer Dosis von 1 x 10¹² cm&supmin;² oder ähnlich, und zwar unter Benutzung des Photolacks 27 als eine Maske. In Figur 2B ist der Bereich, in dem das Arsen 29 ionenimplantiert wird, durch Bezugszeichen 30 angezeigt.
  • Wie in Figur 2C gezeigt, wird der Photolack 27 entfernt, und dann wird der ionenimplantierte Phosphor thermisch diffundiert durch Unterwerfen der Halbleiterstruktur einer Wärinebehandlung. Durch diese Wärmebehandlung wird ein n-Typ Wallbereich 12, dessen Verunreinigungskonzentration 1 x 10¹&sup6; cm&supmin;³ oder ähnlich ist, in dem Substrat 1 gebildet. Als nächstes wird ein Feldoxydfilm 2 gebildet unter Benutzung von z.B. einem LOCOS-Verfahren, und zwar zum Zweck einer Elementisolation.
  • Dabei müssen die Ionenimplantation der p-Typ Verunreinigung, benutzt zum Bilden des p-Typ Wallbereichs, und die Ionenimplantation der n-Typ Verunreinigungen, benutzt zum Bilden des n-Typ Wallbereichs, nicht in der oben erwähnten Reihenfolge ausgeführt werden. D.h. die Ionenimplantation der n-Typ Verunreinigungen kann zuerst ausgeführt werden, gefolgt durch die Ionenimplantation der p-Typ Verunreinigungen.
  • Nachdem die p-Typ und n-Typ Wallbereiche wie oben gebildet sind, können Verunreinigungen ionenimplantiert werden in den Kanalbereich eines EPROM Speicherzellentransistors, um somit den Schwellwert dieses Transistors zu steuern.
  • Wie in Figur 2D gezeigt, wird ein thermischer Oxydilm 31 gebildet auf freigelegten Oberflächenbereichen des Substrats, und zwar durch thermische Oxidation. Der thermische Oxydfilm 31 wird benutzt als der erste Gateisolationsfilm des EPROM Speicherzellentransistors. Als nächstes wird eine erste Polysiliziumschicht 32 gebildet auf der gesamten Oberfläche der Halbleiterstruktur. Bezüglich der ersten Polysiliziumschicht 32 wird eine Phosphordiffusion durchgeführt unter der Benutzung von POCl&sub3;. Durch diese Phosphordiffusion wird die erste Polysiliziumschicht 32 leitend gemacht, d.h. deren Widerstand wird reduziert. Nach der Phosphordiffusion wird eine thermische Oxydschicht 33 gebildet auf der Oberfläche der ersten Polysiliziumschicht 32 durch thermische Oxidation, wird ein Nitridfilm 34 gebildet auf der gesamten Oberfläche der Halbleiterstruktur durch CVD, und wird ein thermischer Oxydfilm 35 gebildet auf der Oberfläche des Nitridfilms 34 durch thermische Oxidation.
  • Wie in Figur 2E gezeigt, werden der thermische Oxydfilm 35, der Nitridfilm 34, der thermische Oxydfilm 33, die erste Polysiliziumschicht 32 und der thermische Oxydfilm 31 selektiv entfernt durch photographisches Ätzen, um somit diesen gesamten Oberflächenbereich des Substrats 1 freizulegen, wo der n-Typ Wallbereich 11 und der p-Typ Wallbereich 12 gebildet werden.
  • Während dieses Ätzschritts wird ein sogenannter "Zellschlitz" (nicht gezeigt) gebildet in dem EPROM Speicherzellenbereich, so daß das erdfreie Gate in Stücke geteilt wird für die jeweiligen EPROM Speicherzellen.
  • Nach dem Ätzschritt können Verunreinigungen ionenimplantiert werden in die Kanalbereiche der n-Kanal und p-Kanal MOSFETS, um somit die Schwellwerte der Transistoren zu steuern.
  • Wie in Figur 2F gezeigt, wird ein thermischer Oxydfilm 36 gebildet durch thermische Oxidation auf den freigelegten Oberflächenbereichen des Substrats und auf der Oberfläche der ersten Polysiliziumschicht 32. Dieser thermische Oxydfilm 36 wird benutzt als ein Gateisolationsfilm der n- Kanal und p-Kanal MOSFETS.
  • Wie in Figur 2G gezeigt, wird eine zweite Polysiliziumschicht 37 gebildet auf der gesamten Oberfläche der Halbleiterstruktur, und zwar beispielsweise durch CVD. Bezüglich der zweiten Polysiliziumschicht 37 wird eine Phosphordiffusion durchgführt unter der Benutzung POCl&sub3;. Durch diese Phosphordiffusion wird die zweite Polysiliziumschicht 37 leitend gemacht, d.h. deren Widerstand wird reduziert.
  • Wie in Figur 2H gezeigt, wird die zweite Polysiliziumschicht 37 selektiv entfernt durch photographisches Ätzen, so daß die Gates 15 und 18 der n-Kanal und p-Kanal MOSFETS gebildet werden. Während dieses Ätzschritts wird der EPROM Speicherzellenbereich bedeckt gehalten mit Photolack (nicht gezeigt). Als nächstes werden die zweite Polysiliziumschicht 37, der thermische Oxydfilm 35, der Nitridfilm 34, der thermische Oxydfilm 32 und die erste Polysiliziumschicht 32 selektiv entfernt durch photographisches Ätzen, so daß ein Steuergate 10, ein zweiter Gateisolationsfilm 9 und ein erdfreies Gate 5 für die EPROM Speicherzelle gebildet werden. Während dieses Ätzschritts werden die Bereiche der n-Kanal und p-Kanal MOSFETS bedeckt gehalten mit Photolack (nicht gezeigt). Darauf wird Photolack 38 beschichtet auf der gesamten Oberfläche der Halbleiterstruktur. Ein Loch 39 wird gebildet in dem Photolack 38 durch photographisches Ätzen, so dasß das Loch 39 dem Bereich entspricht, wo sowohl die EPROM Speicherzelle als auch der n-Kanal MOSFET gebildet werden. Danach werden n-Typ Verunreinigungen, wie z.B. Arsen oder Phosphor 40, ionenimplantiert in das Substrat 1, und den p-Typ Wallbereich 11, unter Benutzung des Photolacks 38, des Steuergates 10, des Gates 15 usw. als eine Maske. In Figur 2H ist der Bereich, indem das Arsen oder der Phosphor 40 ionenimplantiert wird, durch Bezugszeichen 41 eingezeigt.
  • Wie in Figur 21 gzeigt, wird Photolack 42 gebildet auf der gsamten Oberfläche der Halbleiterstruktur. Ein Loch 43 wird geibldet in dem Photolack 42 durch photographisches Ätzen, so daß das Loch 43 dem Bereich entspricht, wo der p-Kanal MOSFET gebildet wird. Darauf werden p-Typ Verunreinigungen, wie z.B Bor 44, ionenimplantiert in den n-Typ Wallbereich 12, unter Benutzung des Photolacks 42, des Gates 18 usw. als eine Maske. In Figur 2I ist der Bereich, in dem das Bor ionenimplantiert wird angezeigt durch Bezugszeichen 45.
  • Wie in Figur 2J gezeigt, wird der Photolack 42 entfernt von der Halbleiterstruktur. Darauf folgend wird die Halbleiterstruktur einer Wärmebehandlung ausgesetzt, um somit die ionenimplantierten Verunreinigungen thermisch zu diffundieren, nämlich das Arsen (oder Phosphor) und das Bor. Resultierend aus dieser Wärmebehandlung werden n-Typ Source- /Drainbereiche 3&sub1;, 3&sub2;, 13&sub1;, 13&sub2; und p-Typ Source-/Drain- Bereiche 16&sub1; und 16&sub2; gebildet.
  • Wie in Figur 1 gezeigt, wird ein Zwischenschicht lsolationsfilm 19 gebildet auf der gesamten Oberfläche der Halbleiterstruktur durch CVD. Ein Kontaktloch 20, welches zu einem vorbestimmten Punkt der Halbleiterstruktur führt, wird selektiv gebildet in dem Zwischenschicht-Isolationsfilm 19 durch photographisches Ätzen. Darauf folgend wird ein Aluminiumfilm durch Sputtern gebildet auf der gesamten Oberfläche der Halbleiterstruktur. Letztendlich wird der Aluminiumfilm selektiv entfernt durch photographisches Ätzen, so daß eine Verdrahtungsleitung 21 mit einem vorbestimmten Muster zurückgelassen wird auf dem Zwischenschicht Isolationsfilm 19.
  • Bei dem oben erwähnten Verfahren wird das EPROM nach der Auführungsform der vorliegenden Erfindung hergestellt.
  • Unter Benutzung des Herstellungsverfahren, das oben erwähnt wurde, kann ein EPROM 100, welches zuverlässiges Datenschreiben gewährleistet und eine hohe Durchbruchsspannung hat, und n-Kanal und p-Kanal MOSFETS 102 und 104, welche miniaturisiert sind, aber kaum einen Latch-up erleiden, für dasselbe Substrat geschaffen werden.
  • Bezugszeichen in dem Patentansprüchen dienen dem besseren Verständnis und sollen den Schutzumfang nicht begrenzen.

Claims (9)

1. Halbleitervorrichtung mit:
einem Halbleitersubstrat (1), welches eine Hauptoberfläche hat und von einem ersten Leitungstyp ist;
einem ersten Wallbereich (11), der in der Hauptoberfläche des Substrats (1) gebildet ist und vom ersten Leitungstyp ist;
einem ersten aktiven Element (100), welches in der Hauptoberfläche des Halbleitersubstrats (1) außerhalb des ersten Wallbereichs gebildet ist;
einem zweiten aktiven Element (102), das von dem ersten aktiven Element (100) verschieden ist und das gebildet ist in einem Oberflächenbereich des ersten Wallbereichs (11);
einem zweiten Wallbereich (12), der in der Hauptoberfläche des Substrats (1) gebildet ist und von einem zweiten Leitungstyp ist; und
einem dritten aktiven Element (104), das in einem Oberflächenbereich des zweiten Wallbereichs (12) gebildet ist;
wobei die Verunreinigungskonzentration des Substrats (1) bestimmt ist in Übereinstimmung mit den Charakterisitika des ersten aktiven Elements (100), und die Verunreinigungskonzentrationen in den ersten und zweiten Wallbereichen (11, 12) bestimmt sind, einen Latch-up dazwischen zu verhindern.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste aktive Element (100) eine nicht-flüchtige Speicherzelle ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die nicht-flüchtige Speicherzelle eine Ladungsträgerakkummulierungseinrichtung (5) zum Akkummulieren von Ladungsträgern beinhaltet.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Ladungsträgerakkummulierungseinrichtung (5) eine leitende Schicht beinhaltet.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweiten und dritten aktiven Elemente (102, 104) MOSFETS sind.
6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Substrat (11) eine Verunreinigungskonzentration von Rhol und der erste Wallbereich (11) eine Verunreinigungskonzentration von Rho2 hat, wobei die Verunreinigungskonzentrationen Rhol und Rho2 eine Beziehung haben, die ausgedrückt ist durch:
Rho1 < Rho2.
7. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste aktive Element (100) umfaßt:
erste und zweite Halbleiterbereiche (3&sub1;, 3&sub2;), welche in der Hauptoberfläche des Substrats (1) gebildet sind, wobei sie voneinander isoliert sind, und welche von einem zweiten Leitungstyp sind;
eine Ladungsträgerakkumulierungseinrichtung (5) zum Akkummulieren von Ladungsträgern, wobei die Ladungsträgerakkummulierungseinrichtung gebildet ist oberhalb des Oberflächenabschnitts des Substrats (1), der angesiedelt ist zwischen den ersten und zweiten Halbleiterbereichen (3&sub1;, 3&sub2;);
eine ersten Isolationsschicht (4), die angesiedelt ist zwischen der Ladungsträgerakkumulierungseinrichtung (5) und dem Substrat (1), zum elektrischen Isolieren der Ladungsträgerakkumulierungseinrichtung (5) und des Substrats (1) voneinander;
einer ersten leitenden Schicht (10), gebildet oberhalb der Ladungsträgerakkumulierungseinrichtung (5); und
einer zweiten Isolationseinrichtung (9), angesiedelt zwischen der ersten leitenden Schicht (10) und der Ladungsträgerakkumulierungseinrichtung (5), zum elektrischen Isolieren der ersten leitenden Schicht (10) und der Ladungsträgerakkumulierungseinrichtung (5) voneinander; wobei das zweite aktive Element (102) umfaßt:
dritte und vierte Halbleiterbereiche (13&sub1;, 13&sub2;), welche in einem Oberflächenbereich des ersten Wallbereichs (11) gebildet sind, wobei sie voneinander isoliert sind und welche vom zweiten Leitungstyp sind;
eine zweite leitende Schicht (15), die oberhalb des Oberflächenabschnitts des ersten Wallbereichs (11) gebildet ist, welche angesiedelt ist zwischen dem dritten und vierten Halbleiterbereichen (13&sub1;, und 13&sub2;); und
eine dritte Isolationseinrichtung (14), angesiedelt zwischen der zweiten leitenden Schicht (15) und dem ersten Wallbereich (11), zum elektrischen Isolieren der zweiten leitenden Schicht (15) und des ersten Wallbereichs (11) voneinander; und
wobei das dritte aktive Element (104) umfaßt:
fünfte und sechste Halbleiterbereiche (16&sub1;, 16&sub2;), welche gebildet sind in einem Oberflächenbereich des zweiten Wallbereichs (12), wobei sie voneinander isoliert sind und welche vom ersten Leitungstyp sind;
eine dritte leitende Schicht (18), gebildet oberhalb des Oberflächenabschnitts des zweiten Wallbereichs (12), welche angesiedelt ist zwischen dem fünften und sechsten Halbleiterbereichen (16&sub1;, 16&sub2;); und
eine vierte Isolationsschicht (17), angesiedelt zwischen der dritten leitenden Schicht (18) und dem zweiten Wallbereich (12), zum elektrischen Tsolieren der dritten leitenden Schicht (18) und des zweiten Wallbereichs (12) voneinander.
8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die erste, zweite und vierte Isolationseinrichtung (4, 9, 14, 17) jeweils Isolationsfilme beinhalten.
9. Halbleitervorrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Ladungsträger- Akkummulierungseinrichtung (5) eine vierte leitende Schicht beinhaltet.
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