DE4442358A1 - SRAM-Zelle und Verfahren zum Herstellen von SRAM-Zellen - Google Patents

Description

Technisches Gebiet

Diese Erfindung bezieht sich auf Bausteine für einen statischen Speicher mit wahlfreiem Zugriff, kurz bezeichnet als SRAM-Bausteine (SRAM = stativ random access memory). Insbesondere bezieht sie sich auf eine Konfiguration für eine kleine SRAM-Zelle. Darüberhinaus bezieht sie sich auf ein Verfahren zur Herstellung von SRAM-Halbleiterchips.

Hintergrundtechnik

Mit dem Fortschreiten der informationsverarbeitenden Schaltungen zu höheren Stufen der Integration gibt es ein Wachstum in der Matrixgröße für Cache-Speicher und eingebettete Matrizen, gibt es eine wachsende Verwendung von Cache-Speichern in Maschinen mit hohem Datenvolumen, und eine wachsende Benutzung von CMOS-Matrizen in großen, sogenannten Datenverarbeitungsmaschinen am oberen Ende, gibt es Zwänge, die Größe von CMOS SRAM-Zellen zu verringern. Ohne solche Verringerung der Größe ist es notwendig, Investitionen zu tätigen für größere Chips, eine agressivere Lithographie und vertikale Erweiterungen. Solche Investitionen erhöhen die Kosten der Chips stark.

Zusätzlich zu der Forderung nach verringerter Fläche werden elektrische Forderungen für SRAM-Zellen zwingender. Zum Beispiel haben Normen für erhöhte Zuverlässigkeit dazu geführt, daß größere Verhältnisse der Bauelemente bei gegenwärtigen Produkten gefordert wurden. Auch ist die Rate für weiche Fehler, kurz bezeichnet als SER (Soft Error Rate) von großer Wichtigkeit. Projektionen aufgrund früherer Arbeit und vorläufiger Dimensionierung von Zellen, die auf 4 Megabyte- Chips benutzt wurden, zeigen an, daß eine Vergrößerung der gespeicherten Ladung höchstwahrscheinlich erforderlich ist, um eine übermäßige SER zu vermeiden. Ohne zusätzliche Kapazität kann die ursprüngliche, statisch gespeicherte Ladung ungenügend sein, um eine Störung in den gespeicherten Daten aufgrund "schachtförmig angesammelter" Ladung (feldverstärkte Ansammlung) zu verhindern, die zu schnell angesammelt wird, um durch den Strom von den p-Bauelementen kompensiert zu werden.

Ein anderes Problem, das mit kleineren Zellen verbunden ist, ist die Notwendigkeit komplizierter und daher dünnerer Verdrahtung bei verringerter Teilung an den sogenannten Stufen am hinteren Ende der Linie, abgekürzt als BEOL (BEOL = Back end of line), die benötigt werden, um Verbindungen zu logischen und peripheren SRAM-Schaltungen herzustellen. Es ist erwünscht, ein Layout und ein Verfahren für dichte SRAM-Zellen zu haben, das es erlaubt, die gegenwärtig verfügbare BEOL-Verdrahtung zu benutzen, wodurch die Kosten und die Zuverlässigkeitsprobleme vermieden werden, die mit einer Verdrahtung bei verringerter Teilungsgröße verbunden sind.

Zusammenfassung der Erfindung

Es ist ein Hauptziel der Erfindung, eine Konfiguration für eine kleine SRAM-Zelle anzugeben.

Es ist noch ein anderes Ziel der Erfindung, eine Konfiguration für eine SRAM-Zelle anzugeben, die, obwohl von kleinerem Ausmaß, elektrisch mit nachfolgenden Verdrahtungslagen verbunden werden kann, die eine relativ große Teilung besitzen.

Es ist ein anderes Ziel der Erfindung, ein Verfahren anzugeben für das Herstellen einer kleinen SRAM-Zelle, die für hochdichte Anwendungen geeignet ist.

Gemäß der Erfindung wird eine Speicher-Selbsthalteschaltung auf einem Halbleitersubstrat gebildet. Die Speicher-Selbsthalteschaltung umfaßt eine das Gate isolierende Schicht über dem Substrat, flache, durch die Isolierschicht hindurch und in dem Substrat gebildet Gräben, um für eine Isolierung der Bauelemente zu sorgen, und dotierte Zonen in dem Substrat zwischen den flachen Gräben. Die dotierten Zonen definieren Source- und Drain-Gebiete. Gate-Stapel werden über Zonen des den dotierten Zonen benachbarten Oxids gebildet. Ein planarisierter Isolator wird zwischen den Gate-Stapeln gebildet. Öffnungen werden in dem planarisierten Isolator für Kontakte zu den dotierten Zonen und den Gate-Stapeln vorgesehen. Leitendes Material füllt die Öffnungen, um Kontakte für die dotierten Zonen und für die Gate-Stapel zu bilden. Eine mit einem Muster versehene Schicht aus leitendem Material auf dem planarisierten Isolator verbindet ausgewählte der Kontakte, um Teile der Selbsthalteschaltung zu verdrahten.

Die Erfindung ist auch auf eine SRAM-Zelle mit 6 Bauelementen gerichtet, die auf einem Siliziumsubstrat gebildet wird. Die Zelle umfaßt einen tiefen Isoliergraben, der in dem Substrat gebildet wird, eine erste Selbsthalteschaltung, die zwei Transistoren einschließt, die auf einem p-leitenden Material auf einer ersten Seite des Grabens gebildet wurden, eine zweite Selbsthalteschaltung, die zwei Transistoren einschließt, die auf dem n-leitenden Material auf einer zweiten Seite des Grabens gegenüber der ersten Seite des Grabens gebildet wurden, Verbindungsmittel, um die Transistoren der ersten Selbsthalteschaltung mit den Transistoren der zweiten Selbsthalteschaltung kreuzweise zu verdrahten, wobei die Verbindungsmittel Leiter einschließen, die im wesentlichen senkrecht zu dem Graben angeordnet sind, und zwei Zugriffs- Transistoren, die auf die Selbsthalteschaltungen zugreifen, wobei die Zugriffs-Transistoren auf der zweiten Seite des Grabens angeordnet sind.

Die Erfindung ist weiter auf ein Verfahren gerichtet zum getrennten Bilden von Kontakten an Diffusionszonen und Gate- Stapeln auf einem Halbleitersubstrat. Das Verfahren umfaßt die Schritte des Bildens einer entsprechenden Ätzstoppschicht über dem Substrat und den Gate-Stapeln, Bildens einer Passivierungsschicht über der Ätzstoppschicht mit einer Dicke, die zumindest ausreichend ist, um die Gate-Stapel zu bedecken, Planarisierens der Passivierungsschicht in einer Ebene, die der Ätztstoppschicht entspricht, Bildens erster Öffnungen in der Passivierungsschicht und den Gate-Stapeln, wobei die Öffnungen so positioniert werden, daß sie saumlos zu den Diffusionszonen und von einer genügenden Tiefe sind, um elektrischen Kontakt mit den Gate-Stapeln, aber nicht mit den Diffusionszonen zu machen, Bildens verschiedener zweiter Öffnungen in der Passivierungsschicht und der Ätzstoppschicht, die saumlos zu den Gate-Stapeln und von einer genügenden Tiefe sind, um elektrischen Kontakt mit den Diffusionszonen zu machen, aber auf den Gate-Stapeln von ungenügender Tiefe sind, um elektrischen Kontakt zu den Gate-Stapeln zu machen, und Füllens der ersten Öffnungen und der zweiten Öffnungen mit einem leitenden Material, wobei das leitende Material die Kontakte bildet.

Kurze Beschreibung der Zeichnung

Fig. 1 ist ein Schaltbild einer SRAM-Zelle gemäß der Erfindung.

Fig. 2 bis Fig. 8 sind vergrößerte Querschnittsdarstellungen von Prozeßschritten, die benutzt wurden, um die Zelle nach Fig. 1 zu bilden.

Fig. 9 ist eine vergrößerte, etwas schematische Querschnittsansicht eines Substrates, das gemäß den Prozeßschritten der Fig. 2 bis Fig. 8 verarbeitet wurde, die die Verbindung mit zusätzlichen Verdrahtungsebenen zeigt.

Fig. 10 ist eine Draufsicht auf die Zelle nach Fig. 1 in einem etwas kleineren Maßstab als Fig. 2 bis Fig. 8.

Fig. 11 ist eine Draufsicht ähnlich der nach Fig. 10 auf die Zelle der Fig. 1, aber ohne darin gebildete Kondensatoren.

Fig. 12 ist eine Draufsicht ähnlich der nach Fig. 10 auf die Zelle der Fig. 1, die die darin gebildeten Kondensatoren darstellt.

Fig. 13 ist eine Draufsicht ähnlich der nach Fig. 10 auf die Zelle nach Fig. 1 mit einer anschließend hinzugefügten Verdrahtungsebene.

Genauere Beschreibung der bevorzugten Ausführungsbeispiele

Fig. 1 stellt eine SRAM-Zelle mit 6 Bauelementen gemäß der Erfindung dar. Die Source-Anschlüsse zweier n-leitender Feldeffekttransistoren 1 und 2 sind mit einer gemeinsamen Masse-Ebene verbunden. Dies ist deshalb vorteilhaft, weil irgend eine Fehlanpassung in dem Kontaktwiderstand nicht die Instabilität erhöht.

Eine aus den Transistoren 1 und 2 gebildete Selbsthalteschaltung ist mit einer Selbsthalteschaltung kreuzweise verdrahtet, die aus den p-leitenden Feldeffekttransistoren 3 und 4 gebildet wird, deren Source-Anschlüsse mit einer Versorgungsspannung VDD verbunden sind. Ein Zugriffs-Transistor 5 verbindet die Transistoren 1 und 3 mit einer Bitleitung BL. Ein zweiter Zugriffs-Transistor 6 verbindet die Transistoren 2 und 4 mit der Bitleitung BL. Die Gate-Anschlüsse der Transistoren 5 und 6 sind mit der Wortleitung WL verbunden.

Eingebaute Kondensatoren Cb1 und Cb2 sind zwischen den Drain- Anschlüssen der Selbsthalteschaltung kreuzgekoppelt. Diese Kondensatoren wirken parallel dem Entladestrom entgegen. Weiter wird jedes Anwachsen der Spannung auf der niedrigen Seite über diese Kondensatoren gekoppelt, um zu der Spannung auf der hohen Seite hinzugefügt zu werden. Daher kann die effektiv in der Zelle gespeicherte Ladung als Folge des Vorhandenseins dieser Kondensatoren um so viel wie um einen Faktor vier erhöht werden. Jedoch ist die Kapazität nicht groß genug, um die Schreibzeit der Zelle wesentlich zu verschlechtern. In Zellen, die für eine Dichte dimensioniert sind, die benutzt wird, um 4 Megabit-Speicherchips zu bilden, kann eine Erhöhung der gespeicherten Ladung der Zelle von beispielsweise 10 Femtocoulomb auf 30 Femtocoulomb eine Abnahme der Rate für weiche Fehler um eine Größenordnung zur Folge haben. Das liegt daran, daß eine Zelle mit sehr kleiner gespeicherter Ladung durch eine "schachtförmige" Ladungsansammlung gestört werden kann. Das ist feldverstärkte Leitfähigkeit längs einer Alpha- Spur, die die Verarmungszone schneidet, die mit einem Drain- Knoten verbunden ist. Ein Stromimpuls dieser Art kann schneller sein als die Zeitkonstante für das Liefern von Strom durch das p-Bauelement. Wenn die gespeicherte Ladung der Zelle groß genug ist, um diese anfängliche schnelle Ladungsansammlung auszugleichen, ist der Strom des p-Bauelementes hoch genug, um jede zusätzliche Ladung zu kompensieren, die durch eine Zelle gesammelt wird. Dies gilt insbesondere für die Zelle der vorliegenden Erfindung, da die selbstausgerichteten Kontakte in Kombination mit der Isolation durch einen flachen Graben es zulassen, daß eine relativ kleine diffundierte Fläche der Drain-Knoten Ladung ansammelt, wie das unten genauer erklärt wird.

Die Zelle nach Fig. 1 sollte mit angemessenen Bauelementgrößen für eine zuverlässige Lese- und Schreibstabilität und eine vernünftige Leistung entworfen werden. Zum Beispiel wird die Zelle so entworfen, daß sie ein Beta-Verhältnis von 1,7 des Verhältnisses von Breit zu Länge, kurz als BLV bezeichnet, der Bauelemente der Selbsthalteschaltung zum BLV der Zugriffs- Bauelemente aufweist. Die Kondensatoren Cb1 und Cb2 erhöhen auch die Stabilität für die Schreibgrenze. Das BLV des Zugriffs-Bausteins zu dem BLV der p-leitenden Transistoren sollte ungefähr 1,47 betragen. Darüber hinaus weist der Zugriffs-Baustein für einen richtigen Betrieb unter Einbrennbedingungen eine um 0,1 Mikrometer breitere Kanallänge als die minimale auf, um sicherzustellen, daß er abgeschaltet ist, wenn die Wortleitung niedrig ist. Der Baustein hat ein BLV von 1,9. Dieses Verhältnis hat in Kombination mit einer kleinen Kontakfläche für die Bitleitung eine gute Geschwindigkeit für die Entwicklung des Lesesignals zur Folge. Alternativ kann die Zellenfläche zum Erzielen einer höheren Lesegeschwindigkeit um etwa 20% vergrößert werden durch Vergrößern der Breiten der Wortleitungs-Bauelemente um einen Faktor zwei und anderer Bauelementbreiten so, daß die gleiche Lese- und Schreibstabilität aufrechterhalten wird. Der Aufbau der Zelle gemäß der vorliegenden Erfindung, wie er unten genauer beschrieben wird, hat eine dichtere und schnellere periphere Schaltung, insbesondere für den Teil zur Folge, der bezüglich der Teilung an die Zelle angepaßt ist.

Es wird auf Fig. 2 Bezug genommen. Die Zelle gemäß Fig. 1 wird auf einem p-leitenden Substrat hergestellt, das eine darin gebildete n-Wanne 12 aufweist, die unmittelbar an einen tiefen Isolationsgraben 14 angrenzt. Der Graben 14 und andere Isolationszonen werden durch irgendeinen aus einer Anzahl gut bekannter Prozesse, die Lithographie, Ätzen, Füllen mit einem isolierenden Material und Planarisierung einschließen, gebildet. Zum Beispiel werden flache Gräben auch an Positionen gebildet, wie das genauer unten unter Bezugnahme auf die Fig. 10 bis 13 erläutert wird.

Eine Gate-Oxidschicht 16 wird dann auf der Oberfläche des Substrates 10 gebildet. Eine Reihe von Schichten, die schließlich Gate-Stapel 18 bilden, wird dann nacheinander über die Gate-Oxidschicht 16 abgeschieden. Diese schließen eine Polysiliziumschicht 20 ein, die ungefähr 150 nm dick ist und aus n⁺- oder p⁺-Material gebildet ist. Eine Diffusionssperrschicht 22, die zum Beispiel aus Titannitrid gebildet wird und eine Dicke von 100 nm besitzt, wird über der Schicht 20 abgeschieden. Darauf kann eine Titansilizid- oder Wolframschicht 24 folgen, die eine Dicke von ungefähr 100 nm besitzt. Das Vorhandensein dieser Schicht verringert den Schichtwiderstand des Gates. Schließlich wird eine durch Kathodenzerstäubung aufgebrachte Nitrid-Kappe 26, die auf eine Dicke von etwa 100 nm aufweist, abgeschieden. Auf diese Konfiguration wird unten Bezug genommen als auf ein "Polyzid"-Gate und auf die zu ihrer Bildung benutzten Materialien als auf "Polizide".

Nachdem die beschriebenen Schichten abgeschieden wurden, werden fotolithographische und Ätzprozesse benutzt, um selektiv Teile der Schichten zu entfernen, um die Gate-Stapel 18 zu bilden. Abstandshalter 28 aus Nitrid werden längs der Gate- Ränder gebildet. Source- und Drain-Zonen, wie zum Beispiel 29 und 30, werden dann durch Implantieren und Glühen in einer in der Technik gut bekannten Art gebildet. Vorzugsweise wird eine Titansilizidschicht 31 durch ein Selbstausrichtungs-Verfahren auf den Source- und Drain-Zonen gebildet, obwohl dies nicht wesentlich ist.

Es wird auf Fig. 3 Bezug genommen. Auf eine formengleiche Beschichtung aus Siliziumdioxid mit einer Dicke von ungefähr 50 nm folgt eine zusätzliche formengleiche Beschichtung aus Aluminiumoxid, ebenfalls ungefähr 50 nm dick, wie das durch die Schicht 32 (eine Doppelschicht) dargestellt wird. Die Verwendung dieser beiden Schichten erlaubt es, daß das Aluminiumoxid abgelöst wird, wobei das Siliziumdioxid als ein Puffer dient, so daß die darunterliegenden Diffusionszonen nicht beschädigt werden.

Eine zusätzliche formengleiche Schicht 34, die durch chemische Dampfabscheidung eines Nitrides gebildet wird, wird dann über der Schicht 32 abgeschieden. Schließlich wird eine dicke Passivierungsschicht 36, die aus einem Isolator, wie zum Beispiel einem Oxid (vorzugsweise Siliziumdioxid) gebildet wird, mit einer Dicke abgeschieden, die die Gate-Stapel 18 bedeckt. Die Passivierungsschicht 36 wird dann durch ein chemisch-mechanisches Polieren und/oder reaktives Ionenätzen (RIÄ) auf eine Höhe planarisiert, die im wesentlichen der Spitze der Gate-Stapel 18 entspricht.

Es wird auf Fig. 4 Bezug genommen. Eine Öffnung 40, die auch eine (KG)-Öffnung für den elektrischen Kontakt zu einem Gate genannt wird, wird mit einem Maskenprozeß durch ein Verfahren wie das RIÄ gebildet. Das Ätzen erfolgt durch die Nitrid/ Aluminiumoxid- und Siliziumdioxidschichten hindurch und tief genug in den Gate-Stapel, so daß die Wolframsilizidschicht 24 freigelegt und durchdrungen wird. Die Passivierungsschicht 36 wird bis zu einer ähnlichen Tiefe geätzt. Daher wird die Öffnung für einen Kontakt erzeugt, der überlappungsfrei sowohl zum Gate als auch zum passivierenden Oxid ist.

Es wird auf Fig. 5 Bezug genommen. Ein zweiter Satz von Öffnungen 42 wird für Kontakte zu der Diffusionszone vorgesehen. Diese Kontakte werden auch als (KD) bezeichnet. Diese Öffnung ist so plaziert, daß sie den Gate-Stapel nicht überlappt, aber Kontakt mit einer Diffusionszone macht. Es erfolgt das Hinunterätzen durch die Passivierungsschicht 36 hindurch zu einer Diffusionszone 43. Jedoch wird die Nitrid- Kappe 26 mit einer viel langsameren Geschwindigkeit geätzt, so daß das Wolframsilizid oder die Wolframschicht 24 nicht erreicht wird, und daher gibt es, wenn die Öffnung 42 mit einem elektrisch leitenden Material gefüllt wird, keinen Kontakt mit den elektrisch leitenden Teilen des Gate-Stapels 18.

Genauer gesagt wird, wenn die Maske, die benutzt wird, um die Öffnung 40 zu bilden, benutzt wird, das Nitrid über dem Gate zuerst geätzt, um den Aluminiumoxidfilm über dem Gate freizulegen. Der Aluminiumoxidfilm über dem Diffusionsgebiet wird aufgrund des dicken Oxidfilms über ihm nicht freigelegt. Jedoch werden das Aluminiumoxid und die aufgestäubten Nitridfilme geätzt, um das Polyzid-Gate (Fig. 4) zu ätzen.

Nach Fig. 5 werden die Passivierungsschicht 36 und die Nitridschicht 34 zuerst geätzt, wobei das Ätzen auf dem Aluminiumoxidfilm sowohl über der Diffusionszone und über dem Gate stoppt. Der Aluminiumoxidfilm wird dann geätzt, gefolgt von einem Oxidätzen, um die Titansilizidschicht 31 (wenn sie benutzt wird) über der Diffusionszone 43 zu kontaktieren oder, wenn die Schicht 31 nicht vorhanden ist, die Diffusionszone 43 direkt zu kontaktieren. Zu diesem Zeitpunkt ist das Polyzid- Gate noch durch die aufgestäubte Nitrid-Kappe 26 isoliert, so daß kein Kurzschließen auftritt.

Nachdem die Kontaktlöcher einmal geöffnet sind, wie das oben beschrieben wurde, kann ein damacine-Verfahren benutzt werden, um Wolframstifte 44A und 44B in den Öffnungen 42 bzw. 40 vorzusehen. Nach dem Füllen werden diese Zonen planarisiert, wie das in Fig. 6 dargestellt ist. Es wird keine Maske benötigt.

Es wird auf Fig. 7 Bezug genommen. Die elektrische Schicht 50 wird dann auf der planarisierten Fläche gebildet. Die Schicht 50 wird entfernt mit Ausnahme ausgewählter Zonen, wo sie als Isolator der Kondensatoren Cb1 und Cb2 (Fig. 1) benutzt wird. Eine Maske kann benutzt werden, um für dieses Entfernen zu sorgen. Schließlich wird, wie das in Fig. 7 und Fig. 8 dargestellt ist, ein dünner Film 52 aus Wolfram oder Aluminium abgeschieden und mit einem Muster versehen, um die elektrischen Leiter zu bilden. Wo dieser Film direkt einen Stift 44A oder 44B kontaktiert, wird eine elektrische Verbindung hergestellt. Wo der Film auf der dielektrischen Schicht 50 (Fig. 7) aufliegt, wird ein Kondensator gebildet.

Es wird auf Fig. 9 Bezug genommen. Das Substrat 10, auf dem die Prozeßschritte nach Fig. 2 bis Fig. 8 ausgeführt wurden, ist schematisch dargestellt. Die mit einem Muster versehene Metallisierungsschicht 52 eignet sich gut dazu, Kontakte 54 in ausgewählten Kontaktflächen 56 aufzunehmen. Die Kontakte 54 sind im wesentlichen Durchverbindungen durch eine Schicht aus isolierendem Material 58. Eine weitere Metallisierungsschicht 60 ist auf der Oberfläche der Schicht 58 und über den Kontakten 54 mit einem Muster versehen, um für zusätzliche Verdrahtung zu sorgen. Weiter können sich, wie das im Stand der Technik gut bekannt ist, zusätzliche Kontakte 62 nach oben durch eine zusätzliche isolierende Schicht 64 zu einer anderen mit einem Muster versehenen Metallschicht 66 erstrecken. Jedoch vereinfacht das Verfahren gemäß der Erfindung in Kombination mit dem Aufbau der Zellen, wie er unten beschrieben ist, das Ausmaß der Verdrahtung, die in den Schichten über den Kontakten 54 vorgenommen werden muß.

Es wird auf Fig. 10 Bezug genommen. Der Aufbau der Zelle auf der Ebene, die im wesentlichen der entspricht, die bei Beendigung der mit Bezug auf Fig. 6 beschriebenen Prozeßschritte vorhanden ist, ist dargestellt. Die Basiszelle ist klein mit Abmessungen von 3,6 µm × 5,0 µm für eine Zellfläche von 18,0 µm².

Die Transistoren 3 und 4 sind auf einer Seite des tiefen Grabens 14 lokalisiert, wobei ihre Flächen für die Gate-Stapel durch die Bezugszahlen 3′ und 4′ dargestellt sind. Die Transistoren 1 und 2, deren Flächen für die Gate-Stapel durch die Bezugszahlen 1′ und 2′ dargestellt sind, sind auf der Seite des tiefen Grabens 14 gegenüber der Stelle der Transistoren 3 und 4 angeordnet. Die Trennung der Transistoren 1 und 2 von den Transistoren 3 und 4 durch den verhältnismäßig schmalen tiefen Graben läßt es zu, daß diese Transistoren ganz dicht zueinander angeordnet sind und verringert daher die Fläche der Zelle. Die Zugriffs-Transistoren 5 und 6 sind auf der gleichen Seite des Grabens 14 wie die Transistoren 1 und 2 angeordnet, wobei die Gate-Flächen dargestellt sind durch 5′ bzw. 6′.

Die verschiedenen Bauelemente sind durch Isolationsflächen in Form flacher Gräben isoliert. Aktive dotierte Zonen schließen da, wo die Isolationsgräben nicht vorhanden sind, die generell als 70 bezeichnete Zone in Form eines umgedrehten Buchstabens T ein, der durch die Erweiterungen 72 und 74 gebildet wird, wie auch eine generell C-förmige Fläche 76, die einen Teil 78 aufweist, der in Fig. 10 horizontal verläuft, wie auch zwei Teile 80 und 82, die in Fig. 10 vertikal verlaufen. Die Zone 76 weist zwei ausgesparte Zonen 84 und 86 auf, die nicht dotiert sind.

Der mehrlagige Aufbau der Gate-Gebiete einschließlich des Polysiliziums und verschiedener anderer Schichten, die oben beschrieben wurden, verlängert sich tatsächlich von den Gate- Gebieten aus, um die Leiter 88 und 90 zu bilden. Wo immer diese Leiter eine aktive, dotierte Siliziumzone überqueren, wird ein Kanal des Bauelementes unter der Oxidbeschichtung gebildet, wie das oben beschrieben wurde. Die Diffusionszonen werden dann durch einen selbstausrichtenden MOS-Prozeß gebildet, wobei Zonen auf jeder Seite des Kanals die Source-Anschlüsse und Drain-Anschlüsse sind. Die Source-Anschlüsse der Transistoren 1, 2, 3 und 4 sind alle mit einer Seite der Stromversorgung verbunden, wie das genauer unten beschrieben wird.

Um die in Fig. 10 gezeigte Verdrahtung zu vollenden, werden Kontakte vorgesehen, wie das oben mit Bezug auf Fig. 6 diskutiert wurde. Darüber hinaus sorgt, wenn Kontakte 44A (Fig. 6) vorgesehen sind, eine zugehörige Metallisierungsschicht für die Drähte 44C und 44D, um die Drain-Anschlüsse der Transistoren 1 und 3 und der Transistoren 2 und 4 miteinander zu verbinden. Es versteht sich, daß diese zwei getrennten Metallisierungsprozesse (KG und KD) in jeder gewünschten Reihenfolge ausgeführt werden können.

Die Wortleitunge WL wird auch aus dem gleichen Material gebildet wie der Gate-Stapel, und Teile davon begrenzen die Gate-Anschlüsse der Transistoren 5 und 6. Während des gleichen Maskenschrittes, der benutzt wird, um die Drähte 44C und 44D vorzusehen, werden auch die Metallisierungszonen 92, 94, 96 und 98 gebildet. Diese sorgen für Kontaktflächen KF für die Bitleitungen und Masse bzw. VDD. An diesem Punkt ist die gesamte Verdrahtung vollständig, die erforderlich ist für das Vervollständigen der Strukturen nach Fig. 7 oder Fig. 8 mit Ausnahme der Schicht 52.

Es wird auf Fig. 11 Bezug genommen. Ein Aufbau ohne die Kondensatoren Cb1 und Cb2 wird hergestellt. Die Schicht 52 sorgt für Metallisierungszonen 100, 102, 104, 106 und 108. Die Selbsthalteschaltungen sind kreuzweise durch die Zonen 104 und 106 miteinander verbunden und anstatt daß Kondensatoren gebildet werden, sind dort einfache durchgehende elektrische Leiter vorhanden.

Wenn es erwünscht ist, das zu tun, können an diesem Punkt Verbindungen auch zu VDD und nach Masse gemacht werden. Dies kann auf dieser Stufe ohne die Benutzung einer zusätzlichen Kontaktmasse erfolgen.

Es wird auf Fig. 12 Bezug genommen. Bevor zusätzliche Metallisierungszonen, wie zum Beispiel die in Fig. 11 hinzugefügten, darauf plaziert werden, werden die elektrischen Oxidzonen 50A und 50B gebildet (entsprechend dem Isolator 50 nach Fig. 7). Die Metallisierungsschicht 52 nach Fig. 7 wird dann in den Zonen 100A, 102A, 104A und 106A gebildet. Die Zonen 100A und 102A sind sehr ähnlich den Zonen 100 bzw. 102 nach Fig. 11. Jedoch besitzen die Zonen 104A und 106A Erweiterungen, die über geeignete Zonen 50A und 50B der Isolierschicht gebildet wurden, um die Kondensatoren Cb1 und Cb2 zu definieren. Somit ist der Baustein nach Fig. 1 erzeugt.

Es wird auf Fig. 13 Bezug genommen. Im nachfolgenden Prozeßschritten werden die Kontaktflächen mit leitendem Material gefüllt, um die Durchverbindungen 110, 112, 114 und 116 zu bilden, jede aus einem leitenden Material, das dem Kontakt 54 nach Fig. 9 entspricht. Schließlich wird eine zusätzliche Metallisierungsschicht 60 abgeschieden und mit einem Muster versehen, um Bitleitungskontakte 118 und 120, das Verbindungsstück 122 zur Wortleitung, den Masseleiter 124 und den VDD- Leiter 126 zu bilden. Diese leitenden Zonen werden wiederum mit nachfolgenden Verdrahtungsebenen verbunden, wie das in Fig. 9 dargestellt ist.

Während die Erfindung besonders im Hinblick auf bevorzugte Ausführungsbeispiele dargestellt und beschrieben wurde, versteht es sich für die Fachleute, daß Änderungen in der Form und in Einzelheiten vorgenommen werden können, ohne den Schutzumfang und den Geist der Erfindung zu verlassen.

Claims (3)

1. Speicher-Selbsthalteschaltung, die auf einem Halbleitersubstrat gebildet wurde, umfassend:
eine Gate-Isolierschicht über dem Substrat,
flache, durch die Isolierschicht hindurch und in dem Substrat gebildete Gräben, um für die Isolation des Bausteins zu sorgen,
dotierte Zonen in dem Substrat zwischen den flachen Gräben, wobei die dotierten Zonen Source- und Drain-Gebiete definieren,
Gate-Stapel über Zonen des Oxides, das den dotierten Zonen benachbart ist,
einen planarisierten Isolator, der zwischen den Gate- Stapeln gebildet wurde,
Öffnungen in dem planarisierten Isolator für Kontakte zu den dotierten Zonen und den Gate-Stapeln,
leitendes Material, das die Öffnungen ausfüllt, um Kontakte für die dotierten Zonen und für die Gate-Stapel zu bilden und
eine mit einem Muster versehene Schicht aus einem leitenden Material auf dem planarisierten Isolator zum Verbinden ausgewählter Kontakte für das Verdrahten der Selbsthalteschaltung.

2. Eine SRAM-Zelle aus sechs Bauelementen, die auf einem Siliziumsubstrat gebildet wird, umfassend:
einen in dem Substrat gebildeten tiefen Isolationsgraben,
eine erste Selbsthalteschaltung, die zwei Transistoren einschließt, die aus p-leitendem Material auf einer ersten Seite des Grabens gebildet werden,
eine zweite Selbsthalteschaltung, die zwei Transistoren einschließt, die aus n-leitendem Material auf einer zweiten Seite des Grabens gegenüber der ersten Seite des Grabens gebildet werden.
Verbindungsmittel zum elektrischen kreuzweisen Verdrahten der Transistoren der ersten Selbsthalteschaltung mit den Transistoren der zweiten Selbsthalteschaltung, wobei die Verbindungsmittel Leiter einschließen, die im wesentlichen senkrecht zu dem Graben angeordnet sind, und
zwei Zugriffs-Transistoren, für das Zugreifen auf die Selbsthalteschaltungen, wobei die Zugriffs-Transistoren auf der zweiten Seite des Grabens angeordnet sind.

3. Verfahren zum Bilden von Kontakten auf den Diffusionszonen und Gate-Stapeln auf einem Halbleitersubstrat, umfassend die Schritte des:

• a) Bildens einer formengleichen Ätzstoppschicht über dem Substrat und den Gate-Stapeln,
• b) Bildens einer passivierenden Schicht über der Ätzstoppschicht mit einer Dicke, die zumindest ausreicht, um die Gate-Stapel zu bedecken.
• c) Planarisieren der Passivierungsschicht auf einer Höhe, die der Ätzstoppschicht entspricht.
• d) Bildens erster Öffnungen in der Passivierungsschicht und den Gate-Stapeln, wobei die Öffnungen so positioniert werden, daß sie saumlos zu den Diffusionszonen und von einer genügenden Tiefe sind, um elektrischen Kontakt mit den Gate-Stapeln, aber nicht mit den Diffusionszonen zu machen.
• e) Bildens zweiter Öffnungen in der Passivierungsschicht und der Ätzstoppschicht, die saumlos zu den Gate-Stapeln und von einer genügenden Tiefe sind, um elektrischen Kontakt mit den Diffusionszonen zu machen, aber auf den Gate-Stapeln von ungenügender Tiefe sind, um elektrischen Kontakt mit den Gate-Stapeln zu machen, und
• f) Füllens der ersten Öffnungen und der zweiten Öffnungen mit einem leitenden Material, wobei das leitende Material die Kontakte bildet.