JPS61144843A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61144843A JPS61144843A JP59266160A JP26616084A JPS61144843A JP S61144843 A JPS61144843 A JP S61144843A JP 59266160 A JP59266160 A JP 59266160A JP 26616084 A JP26616084 A JP 26616084A JP S61144843 A JPS61144843 A JP S61144843A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05553—Shape in top view being rectangular
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、配線パターンの変更によって、入力バッファ回路又
は出力バッファ回路を構成することが可能な入出力バッ
ファ回路を有する半導体集積回路装置に適用して有効な
技術に関するものである。
に、配線パターンの変更によって、入力バッファ回路又
は出力バッファ回路を構成することが可能な入出力バッ
ファ回路を有する半導体集積回路装置に適用して有効な
技術に関するものである。
［背景技術］
例えば、コンピュータ用の半導体集積回路装置は、短時
間内に少量多品種を設計する必要があるために、所謂、
マスタスライス方式を採用する傾向にある。この半導体
集積回路装置は、配線パターンの変更によって、種々の
論理機能を構成することができる。このため、多種類の
外部機器との電気的接続の不適合を発生させないために
、入力バッファ回路又は出力バッファ回路を設けている
。
間内に少量多品種を設計する必要があるために、所謂、
マスタスライス方式を採用する傾向にある。この半導体
集積回路装置は、配線パターンの変更によって、種々の
論理機能を構成することができる。このため、多種類の
外部機器との電気的接続の不適合を発生させないために
、入力バッファ回路又は出力バッファ回路を設けている
。
入力バッファ回路又は出力バッファ回路は、外部機器と
の接続でそれらの位置を変更させる必要があるので、位
置を固定することができない。
の接続でそれらの位置を変更させる必要があるので、位
置を固定することができない。
そこで、入力バッファ回路のデバイスパターン及び出力
バッファ回路のデバイスパターンを有する入出力バッフ
ァ回路を構成し、論理回路を構成する配線パターンと同
一製造工程でいずれかのバッファ回路を構成している。
バッファ回路のデバイスパターンを有する入出力バッフ
ァ回路を構成し、論理回路を構成する配線パターンと同
一製造工程でいずれかのバッファ回路を構成している。
しかしながら、前記入出力バッファ回路は１両方のデバ
イスパターンを用意する必要があり、一方のバッファ回
路を構成すると他方のバッファ回路のデバイスパターン
が無駄になる。これによって、半導体集積回路装置の集
積度の低下を生じる。
イスパターンを用意する必要があり、一方のバッファ回
路を構成すると他方のバッファ回路のデバイスパターン
が無駄になる。これによって、半導体集積回路装置の集
積度の低下を生じる。
そこで、同一のデバイスパターンによって、入力バッフ
ァ回路と出力バッファ回路とを構成できる入出力バッフ
ァ回路を有する半導体集積回路装置が本願出願人によっ
て出願されている（特願昭５８−１３４３１６号）、具
体的には、入力バッファ回路を構成する静電気破壊防止
回路の保護ＭＩＳＦＥＴ（ダイオード）及び内部集積回
路の入力段回路と、出力バッファ回路を構成する出力用
トランジスタ及び内部集積回路の出力段回路とを同一の
デバイスパターンで構成できるようになっている。
ァ回路と出力バッファ回路とを構成できる入出力バッフ
ァ回路を有する半導体集積回路装置が本願出願人によっ
て出願されている（特願昭５８−１３４３１６号）、具
体的には、入力バッファ回路を構成する静電気破壊防止
回路の保護ＭＩＳＦＥＴ（ダイオード）及び内部集積回
路の入力段回路と、出力バッファ回路を構成する出力用
トランジスタ及び内部集積回路の出力段回路とを同一の
デバイスパターンで構成できるようになっている。
しかしながら、かかる技術における検討の結果、本発明
者は、大きな占有面積を必要とする静電破壊防止回路の
保護抵抗素子が多結晶シリコン膜でその内部に設けられ
ているので、人出力バッファ回路の占有面積が増大し、
半導体集積回路装置の集積度を低下させるという問題点
を見出した。
者は、大きな占有面積を必要とする静電破壊防止回路の
保護抵抗素子が多結晶シリコン膜でその内部に設けられ
ているので、人出力バッファ回路の占有面積が増大し、
半導体集積回路装置の集積度を低下させるという問題点
を見出した。
保護抵抗素子は、予期せぬ静電気で生じる過大電流の集
中による熱的破壊を防止するために、長く幅の太いパタ
ーンで１ ［ＫΩ］程度の抵抗値に設定する必要がある
からである。
中による熱的破壊を防止するために、長く幅の太いパタ
ーンで１ ［ＫΩ］程度の抵抗値に設定する必要がある
からである。
［発明の目的］
本発明の目的は１入出力バッフ７回路を有する半導体集
積回路装置において、前記人出力バッファ回路の占有面
積を低減し、その集積度の低下を抑制することが可能な
技術を提供することにある。
積回路装置において、前記人出力バッファ回路の占有面
積を低減し、その集積度の低下を抑制することが可能な
技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体集積回路装置に、少なくとも入力バッ
ファ回路を構成する静電気破壊防止回路の保護抵抗素子
及び保護ＭＩＳＦＥＴと、出力バッファ回路を構成する
出力用トランジスタとを同一のデバイスパターンで構成
できる入出力バッファ回路を備える。
ファ回路を構成する静電気破壊防止回路の保護抵抗素子
及び保護ＭＩＳＦＥＴと、出力バッファ回路を構成する
出力用トランジスタとを同一のデバイスパターンで構成
できる入出力バッファ回路を備える。
これによって、１つのデバイスパターンで入力バッファ
回路又は出力バッファ回路を構成するこ゛とができ、面
積に無駄がなくなるので５入出力バッファ回路の占有面
積を低減し、半導体集積回路装置の集積度の低下を抑制
することができる。
回路又は出力バッファ回路を構成するこ゛とができ、面
積に無駄がなくなるので５入出力バッファ回路の占有面
積を低減し、半導体集積回路装置の集積度の低下を抑制
することができる。
以下、禾発明の構成について１本発明を、マスタスライ
ス方式を採用するＣＭＩＳを有する半導体集積回路装置
に適用した実施例とともに説明する。
ス方式を採用するＣＭＩＳを有する半導体集積回路装置
に適用した実施例とともに説明する。
Ｃ実施例コ
第１図乃至第３図は１本発明の一実施例を説明するため
の図であり、第１図は、半導体集積回路装置の概略構成
を示す平面図、第２図は、配線パターンが施されていな
い第１図の要部における具体的な構成を示す平面図、第
３図は、第２図の■−■切断線における断面図である。
の図であり、第１図は、半導体集積回路装置の概略構成
を示す平面図、第２図は、配線パターンが施されていな
い第１図の要部における具体的な構成を示す平面図、第
３図は、第２図の■−■切断線における断面図である。
第２図及びこれ以後の平面図において、本実施例の構成
をｂかり易すくするために、各導電層間に設けられるフ
ィールド絶縁膜以外の絶縁膜は図示しない。
をｂかり易すくするために、各導電層間に設けられるフ
ィールド絶縁膜以外の絶縁膜は図示しない。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図において、１はマスタスライス方式を採用する半
導体集積回路装置である。
導体集積回路装置である。
２は外部入出力端子であり、半導体集積回路装置１１の
周辺部に複数配置されている。外部入出力端子２は、半
導体集積回路装置１の内部集積回路装置と外部機器とを
電気的に接続するようになっており、入力用又は出力用
として構成するこができるようになっている。
周辺部に複数配置されている。外部入出力端子２は、半
導体集積回路装置１の内部集積回路装置と外部機器とを
電気的に接続するようになっており、入力用又は出力用
として構成するこができるようになっている。
３は入出力バッファ回路であり、外部入出力端子２に対
応して半導体集積回路装置１の周辺部に複数配置されて
いる１入出力バッファ回路３は。
応して半導体集積回路装置１の周辺部に複数配置されて
いる１入出力バッファ回路３は。
内部集積回路と外部機器との間の信号レベルを制御する
ようになっている。
ようになっている。
４は単位セルであり、半導体集積回路装置１の中央部に
規則的に複数配置されて設けられている。
規則的に複数配置されて設けられている。
単位セル４は、基本設計により１つ又は複数の半導体素
子で構成されており、所定の配線パターンを施すことで
種々の論理機能を挿出できるようになっている。
子で構成されており、所定の配線パターンを施すことで
種々の論理機能を挿出できるようになっている。
５は基本セル列であり、複数の基本セル４を所定の方向
に配置して設けられている。基本セル列５は、その延在
する方向と交差する方向に所定の間隔で複数配置されて
いる。
に配置して設けられている。基本セル列５は、その延在
する方向と交差する方向に所定の間隔で複数配置されて
いる。
６は配線領域（配線チャネル）であり、基本セル列５間
に設けられている。配線領域６は、基本セル４で構成さ
れる論理回路間を電気的に接続する配線を形成するよう
になっている。
に設けられている。配線領域６は、基本セル４で構成さ
れる論理回路間を電気的に接続する配線を形成するよう
になっている。
第２図及び第３図において、７はｎ−型の半導体基板、
８はｐ−型のウェル領域、９は半導体素子間を電気的に
分離するフィールド絶縁膜、ｌＯは主としてＭＩＳＦＥ
Ｔのゲート絶縁膜を構成する絶縁膜である。
８はｐ−型のウェル領域、９は半導体素子間を電気的に
分離するフィールド絶縁膜、ｌＯは主としてＭＩＳＦＥ
Ｔのゲート絶縁膜を構成する絶縁膜である。
１１は導電層であり、絶縁膜１０を介してｎチャネルＭ
ＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴ形成領域となる
半導体基板７及びウェル領域８の主面上部に設けられて
いる。導電層１１は、ＭＩＳＦＥＴのゲート電極を構成
するようになっており５例えば多結晶シリコン膜等の製
造工程における第１層目の導電層形成工程によって構成
される。
ＩＳＦＥＴ及びＰチャネルＭＩＳＦＥＴ形成領域となる
半導体基板７及びウェル領域８の主面上部に設けられて
いる。導電層１１は、ＭＩＳＦＥＴのゲート電極を構成
するようになっており５例えば多結晶シリコン膜等の製
造工程における第１層目の導電層形成工程によって構成
される。
１２はｎ９型の半導体領域であり、導電層１１の両側部
のウェル領域８主面部に設けられている。
のウェル領域８主面部に設けられている。
半導体領域１２は、ＭＩＳＦＥＴのソース領域又はドレ
イン領域を構成するようになっている。
イン領域を構成するようになっている。
１３はｐ＋型の半導体領域であり、導電層１１両側部の
半導体基板７主面部に設けられている。
半導体基板７主面部に設けられている。
半導体領域１３は、ＭＩＳＦＥＴのソース領域又はドレ
イン領域を構成するようになっている。
イン領域を構成するようになっている。
ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ １乃至Ｑ
ｎ ？は。
ｎ ？は。
主として、ウェル領域８．絶縁膜ｌＯ１導電層１１及び
一対の半導体領域１２によって構成されている。
一対の半導体領域１２によって構成されている。
ｐチャネルＭＩＳＦＥＴＱＰは、主として、半導体基板
７．絶縁膜１０、導電層１１及び一対の半導体領域１３
によって構成されている。
７．絶縁膜１０、導電層１１及び一対の半導体領域１３
によって構成されている。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ Ｉ乃至Ｑ ｎ ｓは
、ソース領域又はドレイン領域となる半導体領域１２の
少なくとも一方を共有させて直列接続して設けられてい
る。このＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ １乃至Ｑ
ｎ ｔｓは、入力バッファ回路の静電気破壊防止回路の
保護抵抗素子及び保護ＭＩＳＦＥＴ（ダイオード）又は
出力バッファ回路の出力用トランジスタのデバイスパタ
ーンを構成している。例えば１Ｍｌ５ＦＥＴＱｎ１乃至
Ｑ ｎ ｓのゲート幅を２００［μｍ］、ｍ−。
、ソース領域又はドレイン領域となる半導体領域１２の
少なくとも一方を共有させて直列接続して設けられてい
る。このＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ １乃至Ｑ
ｎ ｔｓは、入力バッファ回路の静電気破壊防止回路の
保護抵抗素子及び保護ＭＩＳＦＥＴ（ダイオード）又は
出力バッファ回路の出力用トランジスタのデバイスパタ
ーンを構成している。例えば１Ｍｌ５ＦＥＴＱｎ１乃至
Ｑ ｎ ｓのゲート幅を２００［μｍ］、ｍ−。
電極間ピッチを１８［μｍ］程度で構成する。なお、こ
のデバイスパターンは、使用目的に応じて、サイズ、形
状１Ｍｌ５ＦＥＴＱｎの数等を変更してもよい。
のデバイスパターンは、使用目的に応じて、サイズ、形
状１Ｍｌ５ＦＥＴＱｎの数等を変更してもよい。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ？及びＱｐは、ＣＭ
ＩＳを構成できるようになっており、内部集積回路の入
力段回路又は内部集積回路の出力段回路のデバイスパタ
ーンを構成している。なお、このデバイスパターンは、
前記と同様に、使用目的に応じて、サイズ、形状、ＭＩ
ＳＦＥＴＱｎ、Ｑｐの数等を変更してもよい。
ＩＳを構成できるようになっており、内部集積回路の入
力段回路又は内部集積回路の出力段回路のデバイスパタ
ーンを構成している。なお、このデバイスパターンは、
前記と同様に、使用目的に応じて、サイズ、形状、ＭＩ
ＳＦＥＴＱｎ、Ｑｐの数等を変更してもよい。
すなわち１本実施例において１入出力バッファ回路３は
、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ Ｉ乃至Ｑ ｎ ６
で構成したデバイスパターンと、ＭＩ ５ＦＥＴＱｎｔ
及びＱｐで構成したデバイスパターンとを有している。
、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ Ｉ乃至Ｑ ｎ ６
で構成したデバイスパターンと、ＭＩ ５ＦＥＴＱｎｔ
及びＱｐで構成したデバイスパターンとを有している。
１４は半導体素子等を覆う絶縁膜である。
次に、論理回路を構成する配線パターンと同一製造工程
で、前記入出力バッフ７回路３に配線を形成し、入力バ
ッファ回路又は出力バッファ回路を構成した例について
説明する。
で、前記入出力バッフ７回路３に配線を形成し、入力バ
ッファ回路又は出力バッファ回路を構成した例について
説明する。
第４図乃至第７図は、本発明の一実施例を説明するため
の図であり、第４図は、入力バッファ回路の等価回路図
、第５図は、第４図の等価回路図で入力バッファ回路を
構成したときの要部平面図。
の図であり、第４図は、入力バッファ回路の等価回路図
、第５図は、第４図の等価回路図で入力バッファ回路を
構成したときの要部平面図。
第６図は、出力バッファ回路の等価回路図、第７図は、
第６図の等価回路図で出力バッファ回路を構成したとき
の要部平面図である。なお、第５図及び第７図において
１本実施例の構成をわかり易すくするために、配線パタ
ーン（外部入出力端子２を除く）を簡略化して実線で示
し、配線間の接続部及び配線と半導体領域１２．１３と
の接続部を簡略化して・点で示す。
第６図の等価回路図で出力バッファ回路を構成したとき
の要部平面図である。なお、第５図及び第７図において
１本実施例の構成をわかり易すくするために、配線パタ
ーン（外部入出力端子２を除く）を簡略化して実線で示
し、配線間の接続部及び配線と半導体領域１２．１３と
の接続部を簡略化して・点で示す。
第４図乃至第７図において、Ｖｃｃは電源電圧端子（例
えば、５ ［Ｖ］）、Ｖｓｓは基準電圧端子（例えば、
０［Ｖ］）、ＩＮは内部集積回路の入力信号端子、ＯＵ
Ｔは内部集積回路の出力信号端子である。
えば、５ ［Ｖ］）、Ｖｓｓは基準電圧端子（例えば、
０［Ｖ］）、ＩＮは内部集積回路の入力信号端子、ＯＵ
Ｔは内部集積回路の出力信号端子である。
入力バッファ回路は、配線パターンによって。
静電気破壊防止回路１５と入力段回路（インバータ）１
６によって構成されている。
６によって構成されている。
静電気破壊防止回路１５は、並列接続されたＭＴ ５Ｆ
ＥＴＱｎ １．Ｑｎ４．Ｑｎｓと並列接続されたＭｒ
５ＦＥＴＱｎ２．Ｑｎｓ 、Ｑｎｓとで構成された保護
ＭＩＳＦＥＴ（ダイオード）と１Ｍｌ５ＦＥＴＱｎ＋乃
至Ｑ ｎ ＠のドレイン領域となる半導体領域１２で構
成された保護抵抗素子Ｒ１、Ｒ２、Ｒｓとで構成されて
いる。
ＥＴＱｎ １．Ｑｎ４．Ｑｎｓと並列接続されたＭｒ
５ＦＥＴＱｎ２．Ｑｎｓ 、Ｑｎｓとで構成された保護
ＭＩＳＦＥＴ（ダイオード）と１Ｍｌ５ＦＥＴＱｎ＋乃
至Ｑ ｎ ＠のドレイン領域となる半導体領域１２で構
成された保護抵抗素子Ｒ１、Ｒ２、Ｒｓとで構成されて
いる。
保護抵抗素子Ｒ１，Ｒ２、Ｒ３は、半導体領域１２の比
抵抗を３０［Ω／口］程度とすると、保護抵抗素子Ｒ１
、Ｒ２、Ｒｓは、保護ＭＩＳＦ１： Ｔ Ｑ ｎ Ｉ乃
至Ｑｎｓのドレイン領域となる半導体領域１２と兼用し
て設けられ、しかも、葛折り形状にして隣接する半導体
領域１２間をフィールド絶、縁膜９よりも占有面積が小
さい導電層１１で電気的に分離するように設けられてい
る。これによって、保護抵抗素子Ｒｓ 、Ｒ２、Ｒｓは
、極めて小さい占有面積で構成するとかできる。
抵抗を３０［Ω／口］程度とすると、保護抵抗素子Ｒ１
、Ｒ２、Ｒｓは、保護ＭＩＳＦ１： Ｔ Ｑ ｎ Ｉ乃
至Ｑｎｓのドレイン領域となる半導体領域１２と兼用し
て設けられ、しかも、葛折り形状にして隣接する半導体
領域１２間をフィールド絶、縁膜９よりも占有面積が小
さい導電層１１で電気的に分離するように設けられてい
る。これによって、保護抵抗素子Ｒｓ 、Ｒ２、Ｒｓは
、極めて小さい占有面積で構成するとかできる。
さらに、保護抵抗素子Ｒ１、Ｒ２、Ｒｓは、保護Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｎ １乃至Ｑ ｎ ＠を分散さ
せて設けられているので、予期せぬ過大電流を分散させ
。
Ｓ Ｆ Ｅ Ｔ Ｑ ｎ １乃至Ｑ ｎ ＠を分散さ
せて設けられているので、予期せぬ過大電流を分散させ
。
熱的破壊を抑制することができる。
入力段回路１６は、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
７とＭＩＳＦＥＴＱｐとによって構成されている。
７とＭＩＳＦＥＴＱｐとによって構成されている。
出力バッファ回路は、出力用トランジスタ１７と出力段
回路（インバータ）１８とによって構成されている。
回路（インバータ）１８とによって構成されている。
出力用トランジスタ１７は、ＭＩＳＦＥＴＱｎ重とＱｎ
＊、ＱｎｉとＱ ｎ ａ及びＱ ｎ ｓとＱ ｎ ｓと
の出力が並列接続して設けられ、しかも、それぞれのＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｓ乃至Ｑ ｎ ｓが比
較的長いゲート幅で設けられている。すなわち、出力用
トランジスタ１７のＯＮ抵抗を小さくすることができる
ので、外部機器の駆動能力を大きくすることができる。
＊、ＱｎｉとＱ ｎ ａ及びＱ ｎ ｓとＱ ｎ ｓと
の出力が並列接続して設けられ、しかも、それぞれのＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｓ乃至Ｑ ｎ ｓが比
較的長いゲート幅で設けられている。すなわち、出力用
トランジスタ１７のＯＮ抵抗を小さくすることができる
ので、外部機器の駆動能力を大きくすることができる。
出力段回路１８は、ＭＩ ５ＦＥＴＱｎ７とＭＩＳＦＥ
ＴＱｐとによって構成されている。
ＴＱｐとによって構成されている。
以上説明したように１本実施例によれば、入力バッファ
回−路の静電気破壊防止回路を構成する保護抵抗素子及
び保護Ｍ Ｉ Ｓ ＦＥＴと、出力バッファ回路を構成
する出力用トランジスタとを同一のデバイスパターンで
構成したので、その面積に無駄がなくなり、人出力バッ
ファ回路の占有面積を低減することができる。
回−路の静電気破壊防止回路を構成する保護抵抗素子及
び保護Ｍ Ｉ Ｓ ＦＥＴと、出力バッファ回路を構成
する出力用トランジスタとを同一のデバイスパターンで
構成したので、その面積に無駄がなくなり、人出力バッ
ファ回路の占有面積を低減することができる。
また、入力バッファ回路を構成する入力段回路と、出力
バッファ回路を構成する出力段回路とを同一のデバイス
パターンで構成したので、その面積に無駄がなくなり、
入出力バッファ回路の占有面積を低減することができる
。
バッファ回路を構成する出力段回路とを同一のデバイス
パターンで構成したので、その面積に無駄がなくなり、
入出力バッファ回路の占有面積を低減することができる
。
［効果〕
以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。
術によれば、以下に述べる効果を得ることができる。
（１）入出力バッファ回路を備えた半導体集積回路装置
において、入力バッファ回路の静電気破壊防止回路を構
成する保護抵抗素子及び保ＩＭＩｓＦＥＴと、出力バッ
ファ回路を構成する出力用トランジスタとを同一のデバ
イスパターンで構成したので、その面積に無駄がなくな
り、入出力バッファ回路の占有面積を低減することがで
きる。
において、入力バッファ回路の静電気破壊防止回路を構
成する保護抵抗素子及び保ＩＭＩｓＦＥＴと、出力バッ
ファ回路を構成する出力用トランジスタとを同一のデバ
イスパターンで構成したので、その面積に無駄がなくな
り、入出力バッファ回路の占有面積を低減することがで
きる。
（２）前記（１）の入出力バッファ回路のデバイスパタ
ーンを、ソース領域又はドレイン領域を共有にして直列
接続した複数のＭＩＳＦＥＴで構成し、該複数のＭＩＳ
ＦＥＴで保護ＭＩＳＦＥＴを構成し、そのドレイン領域
を兼用して保護抵抗素子を構成したことにより、保護抵
抗素子の占有面積を略省略することができるので１入出
力バッファ回路の占有面積を縮小することができる。
ーンを、ソース領域又はドレイン領域を共有にして直列
接続した複数のＭＩＳＦＥＴで構成し、該複数のＭＩＳ
ＦＥＴで保護ＭＩＳＦＥＴを構成し、そのドレイン領域
を兼用して保護抵抗素子を構成したことにより、保護抵
抗素子の占有面積を略省略することができるので１入出
力バッファ回路の占有面積を縮小することができる。
（３）前記（１）及び（２）により、半導体集積回路装
置の集積度の低下を抑制することができる。
置の集積度の低下を抑制することができる。
（４）前記（２）により、保護抵抗素子に保護ＭＩＳＦ
ＥＴを分散させて設けることにより、予期せぬ過大電流
を分散させ、熱的破壌を抑制することができる。
ＥＴを分散させて設けることにより、予期せぬ過大電流
を分散させ、熱的破壌を抑制することができる。
（５）前記（３）及び（４）により、半導体集積回路装
置の集積度の低下を抑制し、その電気的信頼性を向上す
ることができる。
置の集積度の低下を抑制し、その電気的信頼性を向上す
ることができる。
以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが１本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとすき具体的に説明したが１本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、前記実施例は１本発明を、ＭＩＳＦＥＴで構成
した入出力バッファ回路を有する半導体集積回路装置に
適用した例について説明したが、バイポーラトランジス
タ及びＭＩＳＦＥＴで構成した入出力バッファ回路を有
する半導体集積回路装置に適用してもよい。
した入出力バッファ回路を有する半導体集積回路装置に
適用した例について説明したが、バイポーラトランジス
タ及びＭＩＳＦＥＴで構成した入出力バッファ回路を有
する半導体集積回路装置に適用してもよい。
また、前記実施例は１本発明を、論理集積回路の入出力
バッファ回路を有する半導体集積回路装置に適用した例
について説明したが、メモリ集積回路又はアナログ集積
回路の入出力バッファ回路に適用してもよい。
バッファ回路を有する半導体集積回路装置に適用した例
について説明したが、メモリ集積回路又はアナログ集積
回路の入出力バッファ回路に適用してもよい。
第１図乃至第３図は、本発明の一実施例を説明するため
の図であり、 第１図は、半導体集積回路装置の概略構成を示す平面図
。 第２図は、配線パターンが施されていない第１図の要部
における具体的な構成を示す平面図、第３図は、第２図
の■−■切断線における断面図。 第４図乃至第７図は１本発明の一実施例を説明するため
の図であり、 第４図は、入力バッフ７回路の等価回路図。 第５図は、第４図の等価回路図で入力バッファ回路を構
成したときの要部平面図。 第６図は、出力バッファ回路の等価回路図。 第７図は、第６図の等価回路図で出力バッファ回路を構
成したときの要部平面図である。 図中、１・・・半導体集積回路装置、２・・・外部入出
力端子、３・・・入出力バッファ回路、４・・・単位セ
ル、５・・・基本セル列、６・・・配線領域、７・・・
半導体基板。 ８・・・ウェル領域、９・・・フィールド絶縁膜、１０
゜１４・・・絶縁膜、１１・・・導電層、１２．１３・
・・半導体領域、１５・・・静電気破壊防止回路、１６
・・・入力段回路、１７・・・出力用トランジスタ、１
８・・・出力段回路、Ｖｃｃ・・・電源電圧端子、Ｖｓ
ｓ・・・基準電圧端子、ＩＮ・・・入力信号端子、ＯＵ
Ｔ・・・出力信号端子、Ｑ・・・ＭＩＳＦＥＴである。 第 １ 図
の図であり、 第１図は、半導体集積回路装置の概略構成を示す平面図
。 第２図は、配線パターンが施されていない第１図の要部
における具体的な構成を示す平面図、第３図は、第２図
の■−■切断線における断面図。 第４図乃至第７図は１本発明の一実施例を説明するため
の図であり、 第４図は、入力バッフ７回路の等価回路図。 第５図は、第４図の等価回路図で入力バッファ回路を構
成したときの要部平面図。 第６図は、出力バッファ回路の等価回路図。 第７図は、第６図の等価回路図で出力バッファ回路を構
成したときの要部平面図である。 図中、１・・・半導体集積回路装置、２・・・外部入出
力端子、３・・・入出力バッファ回路、４・・・単位セ
ル、５・・・基本セル列、６・・・配線領域、７・・・
半導体基板。 ８・・・ウェル領域、９・・・フィールド絶縁膜、１０
゜１４・・・絶縁膜、１１・・・導電層、１２．１３・
・・半導体領域、１５・・・静電気破壊防止回路、１６
・・・入力段回路、１７・・・出力用トランジスタ、１
８・・・出力段回路、Ｖｃｃ・・・電源電圧端子、Ｖｓ
ｓ・・・基準電圧端子、ＩＮ・・・入力信号端子、ＯＵ
Ｔ・・・出力信号端子、Ｑ・・・ＭＩＳＦＥＴである。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、配線パターンの変更によって、入力バッファ回路又
は出力バッファ回路を構成することが可能な入出力バッ
ファ回路を有する半導体集積回路装置であって、前記入
力バッファ回路は、保護抵抗素子と保護ＭＩＳＦＥＴと
で構成される静電気破壊防止回路を有し、前記出力バッ
ファ回路は、出力用トランジスタを有しており、前記静
電気破壊防止回路と出力用トランジスタとを同一のデバ
イスパターンで構成できる入出力バッファ回路を備えた
ことを特徴とする半導体集積回路装置。 ２、前記入出力バッファ回路のデバイスパターンは、そ
のソース領域又はドレイン領域を共有させて直列接続し
た複数のＭＩＳＦＥＴで構成してなることを特徴する特
許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記複数のＭＩＳＦＥＴは、並列接続することで前
記保護ＭＩＳＦＥＴ又は前記出力用トランジスタを構成
し、かつ、該保護ＭＩＳＦＥＴのドレイン領域で前記保
護抵抗素子を構成してなることを特徴とする特許請求の
範囲第２項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266160A JPS61144843A (ja) | 1984-12-19 | 1984-12-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266160A JPS61144843A (ja) | 1984-12-19 | 1984-12-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144843A true JPS61144843A (ja) | 1986-07-02 |
Family
ID=17427115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59266160A Pending JPS61144843A (ja) | 1984-12-19 | 1984-12-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144843A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308947A (ja) * | 1987-06-11 | 1988-12-16 | Nec Corp | 半導体集積回路 |
| US5045913A (en) * | 1990-01-29 | 1991-09-03 | International Business Machines Corp. | Bit stack compatible input/output circuits |
| US5300796A (en) * | 1988-06-29 | 1994-04-05 | Hitachi, Ltd. | Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells |
| US5451801A (en) * | 1989-10-03 | 1995-09-19 | Trw Inc. | Adaptive configurable gate array |
| US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
| US5473182A (en) * | 1992-07-01 | 1995-12-05 | Nec Corporation | Semiconductor device |
| JP2012089793A (ja) * | 2010-10-22 | 2012-05-10 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1984
- 1984-12-19 JP JP59266160A patent/JPS61144843A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308947A (ja) * | 1987-06-11 | 1988-12-16 | Nec Corp | 半導体集積回路 |
| US5300796A (en) * | 1988-06-29 | 1994-04-05 | Hitachi, Ltd. | Semiconductor device having an internal cell array region and a peripheral region surrounding the internal cell array for providing input/output basic cells |
| US5451801A (en) * | 1989-10-03 | 1995-09-19 | Trw Inc. | Adaptive configurable gate array |
| US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
| US5045913A (en) * | 1990-01-29 | 1991-09-03 | International Business Machines Corp. | Bit stack compatible input/output circuits |
| US5473182A (en) * | 1992-07-01 | 1995-12-05 | Nec Corporation | Semiconductor device |
| JP2012089793A (ja) * | 2010-10-22 | 2012-05-10 | Fujitsu Semiconductor Ltd | 半導体装置 |
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