JPS61224434A - マスタスライス方式の半導体装置 - Google Patents
マスタスライス方式の半導体装置Info
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- JPS61224434A JPS61224434A JP60065685A JP6568585A JPS61224434A JP S61224434 A JPS61224434 A JP S61224434A JP 60065685 A JP60065685 A JP 60065685A JP 6568585 A JP6568585 A JP 6568585A JP S61224434 A JPS61224434 A JP S61224434A
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- Japan
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- cell
- input
- pull
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- 239000004065 semiconductor Substances 0.000 title description 10
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
入力回路用トランジスタと出力回路用トランジスタとを
有する入出力回路用セルを具えたマスタスライス方式の
半導体装置において、 該セルが入力回路を形成するする際に、遊休となる出力
回路用トランジスタを入力回路の入力端に接続される抵
抗として使用することにより、該セルの占有面積を増加
させることなく該抵抗の内蔵化を可能にしたものである
。
有する入出力回路用セルを具えたマスタスライス方式の
半導体装置において、 該セルが入力回路を形成するする際に、遊休となる出力
回路用トランジスタを入力回路の入力端に接続される抵
抗として使用することにより、該セルの占有面積を増加
させることなく該抵抗の内蔵化を可能にしたものである
。
本発明は、マスタスライス方式の半導体装置に係り、特
に、入出力回路用セルにおける入力回路の構成に関す。
に、入出力回路用セルにおける入力回路の構成に関す。
マスタスライス方式は、例えば第４図の平面図に示され
るチップパターンを有する基板、即ち、チップ１の周辺
部に配置され外部との接続に使用するパッド２、その内
側に配置される入力／出力回路用セル（■１０セル）３
、更にその内側なるチップＣの中央部に主回路を形成す
るべく配置され複数のトランジスタを有するセルの集合
で構成されるセル群４、などを形成した未配線の半導体
基板を製造途上の共通基板として予め用意しておき、こ
の基板上に形成されトランジスタなどの接続を行う配線
を適宜構成することによって、顧客が要求する種々の回
路を形成出来るようにした製造方式で、顧客から見た製
造期間の短縮に有効であることから、ゲートアレイなど
の製造に多用されるようになって来た。
るチップパターンを有する基板、即ち、チップ１の周辺
部に配置され外部との接続に使用するパッド２、その内
側に配置される入力／出力回路用セル（■１０セル）３
、更にその内側なるチップＣの中央部に主回路を形成す
るべく配置され複数のトランジスタを有するセルの集合
で構成されるセル群４、などを形成した未配線の半導体
基板を製造途上の共通基板として予め用意しておき、こ
の基板上に形成されトランジスタなどの接続を行う配線
を適宜構成することによって、顧客が要求する種々の回
路を形成出来るようにした製造方式で、顧客から見た製
造期間の短縮に有効であることから、ゲートアレイなど
の製造に多用されるようになって来た。
そして、この半導体装置も一層の高集積化が望まれてい
る。
る。
〔従来の技術と発明が解決しようとする問題点〕第５図
（ａ）は上記Ｉ１０セルの例のバルクパターンを模式的
に示す。
（ａ）は上記Ｉ１０セルの例のバルクパターンを模式的
に示す。
同図において、５はＩ１０セル３領域の中に形成された
ｐ型ウェル（チップの基板がｎ型の場合）、６と７はそ
れぞれｐ型ウェル５の内外に形成された入力回路用ｎチ
ャネルＭＯ５−ＦＥＴとｐチャネル間５−ＰＥＴ 、８
と９は同様にｐ型ウェル５の内外に形成された出力回路
用ｎチャネルＭＯ５−ＦＥＴとｐチャネルＭＯ５−ＰＥ
Ｔ 、１０は入力保護回路である。またＩ１０セル３の
外にある２は先に述べたパッドである。
ｐ型ウェル（チップの基板がｎ型の場合）、６と７はそ
れぞれｐ型ウェル５の内外に形成された入力回路用ｎチ
ャネルＭＯ５−ＦＥＴとｐチャネル間５−ＰＥＴ 、８
と９は同様にｐ型ウェル５の内外に形成された出力回路
用ｎチャネルＭＯ５−ＦＥＴとｐチャネルＭＯ５−ＰＥ
Ｔ 、１０は入力保護回路である。またＩ１０セル３の
外にある２は先に述べたパッドである。
このＩ１０セル３を用いて入力回路を形成する場合の接
続構成は第５図中）に示す如くである。
続構成は第５図中）に示す如くである。
即ち、外部の信号線はパッド２に接続され、チップ１内
の配線は、パッド２から保護回路１０と入カドランジス
タロ、７で構成され、る入力回路１１に接続され、その
出力がセル群４ （第４図図示）に接続される。
の配線は、パッド２から保護回路１０と入カドランジス
タロ、７で構成され、る入力回路１１に接続され、その
出力がセル群４ （第４図図示）に接続される。
この場合、入力回路１１の入力端（保護回路ｌＯの入力
端）の電位が不安定になるのを防止するため、該入力端
と電源または接地の間に接続される抵抗〔プルアンプ（
ｐｕｌｌ−ｕｐ）抵抗またはプルダウン（ｐｕｌｌ−ｄ
ｏｕｎ）抵抗〕は１２に示すようにチップ１に対して外
付けになり、当該半導体装置を取り付ける装置の構成が
複雑になると共に大型化する問題がある。
端）の電位が不安定になるのを防止するため、該入力端
と電源または接地の間に接続される抵抗〔プルアンプ（
ｐｕｌｌ−ｕｐ）抵抗またはプルダウン（ｐｕｌｌ−ｄ
ｏｕｎ）抵抗〕は１２に示すようにチップ１に対して外
付けになり、当該半導体装置を取り付ける装置の構成が
複雑になると共に大型化する問題がある。
この問題を回避するため第６図（ａ）に示すように１１
０セル３領域の中に抵抗１３を形成し、第６図中）図示
の如（抵抗１３に内部配線を施してプルアップ抵抗また
はプルダウン抵抗を内蔵させる場合があるが、この場合
は、抵抗１３の形成領域が必要となってＩ１０セル３の
領域が大きくなり主回路を形成するセル群４の領域が狭
められる問題がある。
０セル３領域の中に抵抗１３を形成し、第６図中）図示
の如（抵抗１３に内部配線を施してプルアップ抵抗また
はプルダウン抵抗を内蔵させる場合があるが、この場合
は、抵抗１３の形成領域が必要となってＩ１０セル３の
領域が大きくなり主回路を形成するセル群４の領域が狭
められる問題がある。
上記問題点は、本発明□の要旨を示した第１図の接続構
成図に示すように、入力回路用トランジスタ６や７と出
力回路用トランジスタ８や９とを有する入出力回路用セ
ル３における該出力回路゛用トランジスタ８や９を、該
入力回路用トランジスタ６や７を含んで形成される入力
回路１１の入力端に接続される抵抗として使用すること
によって解決される。
成図に示すように、入力回路用トランジスタ６や７と出
力回路用トランジスタ８や９とを有する入出力回路用セ
ル３における該出力回路゛用トランジスタ８や９を、該
入力回路用トランジスタ６や７を含んで形成される入力
回路１１の入力端に接続される抵抗として使用すること
によって解決される。
Ｉ１０セル３を第５図で説明したように入力回路に使用
した際には、出力トランジスタ８および９は使用されず
に遊休となる。
した際には、出力トランジスタ８および９は使用されず
に遊休となる。
一方、一般にこのような半導体装置に形成されるトラン
ジスタ例えば上記出力トランジスタ８．９の通常の使わ
れかたをした際の導通状態における抵抗値は、それほど
低いものではなく例えば１００Ω程度の値を示す。
ジスタ例えば上記出力トランジスタ８．９の通常の使わ
れかたをした際の導通状態における抵抗値は、それほど
低いものではなく例えば１００Ω程度の値を示す。
この値はプルアップ抵抗またはプルダウン抵抗に適用可
能な値であり、然もこの状態の形成には電源と接地とが
あれば良い。
能な値であり、然もこの状態の形成には電源と接地とが
あれば良い。
従って、出力トランジスタ８．９を活用すれば、第６図
で説明したような抵抗１３を設けることをせずして、即
ちＩ１０セル３の領域の占有面積を増大させることなく
、マスタスライスの配線操作によってプルアンプ抵抗ま
たはプルダウン抵抗を内蔵させることが可能になる。
で説明したような抵抗１３を設けることをせずして、即
ちＩ１０セル３の領域の占有面積を増大させることなく
、マスタスライスの配線操作によってプルアンプ抵抗ま
たはプルダウン抵抗を内蔵させることが可能になる。
〔実施例ｊ
以下本発明の実施例について第２図および第３図により
説明する。
説明する。
第２図は本発明の一実施例を示す接続図（ａ）およびそ
の等価回路図（ｂ） （Ｃ）であり、第３図は他の実施
例を示すＩ１０セルのバルクパターン模式図（ａ）と接
続構成図山）である。
の等価回路図（ｂ） （Ｃ）であり、第３図は他の実施
例を示すＩ１０セルのバルクパターン模式図（ａ）と接
続構成図山）である。
第２図（ａ）図示の接続は第５図１１）図示のバルクパ
ターンを有するＩ１０セル３に本発明を適用したもので
ある。
ターンを有するＩ１０セル３に本発明を適用したもので
ある。
即ち、出力トランジスタ８と９でインバータ回路を形成
しドレインを入力回路１１の入力端（保護回路１０の入
力端）に、ゲートを接地ｖＳＳまたは電源ＶＤＤに接続
する。
しドレインを入力回路１１の入力端（保護回路１０の入
力端）に、ゲートを接地ｖＳＳまたは電源ＶＤＤに接続
する。
接地ＶＳＳに接続した場合の等価回路は第２図（′ｂ）
に示す如くで、トランジスタ９のみが導通状態になりプ
ルアンプ抵抗として機能する。
に示す如くで、トランジスタ９のみが導通状態になりプ
ルアンプ抵抗として機能する。
また、電源ＶＤＤに接続した場合の等価回路は第２図（
Ｃ）に示す如（で、トランジスタ８のみが導通状態にな
りプルダウン抵抗として機能する。
Ｃ）に示す如（で、トランジスタ８のみが導通状態にな
りプルダウン抵抗として機能する。
マスタスライス方式の半導体装置においては、Ｉ１０セ
ル３に形成する出力トランジスタを複数組にする場合も
多い。
ル３に形成する出力トランジスタを複数組にする場合も
多い。
第３図（ａ）はその場合のバルクパターンの例を示して
おり、出力トランジスタは、第５図ｔａ）図示の８およ
び９の代わりに８ａ、８ｂ、 ８ｃおよび９ａ、 ９ｂ
、９ｃになっている。
おり、出力トランジスタは、第５図ｔａ）図示の８およ
び９の代わりに８ａ、８ｂ、 ８ｃおよび９ａ、 ９ｂ
、９ｃになっている。
ＭＯＳ−ＦＥＴの導通状態における抵抗値はゲート幅に
左右されてこの幅が小さい程抵抗値が大きくなるので、
トランジスタ８８〜．９ａ〜の抵抗値はトランジスタ８
．９の抵抗値より大きくなる。
左右されてこの幅が小さい程抵抗値が大きくなるので、
トランジスタ８８〜．９ａ〜の抵抗値はトランジスタ８
．９の抵抗値より大きくなる。
このことから、第３図（ｂ１図示のようにトランジスタ
８８〜．９ａ〜の組み合わせを選択することによりプル
アンプ抵抗やプルダウン抵抗にする抵抗値を第２図図示
の場合より高い値で選択することが可能になる。
８８〜．９ａ〜の組み合わせを選択することによりプル
アンプ抵抗やプルダウン抵抗にする抵抗値を第２図図示
の場合より高い値で選択することが可能になる。
以上説明したように、本発明の構成によれば、入力回路
用トランジスタと出力回路用トランジスタとを有する入
出力回路用セルを具えたマスタスライス方式の半導体装
置において、該セルの占有面積を増加させることなくプ
ルアップ抵抗やプルダウン抵抗の内蔵化を可能にし、実
質的な高集積化を可能にさせる効果がある。
用トランジスタと出力回路用トランジスタとを有する入
出力回路用セルを具えたマスタスライス方式の半導体装
置において、該セルの占有面積を増加させることなくプ
ルアップ抵抗やプルダウン抵抗の内蔵化を可能にし、実
質的な高集積化を可能にさせる効果がある。
第１図は本発明の要旨を示す接続構成図、第２図は本発
明の一実施例を示す接続図（ａｌおよびその等価回路図
中）（Ｃ）、 第３図は他の実施例を示すＩ１０セルのバルクパターン
模式図（ａ）と接続構成図（ｂ）、第４図はマスタスラ
イス方式の半導体装置のチップパターン図、 第５図はその半導体装置におけるＩ１０セルのバルクパ
ターン模式図（ａ）と入力回路の接続構成図（ｂ）、 第６図は同じく抵抗を内蔵したＩ１０セルのバルクパタ
ーン模式図（ａ）と入力回路の接続構成図（ｂ）、であ
る。 第１図〜第６図において、 １はチップ、 ２はパッド、 ３はＩ１０セル、 ６．７は入力トランジスタ、 ８．８ａ〜８ｃ、９．９ａ〜９Ｃは出力トランジスタ、
１０は入力保護回路、 １１は入力回路、 １２は外付は抵抗、 １３は３領域に形成された抵抗、 ＶＤＤは電源、 ｖｓｓは接地、である。 斧朗讐１８示１蒋積構簸口 茅 １ 圃 Ｔ；−２門 茅 ２ 口 ノド３徘久）１：メ「す３小す刀の調り帝でｎ矛３ｆＥ
Ｊ（紗
明の一実施例を示す接続図（ａｌおよびその等価回路図
中）（Ｃ）、 第３図は他の実施例を示すＩ１０セルのバルクパターン
模式図（ａ）と接続構成図（ｂ）、第４図はマスタスラ
イス方式の半導体装置のチップパターン図、 第５図はその半導体装置におけるＩ１０セルのバルクパ
ターン模式図（ａ）と入力回路の接続構成図（ｂ）、 第６図は同じく抵抗を内蔵したＩ１０セルのバルクパタ
ーン模式図（ａ）と入力回路の接続構成図（ｂ）、であ
る。 第１図〜第６図において、 １はチップ、 ２はパッド、 ３はＩ１０セル、 ６．７は入力トランジスタ、 ８．８ａ〜８ｃ、９．９ａ〜９Ｃは出力トランジスタ、
１０は入力保護回路、 １１は入力回路、 １２は外付は抵抗、 １３は３領域に形成された抵抗、 ＶＤＤは電源、 ｖｓｓは接地、である。 斧朗讐１８示１蒋積構簸口 茅 １ 圃 Ｔ；−２門 茅 ２ 口 ノド３徘久）１：メ「す３小す刀の調り帝でｎ矛３ｆＥ
Ｊ（紗
Claims (1)
- 入力回路用トランジスタ（６、７）と出力回路用トラン
ジスタ（８、９）とを有する入出力回路用セル（３）に
おける該出力回路用トランジスタ（８、９）が、該入力
回路用トランジスタ（６、７）を含んで形成される入力
回路（１１）の入力端に接続される抵抗として使用され
てなることを特徴とするマスタスライス方式の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065685A JPS61224434A (ja) | 1985-03-29 | 1985-03-29 | マスタスライス方式の半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065685A JPS61224434A (ja) | 1985-03-29 | 1985-03-29 | マスタスライス方式の半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224434A true JPS61224434A (ja) | 1986-10-06 |
| JPH0569307B2 JPH0569307B2 (ja) | 1993-09-30 |
Family
ID=13294108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065685A Granted JPS61224434A (ja) | 1985-03-29 | 1985-03-29 | マスタスライス方式の半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403898A2 (en) * | 1989-06-15 | 1990-12-27 | Fujitsu Limited | Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device |
| US5349219A (en) * | 1989-06-15 | 1994-09-20 | Fujitsu Limited | Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163854A (ja) * | 1983-03-07 | 1984-09-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61150232A (ja) * | 1984-12-24 | 1986-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路の入出力回路 |
-
1985
- 1985-03-29 JP JP60065685A patent/JPS61224434A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163854A (ja) * | 1983-03-07 | 1984-09-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61150232A (ja) * | 1984-12-24 | 1986-07-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路の入出力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403898A2 (en) * | 1989-06-15 | 1990-12-27 | Fujitsu Limited | Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device |
| US5349219A (en) * | 1989-06-15 | 1994-09-20 | Fujitsu Limited | Wafer-scale semiconductor integrated circuit device and method of forming interconnection lines arranged between chips of wafer-scale semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0569307B2 (ja) | 1993-09-30 |
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