JPS612342A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS612342A JPS612342A JP59121758A JP12175884A JPS612342A JP S612342 A JPS612342 A JP S612342A JP 59121758 A JP59121758 A JP 59121758A JP 12175884 A JP12175884 A JP 12175884A JP S612342 A JPS612342 A JP S612342A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01—ELECTRIC ELEMENTS
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に係り、特に。
１つ又は複数の半導体素子で形成される単位ブロックを
規則的に配置し、半導体素子間及び単位ブロック間に施
す配線パターンの変更によって種々の論理機能を抽出す
ることが可能な半導体集積回路装置に適用して有効な技
術に関するものである。
規則的に配置し、半導体素子間及び単位ブロック間に施
す配線パターンの変更によって種々の論理機能を抽出す
ることが可能な半導体集積回路装置に適用して有効な技
術に関するものである。
［背景技術］
半導体集積回路装置は、短時間内に少量多品種を設計す
る必要があるために、１つ又は複数の半導体素子で形成
される単位ブロックを規則的に複数配置し、配線パター
・ンの変更のみで種々の異なる論理機能を抽出すること
が可能ないわゆるマスタスライス方式を採用する傾向に
ある（例えば、日経マグロウヒル社発行「日経エレクト
ロニクス」１９８１年４月１３日号、ｐ ２０３〜Ｐ２
１２参照）。
る必要があるために、１つ又は複数の半導体素子で形成
される単位ブロックを規則的に複数配置し、配線パター
・ンの変更のみで種々の異なる論理機能を抽出すること
が可能ないわゆるマスタスライス方式を採用する傾向に
ある（例えば、日経マグロウヒル社発行「日経エレクト
ロニクス」１９８１年４月１３日号、ｐ ２０３〜Ｐ２
１２参照）。
このマスタスライス方式を採用する半導体集積回路装置
では、効率よく論理回路を形成するために、単位ブロッ
クの自動的な配置とそれらを電気的に接続する配線を自
動的に施すこととができる自動配置配線システムを利用
している。
では、効率よく論理回路を形成するために、単位ブロッ
クの自動的な配置とそれらを電気的に接続する配線を自
動的に施すこととができる自動配置配線システムを利用
している。
しかしながら、かかる技術における検討の結果、本発明
者は、自動配置配線システムを利用した場合に、大電流
を必要とするクロック発生回路とそれ以外のクロック系
回路とが１つの単位ブロック列に集中してしまうので、
その単位ブロック列のため１０〜２０［μｍコ程度の配
線幅を有する基準電圧用配線にマイグレーションを生じ
、配線の断線。
者は、自動配置配線システムを利用した場合に、大電流
を必要とするクロック発生回路とそれ以外のクロック系
回路とが１つの単位ブロック列に集中してしまうので、
その単位ブロック列のため１０〜２０［μｍコ程度の配
線幅を有する基準電圧用配線にマイグレーションを生じ
、配線の断線。
寿命の低下等、半導体集積回路装置の電気的信頼を低下
するという問題点を見い出した。
するという問題点を見い出した。
［発明の目的コ
本発明の目的は、大電流を必要とするクロック発生回路
等による配線のマイグレーションの影響を低減し、半導
体集積回路装置の電気的信頼性を向上することが可能な
技術手段を提供することにある。
等による配線のマイグレーションの影響を低減し、半導
体集積回路装置の電気的信頼性を向上することが可能な
技術手段を提供することにある。
本発明の他の目的は、クロック発生回路等とそれに駆動
される回路との配線長を均−化及び短縮化し、半導体集
積回路装置の動作速度の高速化を図ることが可能な技術
手段を提供することにある。
される回路との配線長を均−化及び短縮化し、半導体集
積回路装置の動作速度の高速化を図ることが可能な技術
手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要コ
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、単位ブロック列と略同一方向に延在する第１
の基準電圧用配線に比べて大きな配線幅を有する第２の
基準電圧用配線を、単位ブロック列と略直交する中央部
に設け、該第２の基準電圧用配線下部に単位ブロックを
複数設け、該ｍ位ブロックで大電流を必要とするクロッ
ク発生回路等を構成し、第２の基準電圧用配線を使用す
ることにより、クロック発生回路等によるマイグレーシ
ョンの影響を低減することができるので、半導体集積回
路装置の電気的信頼性を向上することができる。
の基準電圧用配線に比べて大きな配線幅を有する第２の
基準電圧用配線を、単位ブロック列と略直交する中央部
に設け、該第２の基準電圧用配線下部に単位ブロックを
複数設け、該ｍ位ブロックで大電流を必要とするクロッ
ク発生回路等を構成し、第２の基準電圧用配線を使用す
ることにより、クロック発生回路等によるマイグレーシ
ョンの影響を低減することができるので、半導体集積回
路装置の電気的信頼性を向上することができる。
以下、本発明の構成について、本発明を、相補型の電界
効果トランジスタ（以下、ＣＭＩＳという）で３人力Ｎ
ＡＮＤゲート回路を構成し得ることが可能な単位ブロッ
クを有するマスタスライス方式を採用する半導体集積回
路装置に適用した実施例とともに説明する。
効果トランジスタ（以下、ＣＭＩＳという）で３人力Ｎ
ＡＮＤゲート回路を構成し得ることが可能な単位ブロッ
クを有するマスタスライス方式を採用する半導体集積回
路装置に適用した実施例とともに説明する。
［実施例■コ
第１図は、本発明の実施例■を説明するためのマスクス
ライス方式を採用する半導体集積回路装置の概略平面図
、第２図は、第１図の概略的な要部拡大平面図である。
ライス方式を採用する半導体集積回路装置の概略平面図
、第２図は、第１図の概略的な要部拡大平面図である。
第１図及び第２図は、その図面を見易くするために、各
導電層間に設けられる素子分離用絶縁膜以外の絶縁膜は
図示しない。
導電層間に設けられる素子分離用絶縁膜以外の絶縁膜は
図示しない。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図及び第２図において、１はマスタスライス方式を
採用する半導体集積回路装置である。
採用する半導体集積回路装置である。
２は半導体集積回路装置１の最つども周辺部に複数配置
された外部入出力端子であり、内部集積回路と外部機器
との電気的な接続をするためのものである。
された外部入出力端子であり、内部集積回路と外部機器
との電気的な接続をするためのものである。
３は外部入出力端子２と内部集積回路との間部であって
半導体集積回路装置１の周辺部に規則的し；配置して設
けられた入出力回路であり、外部機器と内部集積回路と
の間に伝達される電気信号レベルの制御をするためのも
のである。
半導体集積回路装置１の周辺部に規則的し；配置して設
けられた入出力回路であり、外部機器と内部集積回路と
の間に伝達される電気信号レベルの制御をするためのも
のである。
４は半導体集積回路装置ｌの中央部に規則的に複数配置
して設けられた単位ブロックであり、所定の論理回路を
形成するためのものである。
して設けられた単位ブロックであり、所定の論理回路を
形成するためのものである。
この単位ブロック４は、素子分離用絶縁膜５に規定され
、並列に接続された３つのＰチャンネルＭＩＳＦＥＴＱ
ｐと、並列に接続された３つのｎチャンネルＭＩＳＦＥ
ＴＱｎとのＣＭＩＳによって構成されており、３人力Ｎ
ＡＮＤゲート回路を構成し得るようになっている。
、並列に接続された３つのＰチャンネルＭＩＳＦＥＴＱ
ｐと、並列に接続された３つのｎチャンネルＭＩＳＦＥ
ＴＱｎとのＣＭＩＳによって構成されており、３人力Ｎ
ＡＮＤゲート回路を構成し得るようになっている。
６は列方向に単位ブロック４を規則的に複数配置して設
けられた単位ブロック列であり、論理回路を構成し易く
するためのものである。
けられた単位ブロック列であり、論理回路を構成し易く
するためのものである。
この単位ブロック列６は、所定間隔で行方向に複数行配
置して設けられており１本実施例では。
置して設けられており１本実施例では。
２行で構成されている。
７は行方向に配置された単位ブロック列６間部の半導体
集積回路装置ｌの中央部に設けられた配線領域であり、
単位ブロック４間を電気的に接続する配線を施すための
領域である。
集積回路装置ｌの中央部に設けられた配線領域であり、
単位ブロック４間を電気的に接続する配線を施すための
領域である。
８Ａ、、８Ｂ、９Ａは半導体集積回路装置１の周辺部に
設けられた配線である。配線８Ａは、基準電圧Ｖｓｓ
（例えば、０［■］又は−２，５〜−３，５［Ｖ］ ）
が接続されるもので、入出力回路３に使用するものであ
る。配線８Ｂは、基準電圧Ｖｓｓが接続されるもので、
単位ブロック４で形成される内部集積回路で使用される
ものである。配線９Ａは、基準電圧Ｖｏｏ（例えば、５
［Ｖ］）が接続されるもので、入出力回路３と内部集積
回路とで使用されるものである。
設けられた配線である。配線８Ａは、基準電圧Ｖｓｓ
（例えば、０［■］又は−２，５〜−３，５［Ｖ］ ）
が接続されるもので、入出力回路３に使用するものであ
る。配線８Ｂは、基準電圧Ｖｓｓが接続されるもので、
単位ブロック４で形成される内部集積回路で使用される
ものである。配線９Ａは、基準電圧Ｖｏｏ（例えば、５
［Ｖ］）が接続されるもので、入出力回路３と内部集積
回路とで使用されるものである。
８Ｇ、９Ｂは半導体集積回路装置１の中央部に、単位ブ
ロック列６上部にその方向と略同一の列方向に延在して
設けられる基準電圧Ｖ。。用の配線９Ｇと基準電圧Ｖｓ
ｓ用の配線８Ｄとに比べて大きな配線幅を有し、かつ、
単位ブロック列６と略直交するように延在して設けられ
た配線であり、基準電圧Ｖ ｓ ｓ 、基準電圧ＶＯＯ
が接続されるようになっている。
ロック列６上部にその方向と略同一の列方向に延在して
設けられる基準電圧Ｖ。。用の配線９Ｇと基準電圧Ｖｓ
ｓ用の配線８Ｄとに比べて大きな配線幅を有し、かつ、
単位ブロック列６と略直交するように延在して設けられ
た配線であり、基準電圧Ｖ ｓ ｓ 、基準電圧ＶＯＯ
が接続されるようになっている。
この配線８Ｃ，９Ｂは、半導体集積回路装置１の中央部
における電位変動をできる限り低減するためのものであ
る。
における電位変動をできる限り低減するためのものであ
る。
そして、配線８Ｇ、９Ｂは、前記配線８Ａ、８Ｂ、９Ａ
と略同様に、例えば、５０−１００ ［ｆｉ ｍ ］程
度の配線幅で形成されている。
と略同様に、例えば、５０−１００ ［ｆｉ ｍ ］程
度の配線幅で形成されている。
１０は配線８Ｃ，９Ｂ下部に複数配置して設けられた単
位ブロックであり、例えば、大電流を必要とするクロッ
ク発生回路等を形成するためのものである。この単位ブ
ロック１０は、半導体集積回路装置ｌの製造工程の複雑
化を防止し、種々の論理回路を形成し易すいように、単
位ブロック４と同様に、３つのＰチャンネルＭ Ｉ Ｓ
ＦＥＴＱＰと、３つのｎチャンネルＭＩ ５ＦＥＴＱ
ＮとによるＣＭＩＳによって構成されており、３人力Ｎ
ＡＮＤゲート回路を構成し得るようになっている。
位ブロックであり、例えば、大電流を必要とするクロッ
ク発生回路等を形成するためのものである。この単位ブ
ロック１０は、半導体集積回路装置ｌの製造工程の複雑
化を防止し、種々の論理回路を形成し易すいように、単
位ブロック４と同様に、３つのＰチャンネルＭ Ｉ Ｓ
ＦＥＴＱＰと、３つのｎチャンネルＭＩ ５ＦＥＴＱ
ＮとによるＣＭＩＳによって構成されており、３人力Ｎ
ＡＮＤゲート回路を構成し得るようになっている。
１１は単位ブロック１０が行方向に複数配置して設けら
れた単位ブロック行であり、論理回路を構成し易すくす
るためのものである。
れた単位ブロック行であり、論理回路を構成し易すくす
るためのものである。
なお、本実施例では、単位ブロック行１１を一行設けた
例について説明しであるが、配線８Ｃ。
例について説明しであるが、配線８Ｃ。
９Ｂは、配線８Ｄ、９Ｃに比べて２．５〜１０倍程度大
きな配線幅を有しており、Ｍ Ｉ ５ＦＥＴＱＰ。
きな配線幅を有しており、Ｍ Ｉ ５ＦＥＴＱＰ。
ＱＮをＭＩＳＦＥＴＱｐ、Ｑｎ程度のサイズにし、複数
行の単位ブロック列１１を設けてもよい。
行の単位ブロック列１１を設けてもよい。
次に、前記単位ブロック１０及び単位ブロック行１１を
用いて、大電流を必要とするクロック発生回路を構成し
た場合について説明する。
用いて、大電流を必要とするクロック発生回路を構成し
た場合について説明する。
第３図は、本発明の実施例Ｉを説明するためのクロック
発生回路を示す回路図、第４図は、第３図のクロック発
生回路を構成した場合の半導体集積回路装置の概略的な
要部拡大平面図である。なお、第４図は、配線を簡略し
て実線で示し、配線との接続部を・点で示す。
発生回路を示す回路図、第４図は、第３図のクロック発
生回路を構成した場合の半導体集積回路装置の概略的な
要部拡大平面図である。なお、第４図は、配線を簡略し
て実線で示し、配線との接続部を・点で示す。
第３図及び第４図において、１２はクロック発生回路で
あり、一つで複数のクロックトライバ回路を駆動させる
もので、このために、大電流を必要とする。
あり、一つで複数のクロックトライバ回路を駆動させる
もので、このために、大電流を必要とする。
１２ＡはＮＡＮＤゲート回路、１２Ｂ乃至１２Ｅはイン
バータ回路であり、クロック発生回路１２を構成するた
めのものである。１１は入出力回路（入出力バッファ回
路）３から出力されるクロック発生回路１２の入力信号
、１２はクロック発生回路１２の入力信号端子、０１，
０２＋０３＋０４はクロックトライバ回路に接続される
クロック発生回路１２の出力信号端子である。
バータ回路であり、クロック発生回路１２を構成するた
めのものである。１１は入出力回路（入出力バッファ回
路）３から出力されるクロック発生回路１２の入力信号
、１２はクロック発生回路１２の入力信号端子、０１，
０２＋０３＋０４はクロックトライバ回路に接続される
クロック発生回路１２の出力信号端子である。
以上説明したように、本実施例Ｉによれば５単位ブロッ
ク列と略同一方向に延在する第１の基準電圧用配線に比
べて大きな配線幅を有する第２の基準電圧用配線を、単
位ブロック列と略直交する中央部に設け、該第２の基準
電圧用配線下部に単位ブロックを複数設け、該単位ブロ
ックで大電流を必要とするクロック発生回路等を構成し
、第２の基準電圧用配線を使用することにより、充分な
配線幅を有するので、クロック発生回路等によるマイグ
レーションの影響を低減することができる。
ク列と略同一方向に延在する第１の基準電圧用配線に比
べて大きな配線幅を有する第２の基準電圧用配線を、単
位ブロック列と略直交する中央部に設け、該第２の基準
電圧用配線下部に単位ブロックを複数設け、該単位ブロ
ックで大電流を必要とするクロック発生回路等を構成し
、第２の基準電圧用配線を使用することにより、充分な
配線幅を有するので、クロック発生回路等によるマイグ
レーションの影響を低減することができる。
従って、配線の断線の防止、寿命の低下の防止等をする
ことができるので、半導体集積回路装置の電気的信頼性
を向上することができる。
ことができるので、半導体集積回路装置の電気的信頼性
を向上することができる。
また、自動配置配線システムの使用、不使用にかかわら
ず、クロック発、生回路等を半導体集積回路装置の中央
部に配置することにより、その角部に集中してクロック
発生回路を形成した場合に比べ、クロック発生回路等と
それに駆動される回路とを接続する配線長を均一化しか
つ短縮することができるので、信号の伝達時間の差を小
さくし、配線容量等を低減することができる。
ず、クロック発、生回路等を半導体集積回路装置の中央
部に配置することにより、その角部に集中してクロック
発生回路を形成した場合に比べ、クロック発生回路等と
それに駆動される回路とを接続する配線長を均一化しか
つ短縮することができるので、信号の伝達時間の差を小
さくし、配線容量等を低減することができる。
従って、信号の伝達速度を速くすることができるので、
半導体集積回路装置の動作速度の、高速化を図ることが
できる。
半導体集積回路装置の動作速度の、高速化を図ることが
できる。
［実施例■コ
本実施例は、大電流を必要とする例えばクロック発生回
路等を構成することが可能な単位ブロックを、前記実施
例Ｉと異なる配置で構成した例を示すものである。
路等を構成することが可能な単位ブロックを、前記実施
例Ｉと異なる配置で構成した例を示すものである。
第５図は、本発明の実施例■を説明するための半導体集
積回路装置の概略的な要部拡大平面図である。
積回路装置の概略的な要部拡大平面図である。
第５図において、ＩＯＡは前記実施例Ｉと同様に配線８
Ｃ，９Ｂ下部に複数設けられた単位ブロックであり、例
えば、大電流を必要とするクロック発生回路等を形成す
るためのものである。
Ｃ，９Ｂ下部に複数設けられた単位ブロックであり、例
えば、大電流を必要とするクロック発生回路等を形成す
るためのものである。
この単位ブロックＩＯＡは、ＣＭＩＳのウェル領域を構
成し易すいように、ＭＩＳＦＥＴＱｐ。
成し易すいように、ＭＩＳＦＥＴＱｐ。
ＱｎとＭＩＳＦＥＴＱＰ、ＱＮとの形成される方向を略
同一方向にし、行方向に複数配置して設けである。
同一方向にし、行方向に複数配置して設けである。
以上説明したように、本実施例によれば、前記実施例Ｉ
と略同様の効果を得ることができる。
と略同様の効果を得ることができる。
［効果］
以上説明したように１本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。
術手段によれば、以下に述べるような効果を得ることが
できる。
（１）単位ブロック列と略同一方向に延在する第１の基
準電圧用配線に比べて大きな配線幅を有する第２の基準
電圧用配線を、単位ブロック列と略直交する中央部に設
け、該第２の基準電圧用配線下部に単位ブロックを複数
設け、該単位ブロックで大電流を必要とするクロック発
生回路等を構成し、第２の基準電圧用配線を使用するこ
とにより、充分な配線幅を有するので、マイグレーショ
ンの影響を低減することができる。
準電圧用配線に比べて大きな配線幅を有する第２の基準
電圧用配線を、単位ブロック列と略直交する中央部に設
け、該第２の基準電圧用配線下部に単位ブロックを複数
設け、該単位ブロックで大電流を必要とするクロック発
生回路等を構成し、第２の基準電圧用配線を使用するこ
とにより、充分な配線幅を有するので、マイグレーショ
ンの影響を低減することができる。
（２）前記（１）により、配線の断線の防止、寿命の低
下の防止等をすることができるので、半導体集積回路装
置の電気的信頼性を向上することができる。
下の防止等をすることができるので、半導体集積回路装
置の電気的信頼性を向上することができる。
（３）自動配置配線システムの使用、不使用にかかわら
ず、クロック発生回路等を半導体集積回路装置の中央部
に配置することにより、その角部に集中してクロック発
生回路等を形成した場合に比べ、クロック発生回路等と
それに駆動される回路をと接続する配線長を均一化しか
つ短縮することができるので、信号の伝達時間の差を小
さくし、配線容量等をを低減することができる。
ず、クロック発生回路等を半導体集積回路装置の中央部
に配置することにより、その角部に集中してクロック発
生回路等を形成した場合に比べ、クロック発生回路等と
それに駆動される回路をと接続する配線長を均一化しか
つ短縮することができるので、信号の伝達時間の差を小
さくし、配線容量等をを低減することができる。
（４）前記（３）により、信号の伝達速度を速くするこ
とができるので、半導体集積回路装置の動作速度の高速
化を図ることができる。
とができるので、半導体集積回路装置の動作速度の高速
化を図ることができる。
（５）前記（２）及び（１）により、半導体集積回路装
置の電気的信頼性を向上し、がっ、その動作速度の高速
化を図ることができる。
置の電気的信頼性を向上し、がっ、その動作速度の高速
化を図ることができる。
以上、本発明者によってなされた発明を、実施例にもと
すき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変更し得ることは勿論である。
すき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変更し得ることは勿論である。
例えば、前記実施例は、３人力ＮＡＮＤゲート回路を構
成し得ることが可能な単位ブロックを有する半導体集積
回路装置を用いたが、２人力ＮＡＮＤゲート回路を構成
し得ることが可能な単位ブロックを有する半導体集積回
路装置を用いてもよい。
成し得ることが可能な単位ブロックを有する半導体集積
回路装置を用いたが、２人力ＮＡＮＤゲート回路を構成
し得ることが可能な単位ブロックを有する半導体集積回
路装置を用いてもよい。
また、前記実施例は、単位ブロック列が２行で、それら
と直交し中央部を延在する基準電圧用配線を１組（基準
電圧Ｖｓｓ、Ｖｏｏ）設けたが、単位ブロックを３行設
け、それらと直交しそれぞれの中央部を延在する基準電
圧用配線を２組設けてもよい。
と直交し中央部を延在する基準電圧用配線を１組（基準
電圧Ｖｓｓ、Ｖｏｏ）設けたが、単位ブロックを３行設
け、それらと直交しそれぞれの中央部を延在する基準電
圧用配線を２組設けてもよい。
また、前記実施例は、単位ブロックをＣＭＩＳで構成し
たが、Ｐチャンネル又はｎチャンネルＭＩＳＦＥＴで単
位ブロックを構成してもよい。
たが、Ｐチャンネル又はｎチャンネルＭＩＳＦＥＴで単
位ブロックを構成してもよい。
さらに、前記実施例は、単位ブロックを複数の半導体素
子で形成したが、単位ブロックを１つの半導体素子で形
成してもよい。
子で形成したが、単位ブロックを１つの半導体素子で形
成してもよい。
第１図は、本発明の実施例■を説明するためのマスクス
ライス方式を採用する半導体集積回路装置の概略平面図
、 第２図は、第１図の概略的な要部拡大平面図、第３図は
、本発明の実施例Ｉを説明するためのタロツク発生回路
を示す回路図、 第４図は、第３図のクロック発生回路を構成した場合の
半導体集積回路装置の概略的な要部拡大平面図、 第５図は、本発明の実施例■を説明するための半導体集
積回路装置の概略的な要部拡大平面図である。 図中、１・・・半導体集積回路装置、２・・・外部入出
力端子、３・・・入出力回路、４，１０．ＩＯＡ・・・
単位ブロック、５・・・素子分離用絶縁膜、６・・・単
位ブロック列、７・・・配線領域、８Ａ、８Ｂ、８Ｇ、
８Ｄ、９Ａ、９Ｂ、９Ｇ・・・配線、１１・・・単位ブ
ロック行、１２・・・クロック発生回路、１２Ａ・・・
ＮＡＮＤゲート回路、１２Ｂ乃至１２Ｅ・・インバータ
回路、Ｑｐ、Ｑｎ、ＱＮ、ＱＰ−ＭＩ ５ＦＥＴである
。
ライス方式を採用する半導体集積回路装置の概略平面図
、 第２図は、第１図の概略的な要部拡大平面図、第３図は
、本発明の実施例Ｉを説明するためのタロツク発生回路
を示す回路図、 第４図は、第３図のクロック発生回路を構成した場合の
半導体集積回路装置の概略的な要部拡大平面図、 第５図は、本発明の実施例■を説明するための半導体集
積回路装置の概略的な要部拡大平面図である。 図中、１・・・半導体集積回路装置、２・・・外部入出
力端子、３・・・入出力回路、４，１０．ＩＯＡ・・・
単位ブロック、５・・・素子分離用絶縁膜、６・・・単
位ブロック列、７・・・配線領域、８Ａ、８Ｂ、８Ｇ、
８Ｄ、９Ａ、９Ｂ、９Ｇ・・・配線、１１・・・単位ブ
ロック行、１２・・・クロック発生回路、１２Ａ・・・
ＮＡＮＤゲート回路、１２Ｂ乃至１２Ｅ・・インバータ
回路、Ｑｐ、Ｑｎ、ＱＮ、ＱＰ−ＭＩ ５ＦＥＴである
。
Claims (1)
- 【特許請求の範囲】 １、１つ又は複数の半導体素子で形成される単位ブロッ
クを列方向に複数配置してなる単位ブロック列を設け、
該単位ブロック列を行方向に所定の間隔で複数配置して
設け、前記半導体素子間及び単位ブロック間に施す配線
パターンの変更によって種々の論理機能を抽出すること
が可能な半導体集積回路装置であって、前記単位ブロッ
ク列と略直交する行方向の中央部分に、前記単位ブロッ
ク列と略同一の列方向に延在して設けられる基準電圧用
の第１の配線に比べて大きな配線幅で延在する１つ又は
複数本の第２の配線を設け、該第２の配線の下部に半導
体素子により形成される単位ブロックを複数設けてなる
ことを特徴とする半導体集積回路装置。 ２、前記第２の配線は、基準電圧が接続されるものであ
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 ３、前記第２の配線の下部に設けられる単位ブロックは
、クロック発生回路等を形成することができるものであ
ることを特徴とする特許請求の範囲第１項又は第２項記
載の半導体集積回路装置。 ４、前記第２の配線の下部に設けられる単位ブロックは
、相補型の絶縁ゲート型電界効果トランジスタであるこ
とを特徴とする特許請求の範囲第１項乃至第３項のいず
れかに記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121758A JPH0630377B2 (ja) | 1984-06-15 | 1984-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121758A JPH0630377B2 (ja) | 1984-06-15 | 1984-06-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS612342A true JPS612342A (ja) | 1986-01-08 |
| JPH0630377B2 JPH0630377B2 (ja) | 1994-04-20 |
Family
ID=14819155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121758A Expired - Lifetime JPH0630377B2 (ja) | 1984-06-15 | 1984-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630377B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179743A (ja) * | 1986-02-03 | 1987-08-06 | Seiko Epson Corp | ゲ−トアレイ |
| EP0304930A2 (en) * | 1987-08-27 | 1989-03-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having signal lines |
| JPH02208956A (ja) * | 1989-02-08 | 1990-08-20 | Toshiba Corp | 集積回路の配置配線方式 |
| JPH0326104A (ja) * | 1989-06-09 | 1991-02-04 | Digital Equip Corp <Dec> | フロースルーラッチ回路を有する状態素子回路、該状態素子回路を有するｖｌｓｉ回路、及びラッチをマスタースレーブフリップフロップの機能的代替物として作動する方法 |
| JPH0368169A (ja) * | 1988-05-30 | 1991-03-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH06236923A (ja) * | 1992-12-18 | 1994-08-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6707328B2 (en) | 1999-12-28 | 2004-03-16 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal |
-
1984
- 1984-06-15 JP JP59121758A patent/JPH0630377B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179743A (ja) * | 1986-02-03 | 1987-08-06 | Seiko Epson Corp | ゲ−トアレイ |
| EP0304930A2 (en) * | 1987-08-27 | 1989-03-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having signal lines |
| US4883980A (en) * | 1987-08-27 | 1989-11-28 | Kabushiki Kaisha Toshiba | Semiconductor IC (integrated circuit) device |
| JPH0368169A (ja) * | 1988-05-30 | 1991-03-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH02208956A (ja) * | 1989-02-08 | 1990-08-20 | Toshiba Corp | 集積回路の配置配線方式 |
| JPH0326104A (ja) * | 1989-06-09 | 1991-02-04 | Digital Equip Corp <Dec> | フロースルーラッチ回路を有する状態素子回路、該状態素子回路を有するｖｌｓｉ回路、及びラッチをマスタースレーブフリップフロップの機能的代替物として作動する方法 |
| JPH06236923A (ja) * | 1992-12-18 | 1994-08-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6707328B2 (en) | 1999-12-28 | 2004-03-16 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal |
| US7081778B2 (en) | 1999-12-28 | 2006-07-25 | Sanyo Electric Co., Ltd. | Semiconductor integrated circuit related to a circuit operating on the basis of a clock signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630377B2 (ja) | 1994-04-20 |
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