JPH02208956A - 集積回路の配置配線方式 - Google Patents
集積回路の配置配線方式Info
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- 239000000872 buffer Substances 0.000 claims abstract description 115
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は集積回路の配置配線方式、特に集積回路におい
て、論理回路領域のレイアウトが決定されてなくともク
ロック供給回路のレイアウト設計を先に行なえるように
した集積回路の配置配線方式に関するものである。
て、論理回路領域のレイアウトが決定されてなくともク
ロック供給回路のレイアウト設計を先に行なえるように
した集積回路の配置配線方式に関するものである。
（従来の技術）
従来の集積回路において、その規模が比較的小さな時代
においては駆動能力の大なる１個のバッファの出力側に
各種のゲート、フリップ７０ツブなどを接続してそれら
にクロックを供給していた。第２０図は、そのような従
来技術によるクロック供給方式を示す。すなわち、クロ
ック入力パッド１に接続された駆動能力の大なる１個の
バッファ２を介して各秤ゲートＧ１．Ｇ２・・・、ＦＦ
＋１１などにクロックを供給していた。
においては駆動能力の大なる１個のバッファの出力側に
各種のゲート、フリップ７０ツブなどを接続してそれら
にクロックを供給していた。第２０図は、そのような従
来技術によるクロック供給方式を示す。すなわち、クロ
ック入力パッド１に接続された駆動能力の大なる１個の
バッファ２を介して各秤ゲートＧ１．Ｇ２・・・、ＦＦ
＋１１などにクロックを供給していた。
しかし集積回路の規模が大きくなるにつれて１個のバッ
ファで全ての負荷を駆動することが困難となり、第２１
図に示すようにクロック分割供給方式が提案され、従来
の集積回路に採用されている。すなわち、同図に示すよ
うに駆動能力のあまり大でない複数のバッファー２−１
．３−１．３−２．３−３．・・・、４−１．４−２を
樹枝状に設け、初段のバッファ２−１により、２段目バ
ッファ３−１．３−２．・・・３−４を駆動し、更に後
段バッファ４−１．４−２を駆動するというようにして
各種ゲートＧ＋ 、Ｇ２ ＊フリップフロップＦＦ＋Ｆ
Ｆ２・・・などからなる負荷にクロックを供給している
。しかしながら、上記クロック分割供給方式においても
、集積回路をレイアウト設計する際に、上記各バッファ
をどこに配置するかについて確立した手法は特になく、
第２２図に示すように、集積回路において２段目以降の
バッファ３＝１．３−２．３−３．・・・を論即回路領
１１１！４内でクロックを必要とする回路付近に配置し
ていた。
ファで全ての負荷を駆動することが困難となり、第２１
図に示すようにクロック分割供給方式が提案され、従来
の集積回路に採用されている。すなわち、同図に示すよ
うに駆動能力のあまり大でない複数のバッファー２−１
．３−１．３−２．３−３．・・・、４−１．４−２を
樹枝状に設け、初段のバッファ２−１により、２段目バ
ッファ３−１．３−２．・・・３−４を駆動し、更に後
段バッファ４−１．４−２を駆動するというようにして
各種ゲートＧ＋ 、Ｇ２ ＊フリップフロップＦＦ＋Ｆ
Ｆ２・・・などからなる負荷にクロックを供給している
。しかしながら、上記クロック分割供給方式においても
、集積回路をレイアウト設計する際に、上記各バッファ
をどこに配置するかについて確立した手法は特になく、
第２２図に示すように、集積回路において２段目以降の
バッファ３＝１．３−２．３−３．・・・を論即回路領
１１１！４内でクロックを必要とする回路付近に配置し
ていた。
（発明が解決しようとする課題）
前記クロック分割供給方式を採用した集積回路における
２段目のバッファ３−１．３−２．・・・を論理回路領
域４に配置した場合、初段バッファ２−１から２段目バ
ッファ３−１．３−２．・・・までの配線吏の経路は、
論理回路領域４部分のレイアウトが終わるまで決まらな
い。このため、論理回路領域４部分のレイアウト設計が
終わるまで正確なタイミングを得るためのクロック供給
回路のレイアウト設計が出来なかった。
２段目のバッファ３−１．３−２．・・・を論理回路領
域４に配置した場合、初段バッファ２−１から２段目バ
ッファ３−１．３−２．・・・までの配線吏の経路は、
論理回路領域４部分のレイアウトが終わるまで決まらな
い。このため、論理回路領域４部分のレイアウト設計が
終わるまで正確なタイミングを得るためのクロック供給
回路のレイアウト設計が出来なかった。
したがって本発明は上記の問題点を解決するため、クロ
ック分割供給方式による集積回路において、初段および
２段目の各バッファを論理回路領域周辺に配置すること
により、論理回路領域のレイアウト如何に影響されずに
クロック供給回路がレイアウト設計可能にした集積回路
の配置配線方式を提供するものである。
ック分割供給方式による集積回路において、初段および
２段目の各バッファを論理回路領域周辺に配置すること
により、論理回路領域のレイアウト如何に影響されずに
クロック供給回路がレイアウト設計可能にした集積回路
の配置配線方式を提供するものである。
［発明の構成］
（課題を解決するための手段）
本発明による集積回路の配置配線方式においては、初段
バッファの入力側が入力パッド部に接続され、その出力
側が２段目の各バッフ？に接続され、論理回路領域にク
ロック仁舅を供給するクロック供給回路を構成しており
、上記論理回路領域４の周辺に前記初段および２段目の
バッファとその間を結ぶ配線が配置配線されているもの
である。
バッファの入力側が入力パッド部に接続され、その出力
側が２段目の各バッフ？に接続され、論理回路領域にク
ロック仁舅を供給するクロック供給回路を構成しており
、上記論理回路領域４の周辺に前記初段および２段目の
バッファとその間を結ぶ配線が配置配線されているもの
である。
（作用）
初段バッファ、および該バッファの出力で駆動される２
段目の各バッファが論理回路領域の周辺に配置配線され
るようにしているので、前記論理回路領域の内部のレイ
アウト設計結果に影響されない、したがって、論理回路
のレイアウトとクロック供給回路のレイアウト設計を同
時に進行でき、論理回路領域のレイアウト結果を持つ必
要がなくなる。
段目の各バッファが論理回路領域の周辺に配置配線され
るようにしているので、前記論理回路領域の内部のレイ
アウト設計結果に影響されない、したがって、論理回路
のレイアウトとクロック供給回路のレイアウト設計を同
時に進行でき、論理回路領域のレイアウト結果を持つ必
要がなくなる。
（実施例）
第１図は本発明による集積回路５′の配置配線方式の基
本原理図である。同図において、初段バッファ２−１の
入力側が入力パッド１に接続され、その出力側が２段目
の各バッファ３−１．・・・３−４に接続され、論理回
路領域４にりＯツク信号を供給するクロック供給回路を
構成しており、論理回路領域４の周辺に前記初段および
２段目のバッファ２−１．３−１．３−２．３−３．・
・・が配置配線されている。
本原理図である。同図において、初段バッファ２−１の
入力側が入力パッド１に接続され、その出力側が２段目
の各バッファ３−１．・・・３−４に接続され、論理回
路領域４にりＯツク信号を供給するクロック供給回路を
構成しており、論理回路領域４の周辺に前記初段および
２段目のバッファ２−１．３−１．３−２．３−３．・
・・が配置配線されている。
従って、初段バッファ２−１および該バッファの出力で
駆動される２段目の各バッファ３−１゜３−２．３−３
．・・・が論理回路筒ｊ４１４の周辺の配置配線される
ようにしてるので、前記領域４の内部のレイアウト結果
に影響されない。
駆動される２段目の各バッファ３−１゜３−２．３−３
．・・・が論理回路筒ｊ４１４の周辺の配置配線される
ようにしてるので、前記領域４の内部のレイアウト結果
に影響されない。
第２図は本発明による集積回路の配置配線方式の一実施
例を示す。この実施例においては、初段のバッファ２−
１を入力パッド部１の近（に配置すると共に、２段目の
各バッファ３−１．３−２゜３−３．・・・を論理回路
領域４の周辺の二辺に沿って配置されている。
例を示す。この実施例においては、初段のバッファ２−
１を入力パッド部１の近（に配置すると共に、２段目の
各バッファ３−１．３−２゜３−３．・・・を論理回路
領域４の周辺の二辺に沿って配置されている。
第３図は本発明による配置配線方式の別の実施例を示す
。この実施例では、２段目の各バッファ３−１．３−２
．３−３．・・・が論理回路領域４の三辺に沿って配置
されたものである。
。この実施例では、２段目の各バッファ３−１．３−２
．３−３．・・・が論理回路領域４の三辺に沿って配置
されたものである。
第４図の実施例は２段目の各バッファ３−１゜３−２．
３−３．・・・が論理回路領域４の四辺に沿って配置さ
れたものである。
３−３．・・・が論理回路領域４の四辺に沿って配置さ
れたものである。
第５図、第６図、第７図は本発明による別の実施例をそ
れぞれ示す。なお、第５図乃至第７図において各入力パ
ッド部および集積口路の外枠を省略して初段バッファ２
−１と２段目の各バッファ３−１．３−２．３−３．・
・・の位置と論理回路領域４との相対的な位薦関係を示
している。すなわち、第５図のものは２段目の各バッフ
ァの位置が前記領域４の外側にある実施例、第６図のも
のは各バッファが前記領ｉｌｌ！４の辺上にある実施例
、第７図のものは各バッファが前記領域の内側に入り込
んでいる実施例を示す。
れぞれ示す。なお、第５図乃至第７図において各入力パ
ッド部および集積口路の外枠を省略して初段バッファ２
−１と２段目の各バッファ３−１．３−２．３−３．・
・・の位置と論理回路領域４との相対的な位薦関係を示
している。すなわち、第５図のものは２段目の各バッフ
ァの位置が前記領域４の外側にある実施例、第６図のも
のは各バッファが前記領ｉｌｌ！４の辺上にある実施例
、第７図のものは各バッファが前記領域の内側に入り込
んでいる実施例を示す。
上記いずれの実施例においても初段バッファ２−１から
２段目の各バッファ３−１．３−２．・・・までの配線
吏への論理回路領域４のレイアウトによる影響は少ない
ので、クロック供給回路の設計は前記論理回路領域のレ
イアウト結果を持たずに開始できる。
２段目の各バッファ３−１．３−２．・・・までの配線
吏への論理回路領域４のレイアウトによる影響は少ない
ので、クロック供給回路の設計は前記論理回路領域のレ
イアウト結果を持たずに開始できる。
第８図に示す拡大実施例においては、バッファ９１を電
源線９２の下に配置したものである。論理回路領域４の
周辺部には、一般の信号線に比べて幅の広い電源線９２
が通っていることが多く、この下にバッファ９１を埋め
込むことにより集積回路の大きさをより小さくすること
が可能である。
源線９２の下に配置したものである。論理回路領域４の
周辺部には、一般の信号線に比べて幅の広い電源線９２
が通っていることが多く、この下にバッファ９１を埋め
込むことにより集積回路の大きさをより小さくすること
が可能である。
第９図に示す実施例は、論理回路領域４の電源線１０１
と論理回路領域４の周辺に配置されたクロックバッフ？
１０５の電源線１０２を集積回路基板５′上で分離した
ちのである。プなわら、論理回路領域４に供給する電力
は、論理回路領域用電源パッド１０３から電源線１０１
によって供給される。一方、論理回路領域４の周辺に配
置されたクロックバッファ１０５に供給される電力は、
論理回路領域用電源パッド１０３とは別のクロックバッ
ファ１０５用電源パツド１０４から電源線１’０２によ
って供給される。このように、電源線１０１と電源線１
０２は集積回路基板５′上では接続されていない。これ
によって、クロックバッファ１０５によって生じる電源
線上の雑音が、論理回路領域４の内部の電源線１０１に
伝わることがないので、論理回路領域４内の論理回路が
Ｅ記雑音のために誤動作することがなくなる。また、逆
に論理回路領域４の内部で発生する電源線上の雑音がク
ロックバッファ１０５の動作に影響を与える可能性もな
くなる。
と論理回路領域４の周辺に配置されたクロックバッフ？
１０５の電源線１０２を集積回路基板５′上で分離した
ちのである。プなわら、論理回路領域４に供給する電力
は、論理回路領域用電源パッド１０３から電源線１０１
によって供給される。一方、論理回路領域４の周辺に配
置されたクロックバッファ１０５に供給される電力は、
論理回路領域用電源パッド１０３とは別のクロックバッ
ファ１０５用電源パツド１０４から電源線１’０２によ
って供給される。このように、電源線１０１と電源線１
０２は集積回路基板５′上では接続されていない。これ
によって、クロックバッファ１０５によって生じる電源
線上の雑音が、論理回路領域４の内部の電源線１０１に
伝わることがないので、論理回路領域４内の論理回路が
Ｅ記雑音のために誤動作することがなくなる。また、逆
に論理回路領域４の内部で発生する電源線上の雑音がク
ロックバッファ１０５の動作に影響を与える可能性もな
くなる。
また、初段バッファによる電源１音が大きく、２段目バ
ッファによる電源雑音が小さい時は、初段バッファの電
源のみを論理回路領域の電源と分離することもできるし
、逆の場合は２段目バッファの電源のみを論理回路領域
の電源と分離することもできる。
ッファによる電源雑音が小さい時は、初段バッファの電
源のみを論理回路領域の電源と分離することもできるし
、逆の場合は２段目バッファの電源のみを論理回路領域
の電源と分離することもできる。
さらに、高電位電源線か低電位電源線のどららか一方の
みを分離し、他方は接続することもできる。
みを分離し、他方は接続することもできる。
ｗ４１０図は、初段バッファ２−１から２段目の各バッ
ファ３−１．３−２．３−３．・・・までの各々の配線
交の艮ざを等しくした実施例を示１゛。このようにする
ことにより、初段バッファ２−１から２段目の各バッフ
ァ３−１．３−２．３−３゜・・・までのクロックの遅
延時間が等しくなり、クロックの時間的なずれが発生し
ない。この実施例においても初段バッファ２−１および
２段目の各バッファ３−１．３−２．３−３．・・・を
図示しない論理回路領域の周辺に配置しているので、配
線交の経路は論理回路領域のレイアウトに影響されるこ
とがなく、このように配線交を迂回させ等良化すること
が容易である。また、配線誌を完全に等良化しなくても
、論理回路の許容する範囲内にクロックの時間的なずれ
を抑えるように、配線吏の長さを操作してもよい。
ファ３−１．３−２．３−３．・・・までの各々の配線
交の艮ざを等しくした実施例を示１゛。このようにする
ことにより、初段バッファ２−１から２段目の各バッフ
ァ３−１．３−２．３−３゜・・・までのクロックの遅
延時間が等しくなり、クロックの時間的なずれが発生し
ない。この実施例においても初段バッファ２−１および
２段目の各バッファ３−１．３−２．３−３．・・・を
図示しない論理回路領域の周辺に配置しているので、配
線交の経路は論理回路領域のレイアウトに影響されるこ
とがなく、このように配線交を迂回させ等良化すること
が容易である。また、配線誌を完全に等良化しなくても
、論理回路の許容する範囲内にクロックの時間的なずれ
を抑えるように、配線吏の長さを操作してもよい。
第１１図は、２段目の各バッファ３−１．３−２．３−
３の駆動能力を全て等しくし、各２段目バッファ３−１
．３−２．３−３が駆動すべき負荷１２３の負荷容量と
配線１２２の配線容量の総和が前記各バッファ＠に異な
る場合には、調整用の疑似的な負荷容量８を付加するこ
とにより２段目の各バッファ３−１．３−２．３−３の
負荷を同等にしたものである。このようにすれば、２段
目の各バッフ７３−１．３−２．３−３．・・・の設計
は一種類のみ行なえばよいのでクロック供給回路の設計
が容易となる。
３の駆動能力を全て等しくし、各２段目バッファ３−１
．３−２．３−３が駆動すべき負荷１２３の負荷容量と
配線１２２の配線容量の総和が前記各バッファ＠に異な
る場合には、調整用の疑似的な負荷容量８を付加するこ
とにより２段目の各バッファ３−１．３−２．３−３の
負荷を同等にしたものである。このようにすれば、２段
目の各バッフ７３−１．３−２．３−３．・・・の設計
は一種類のみ行なえばよいのでクロック供給回路の設計
が容易となる。
ざらに、全ての２段［１バツフアの駆動すべき負荷容量
を大目に見積って２段目バッファの設計を行い、論理回
路領域のレイアウトが終了して２段目バッファの負荷容
量が正確に分かった時点で２段目バッファに適当な調整
用の負荷容量を付加する方法を採用すれば、クロック供
給回路の設計は論理回路領域のレイアウトの影響を受け
ないので、論理回路のレイアウト結果を持たずにクロッ
ク供給回路の設計が可能となる。
を大目に見積って２段目バッファの設計を行い、論理回
路領域のレイアウトが終了して２段目バッファの負荷容
量が正確に分かった時点で２段目バッファに適当な調整
用の負荷容量を付加する方法を採用すれば、クロック供
給回路の設計は論理回路領域のレイアウトの影響を受け
ないので、論理回路のレイアウト結果を持たずにクロッ
ク供給回路の設計が可能となる。
第１２図の実施例は、第１１図のものが擬似的な負荷容
量８を付加したのに対し、２段目バッファの出力側に迂
回配線９を用いたものである。このように配線を迂回さ
せることによりクロックのタイミングのずれを防ぐこと
が可能となる。この迂回配線９は論理回路領域の内部に
あっても良いし、論理回路領域の外部に置くことも可能
である。
量８を付加したのに対し、２段目バッファの出力側に迂
回配線９を用いたものである。このように配線を迂回さ
せることによりクロックのタイミングのずれを防ぐこと
が可能となる。この迂回配線９は論理回路領域の内部に
あっても良いし、論理回路領域の外部に置くことも可能
である。
また、第１１図の擬似的な負荷容量８と第１２図の迂回
量＄１１９を併用し、さらに正確なタイミングの調整を
行うことらできる。
量＄１１９を併用し、さらに正確なタイミングの調整を
行うことらできる。
上記の実施例についての説明では、論理回路領域は一つ
に限定されていたが、第１３図に示Ｊように主たる論理
回路領域１３１の他に補助的な論理回路領域１３２があ
る場合にも本発明は有効である。すなわち、主たる論理
回路領域１３１の周辺に位置する２段目の各バッファ３
−１．３−３および補助的な論理回路領域１３２の周辺
に位置する２段目バッファ３−２はどちらも、主たる論
理回路領域１３１と補助的な論理回路領域１３２のレイ
アウトに影響されることなく配置する事ができる。
に限定されていたが、第１３図に示Ｊように主たる論理
回路領域１３１の他に補助的な論理回路領域１３２があ
る場合にも本発明は有効である。すなわち、主たる論理
回路領域１３１の周辺に位置する２段目の各バッファ３
−１．３−３および補助的な論理回路領域１３２の周辺
に位置する２段目バッファ３−２はどちらも、主たる論
理回路領域１３１と補助的な論理回路領域１３２のレイ
アウトに影響されることなく配置する事ができる。
このように、クロック分割供給方式で初段バッファおよ
び２段目バッフ１を論理回路領域の周辺に配置すると、
クロック供給回路の設計を論理回路領域のレイアウトを
待たずに早期に行うことが出来るが、その他に製造過程
において２段目の各バッファの駆動能力にばらつきが生
じにくいという効果もある。
び２段目バッフ１を論理回路領域の周辺に配置すると、
クロック供給回路の設計を論理回路領域のレイアウトを
待たずに早期に行うことが出来るが、その他に製造過程
において２段目の各バッファの駆動能力にばらつきが生
じにくいという効果もある。
この効果を、２段目バッファをＭＯＳトランジスタで溝
底する場合について、第１４図を用いて説明する。第１
４図はＭＯＳ トランジスタ１５０の構造を示したもの
で、ゲート電極１５１と拡散領域１５２によって構成さ
れる。このＭＯＳトランジスタ１５０の駆動能力は、ゲ
ート長しによって変化する。しかし、集積回路を！ＦＪ
造する際にはゲート長りがある程度ばらつく事がさけら
れ！、同一チップ内で２段目バッファのゲート長しがば
らつくと、２段目の各バッファの駆動能力にばらつきが
起き、クロックのずれを生じることになる。
底する場合について、第１４図を用いて説明する。第１
４図はＭＯＳ トランジスタ１５０の構造を示したもの
で、ゲート電極１５１と拡散領域１５２によって構成さ
れる。このＭＯＳトランジスタ１５０の駆動能力は、ゲ
ート長しによって変化する。しかし、集積回路を！ＦＪ
造する際にはゲート長りがある程度ばらつく事がさけら
れ！、同一チップ内で２段目バッファのゲート長しがば
らつくと、２段目の各バッファの駆動能力にばらつきが
起き、クロックのずれを生じることになる。
すなわち、２段目バッファの駆動能力が大きいとその出
力側のクロックはタイミングが早くなり、２段目バッフ
ァの駆動能力が小さいとその出力側のクロックはタイミ
ングが遅くなる。したがって、この２段目のバッファの
ゲート長し、のばらつきは、できるだけ小さいことが望
ましい。
力側のクロックはタイミングが早くなり、２段目バッフ
ァの駆動能力が小さいとその出力側のクロックはタイミ
ングが遅くなる。したがって、この２段目のバッファの
ゲート長し、のばらつきは、できるだけ小さいことが望
ましい。
ところで、ＭＯ８Ｉ−ランジスタのゲート長は周囲のレ
イアウトの影響を受けやすい。しかし、論理回路領域の
周辺部という同一条件の下にすべての２段目の各バッフ
ァを配置すれば、２段［＋の各バッファの駆動能力に生
じるばらつきを小さくすることが可能である。
イアウトの影響を受けやすい。しかし、論理回路領域の
周辺部という同一条件の下にすべての２段目の各バッフ
ァを配置すれば、２段［＋の各バッファの駆動能力に生
じるばらつきを小さくすることが可能である。
さらに、２段目のバッファのゲート長を論理回路で用い
るＭＯＳトランジスタのゲート長よりも良くすると、こ
のばらつきの影響はより少なくなる。一般に論理回路で
用いるＭＯＳトランジスタのゲート長はＩＪ造可能な最
小限の長さとする。しかし、ゲート長のばらつきの影響
は、ゲート長の変化を本来のゲート長で割った値、ずな
わちゲート長の変化／本来のゲート長 で表わせるので、ゲート長の変化が同じならば本来のゲ
ート長が長いほうがばらつきの影響は少なくなる。した
がって、２段目バッファＭＯ８トランジスタ１５０のゲ
ート長を長くすると、クロックのずれが少なくなる。
るＭＯＳトランジスタのゲート長よりも良くすると、こ
のばらつきの影響はより少なくなる。一般に論理回路で
用いるＭＯＳトランジスタのゲート長はＩＪ造可能な最
小限の長さとする。しかし、ゲート長のばらつきの影響
は、ゲート長の変化を本来のゲート長で割った値、ずな
わちゲート長の変化／本来のゲート長 で表わせるので、ゲート長の変化が同じならば本来のゲ
ート長が長いほうがばらつきの影響は少なくなる。した
がって、２段目バッファＭＯ８トランジスタ１５０のゲ
ート長を長くすると、クロックのずれが少なくなる。
さらに、第１５図に示′？１様に、ＭＯＳトランジスタ
１５０の周囲にゲート１６１と同じ層の囲い１６２を設
ければ、ばらつきの影響をより少なく出来る。
１５０の周囲にゲート１６１と同じ層の囲い１６２を設
ければ、ばらつきの影響をより少なく出来る。
第１６図は系統の異なる２つのクロック分割供給回路を
有する集積回路に本発明による配置配線方式を適用した
構成を示す。同図で明らかなように、１．２−１．３−
１．３−２．３−３．・・・に対応する別のクロック分
割供給回路があっても、論理回路領域の周辺に各初段バ
ッファ２−１．２−１′および２段目の各バッファ３−
１．３−２゜３−３．・・・３−１ ′、３−２−、３
−３′・・・を同様に配置配線することができる。
有する集積回路に本発明による配置配線方式を適用した
構成を示す。同図で明らかなように、１．２−１．３−
１．３−２．３−３．・・・に対応する別のクロック分
割供給回路があっても、論理回路領域の周辺に各初段バ
ッファ２−１．２−１′および２段目の各バッファ３−
１．３−２゜３−３．・・・３−１ ′、３−２−、３
−３′・・・を同様に配置配線することができる。
第１７図は外部から供給されるクロックが一秒類でも入
力バッド１から異むるクロックを発生して、二系統のク
ロック供給回路に供給する実施例を示す。
力バッド１から異むるクロックを発生して、二系統のク
ロック供給回路に供給する実施例を示す。
第１８図は初段バッファ２−１により系統の異なるクロ
ックを発生する場合の実施例であり、第１９図は２段目
の各バッファ３−１．３−２．３−３により系統の異な
るクロックを発生する場合の実施例をそれぞれ示′す。
ックを発生する場合の実施例であり、第１９図は２段目
の各バッファ３−１．３−２．３−３により系統の異な
るクロックを発生する場合の実施例をそれぞれ示′す。
なお、第１６図乃至第１９図において同じ参照番号は同
じまたは類似の構成要素を示す。
じまたは類似の構成要素を示す。
［￥ｅ明の効果１
以上述べたように、本発明による集積回路の配置配線方
式によれば、り［１ツク分割供給回路の初段および２段
目の各バッファを、論理回路領域の周辺に配置配線する
ことによって、前記供給回路のレイアウト設計は論理回
路領域のレイアウトの進行状況あるいはそのレイアウト
結果に影響されなくなる。したがって、クロック分割供
給回路のレイアウト設計は、論理回路領域のレイアウト
結果を待たず同時進行が可能となる。したがって、早期
に正確なタイミングを持ったクロック供給回路を設計で
きる。
式によれば、り［１ツク分割供給回路の初段および２段
目の各バッファを、論理回路領域の周辺に配置配線する
ことによって、前記供給回路のレイアウト設計は論理回
路領域のレイアウトの進行状況あるいはそのレイアウト
結果に影響されなくなる。したがって、クロック分割供
給回路のレイアウト設計は、論理回路領域のレイアウト
結果を待たず同時進行が可能となる。したがって、早期
に正確なタイミングを持ったクロック供給回路を設計で
きる。
第１図は本発明による集積回路の配置配線方式％式％
第２図は本発明による集積回路の配置配線方式において
２段目の各バッファを論理回路領域の一辺の周囲に配置
した実施例を承り図、 第３図は２段目バッファを論理回路領域の三辺の周囲に
配置した実施例を示す図、 第４図は２段目の各バッファを論理回路領域の四辺の周
囲配置した実施例を示１図、 第５図は各上記バッファを論理回路領域の外側に配置し
た実施例を示す図、 第６図はバッファを論理回路領域の辺トに配置した実施
例を示す図、 第７図はバッファを論理回路領域に入り込んで配置した
実施例を示す図、 第８図はバッファを電源線の下に埋め込んだ実施例を示
す図、 第９図はバッファと論理回路領域の電源を分離した実施
例を示す図、 第１０図は初段バッファ、から２段目バッファまでの配
線を等長比したクロック供給回路の実施例を示す図、 第１１図はｖＡ整用負荷容量を付けたり［１ツク供給回
路の実施例を示す図、 第１２図は迂回配線を持つクロック供給回路の実施例を
示す図、 第１３図は補助的な論理回路領域がある実施例を示す図
、 第１４図はＭＯＳトランジスタの構造を示す図、第１５
図は周囲に囲いを持ったＭＯＳトランジスタの構造を示
す図、 第１６図は２系統の異なるクロック供給回路を持つ集積
回路に本発明を適用した実施例を示す図、第１７図はパ
ッド部で２系統の異なるクロックを発生する集積回路に
本発明を適用した実施例を示す図、 第１８図は初段バッファ部で２系統の異なるクロックを
発生する集積回路に本発明を適用した実施例を示１′図
、 第１９図は２段目バッファ部で２系統の異なるクロック
を発生する集積回路に本発明を適用した実施例を示す図
、 第２０図は従来技術によるクロック供給方式の一例を示
す図、 第２１図は従来技術による改良された形式のクロック分
割供給り式を示す図、 第２２図は従来技術による集積回路の配置配線方式を示
寸図である。 １・・・入力パッド部 ２−１・・・初段バッフ？ ３−１．３−２．３−３・・・２段目の各バッファ４・
・・論理回路領域 ５′・・・集積回路（基板） Ω・・・配線
２段目の各バッファを論理回路領域の一辺の周囲に配置
した実施例を承り図、 第３図は２段目バッファを論理回路領域の三辺の周囲に
配置した実施例を示す図、 第４図は２段目の各バッファを論理回路領域の四辺の周
囲配置した実施例を示１図、 第５図は各上記バッファを論理回路領域の外側に配置し
た実施例を示す図、 第６図はバッファを論理回路領域の辺トに配置した実施
例を示す図、 第７図はバッファを論理回路領域に入り込んで配置した
実施例を示す図、 第８図はバッファを電源線の下に埋め込んだ実施例を示
す図、 第９図はバッファと論理回路領域の電源を分離した実施
例を示す図、 第１０図は初段バッファ、から２段目バッファまでの配
線を等長比したクロック供給回路の実施例を示す図、 第１１図はｖＡ整用負荷容量を付けたり［１ツク供給回
路の実施例を示す図、 第１２図は迂回配線を持つクロック供給回路の実施例を
示す図、 第１３図は補助的な論理回路領域がある実施例を示す図
、 第１４図はＭＯＳトランジスタの構造を示す図、第１５
図は周囲に囲いを持ったＭＯＳトランジスタの構造を示
す図、 第１６図は２系統の異なるクロック供給回路を持つ集積
回路に本発明を適用した実施例を示す図、第１７図はパ
ッド部で２系統の異なるクロックを発生する集積回路に
本発明を適用した実施例を示す図、 第１８図は初段バッファ部で２系統の異なるクロックを
発生する集積回路に本発明を適用した実施例を示１′図
、 第１９図は２段目バッファ部で２系統の異なるクロック
を発生する集積回路に本発明を適用した実施例を示す図
、 第２０図は従来技術によるクロック供給方式の一例を示
す図、 第２１図は従来技術による改良された形式のクロック分
割供給り式を示す図、 第２２図は従来技術による集積回路の配置配線方式を示
寸図である。 １・・・入力パッド部 ２−１・・・初段バッフ？ ３−１．３−２．３−３・・・２段目の各バッファ４・
・・論理回路領域 ５′・・・集積回路（基板） Ω・・・配線
Claims (7)
- （１）クロック信号入力用のパッド部、入力側が前記パ
ッド部に接続された初段バッファ、ならびに前記初段バ
ッファからの出力により駆動される２段目の複数のバッ
ファからなるクロック供給回路と、該クロック供給回路
からクロック信号を供給される論理回路領域とを有する
集積回路にし、少なくとも前記初段および２段目の各バ
ッファと、それらを結ぶ配線が前記論理回路領域に隣接
してその周辺に配置配線されることを特徴とする集積回
路の配置配線方式。 - （２）前記論理回路領域の周辺に配置されたバッファが
、電源配線の下に配置されたことを特徴とする請求項１
に記載の集積回路の配置配線方式。 - （３）前記論理回路領域の電源線および前記領域の周辺
に配置された複数の前記バッファの電源線とが集積回路
の基板上で分離されていることを特徴とする請求項１に
記載の集積回路の配置配線方式。 - （４）前記２段目の各バッファの駆動能力を全て等しく
し、該２段目の各バッファに接続された負荷容量が異な
る場合には、疑似負荷容量を調整することによつて同一
負荷にすることを特徴とする請求項１に記載の集積回路
の配置配線方式。 - （５）前記２段目の各バッファの駆動能力を全て等しく
し、該２段目の各バッファの出力側のクロック配線を接
続された負荷の多さに応じた長さで迂回させ、クロック
の時間ずれを防止したことを特徴とする請求項１に記載
の集積回路の配置配線方式。 - （６）前記２段目の各バッファを構成するＭＯＳトラン
ジスタのゲート長を他のＭＯＳトランジスタより長くし
たことを特徴とする請求項１に記載の集積回路の配置配
線方式。 - （７）前記初段バッファから前記２段目の各バッファま
での長さが等しいことを特徴とする請求項１に記載の集
積回路の配置配線方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029190A JPH0824143B2 (ja) | 1989-02-08 | 1989-02-08 | 集積回路の配置配線方式 |
| US07/473,034 US5172330A (en) | 1989-02-08 | 1990-01-31 | Clock buffers arranged in a peripheral region of the logic circuit area |
| KR1019900001521A KR930008646B1 (ko) | 1989-02-08 | 1990-02-07 | 집적회로의 배치배선방식 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029190A JPH0824143B2 (ja) | 1989-02-08 | 1989-02-08 | 集積回路の配置配線方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02208956A true JPH02208956A (ja) | 1990-08-20 |
| JPH0824143B2 JPH0824143B2 (ja) | 1996-03-06 |
Family
ID=12269283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029190A Expired - Fee Related JPH0824143B2 (ja) | 1989-02-08 | 1989-02-08 | 集積回路の配置配線方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5172330A (ja) |
| JP (1) | JPH0824143B2 (ja) |
| KR (1) | KR930008646B1 (ja) |
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| JPH0824143B2 (ja) | 1996-03-06 |
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