JPH11175183A - 半導体集積回路におけるクロック分配回路 - Google Patents

半導体集積回路におけるクロック分配回路

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JPH11175183A
JPH11175183A JP9342785A JP34278597A JPH11175183A JP H11175183 A JPH11175183 A JP H11175183A JP 9342785 A JP9342785 A JP 9342785A JP 34278597 A JP34278597 A JP 34278597A JP H11175183 A JPH11175183 A JP H11175183A
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clock
buffer
buffers
wiring
chip
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JP9342785A
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Akihiro Yoshitake
昭博 吉竹
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • G—PHYSICS
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Abstract

(57)【要約】 【課題】 ビルディングブロック方式のチップ（半導体
集積回路）に対して、容易に適用でき、且つ、低スキュ
ーを実現できるようにする。 【解決手段】 チップ10の中央部に配置され入力ドライ
バ11の出力を受ける第１バッファ12と、チップ10の４辺
中央にそれぞれ配置され第１バッファ12の出力を受ける
第２バッファ13A 〜13D と、各第２バッファ13A 〜13D
の出力を受ける複数の第３バッファ14A-1,14A-2,14B-3,
14B-4,14C-1 〜14C-4,14D-1 〜14D-4 と、これらの複数
の第３バッファの出力を全て接続しクロック端子に供給
すべきクロック信号を導き出す最終段接続配線16-1〜16
-4,18 とをそなえ、複数の第３バッファを上下２辺に平
行な直線上に配置しこれらの第３バッファの出力を直線
状配線16-1〜16-4により接続するとともに、第１バッフ
ァ12および第２バッファ13A〜13D の少なくとも一方に
対する負荷を調整する負荷調整構造をそなえる。

Description

【発明の詳細な説明】
【０００１】（目次） 発明の属する技術分野 従来の技術（図４，図５） 発明が解決しようとする課題（図４，図５） 課題を解決するための手段 発明の実施の形態（図１〜図３） 発明の効果
【０００２】
【発明の属する技術分野】本発明は、矩形（正方形を含
む）のチップ上に多数のセルを配置して成るＬＳＩ等の
半導体集積回路において、クロック端子を有するセルに
クロック信号を分配するクロック分配回路に関し、特
に、ＲＡＭや巨大なマクロブロックなどが多数存在する
ビルディングブロック方式のチップに用いて好適のクロ
ック分配回路に関する。
【０００３】
【従来の技術】一般に、半導体集積回路、例えばＬＳＩ
においては、１つのクロック信号あるいは位相の異なる
複数のクロック信号に同期してＬＳＩ全体を動作させ
る。このような場合、外部から供給されたクロック信号
をＬＳＩ内の各部のフリップフロップ等（クロック端子
を有するセル）に分配することにより、デコードやメモ
リのリード／ライト，各種演算等の動作を行なうが、ク
ロックの分配元から供給先までの配線長が異なっている
と、クロック信号の到達タイミングにズレ（クロックス
キュー）が発生する。クロックスキューが生じると、フ
リップフロップでは誤った信号を取り込んだり、論理ゲ
ートでは出力に不所望のひげ状パルスが発生したりし
て、回路が誤動作するおそれがある。従って、クロック
スキューの大小がＬＳＩの性能（動作速度）を決定する
要因となる。
【０００４】そこで、従来、ＬＳＩ等の半導体集積回路
では、図４に示すようなＨ型のクロック分配方式が用い
られている。このＨ型のクロック分配方式では、図４に
示すように、矩形（正方形）のチップ１００上におい
て、複数段（図４では３段）のバッファ１０２〜１０４
をそなえ、これらのバッファ１０２〜１０４間をＨ型の
クロック配線１０６，１０７によりツリー状に接続して
いる。
【０００５】より詳細に説明すると、チップ１００の周
縁領域である１辺（図４の左側の辺）の中央には、外部
からのクロック信号を受ける入力ドライバ１０１がそな
えられ、この入力ドライバ１０１の出力は、クロック配
線１０５により、チップ１００の中央に配置された第１
バッファ１０２に入力される。そして、第１バッファ１
０２の出力は、この第１バッファ１０２を中心とするＨ
型のクロック配線１０６により、４つの第２バッファ１
０３に入力される。これらの第２バッファ１０３は、Ｈ
型のクロック配線１０６の４つの先端位置にそれぞれ配
置されており、第１バッファ１０２から４つの第２バッ
ファ１０３までの配線長は等しくなっている。
【０００６】各第２バッファ１０３の出力は、その第２
バッファ１０３を中心とするＨ型のクロック配線１０７
により、さらに４つの第３バッファ１０４に入力され
る。これらの第３バッファ１０４は、Ｈ型のクロック配
線１０７の４つの先端位置にそれぞれ配置されており、
第２バッファ１０３から４つの第３バッファ１０４まで
の配線長は等しくなっている。
【０００７】このようにバッファ１０２〜１０４をクロ
ック配線１０６，１０７により接続することで、クロッ
ク信号は、チップ１００のセル配置領域内に略均一な密
度で配置された１６個の第３バッファ１０４へ分配さ
れ、各第３バッファ１０４からフリップフロップ等のク
ロック端子へ供給される。このとき、第１バッファ１０
２から第３バッファ１０４までの配線長は全て等しくな
り、最終段のバッファ１０４でのクロックスキューを均
一にすることができる。なお、第３バッファ１０４をＨ
型のクロック配線によりバッファに接続し、クロック信
号をさらに分配してもよい。
【０００８】一方、例えば特開平４−３７３１６０号公
報に開示されたクロック分配方式では、図５に示すよう
に、正方形のチップ２００上において、複数段（図５で
は３段）のバッファ２０２〜２０４をそなえ、これらの
バッファ２０２〜２０４間をクロック配線２０６，２０
７によりツリー状に接続するとともに、４つの第３バッ
ファ２０４の出力を配線２０８により全て接続してい
る。
【０００９】より詳細に説明すると、チップ２００の周
縁領域である１辺（図５の左側の辺）には、外部からの
クロック信号を受ける入力ドライバ２０１がそなえら
れ、この入力ドライバ２０１の出力は、クロック配線２
０５により、チップ２００の周縁領域における一コーナ
ー部（図５の左下コーナー部）に配置された第１バッフ
ァ２０２に入力される。
【００１０】この第１バッファ２０２の出力は、クロッ
ク配線２０６により、チップ２００の周縁領域における
左上コーナー部および右下コーナー部にそれぞれ配置さ
れた２つの第２バッファ２０３に入力される。ここで、
第１バッファ２０２から各第２バッファ２０３までの配
線長は等しくなっている。そして、左上コーナー部の第
２バッファ２０３の出力は、クロック配線２０７によ
り、チップ２００の周縁領域である上辺中央および左辺
中央にそれぞれ配置された２つの第３バッファ２０４に
入力されるとともに、右下コーナー部の第２バッファ２
０３の出力は、クロック配線２０７により、チップ２０
０の周縁領域である下辺中央および右辺中央にそれぞれ
配置された２つの第３バッファ２０４に入力される。こ
こでも、第２バッファ２０３から各第３バッファ２０４
までの配線長は等しくなっている。
【００１１】さらに、４つの第３バッファ２０４の出力
は、チップ２００上のセル配置領域２０９を囲むように
形成された配線２０８により全て接続されており、この
配線２０８から、セル配置領域２０９内のクロック端子
に供給すべきクロック信号が導き出されるようになって
いる。上述した図５に示すクロック分配方式では、バッ
ファ２０２〜２０４間の配線長が同一であり、且つ、最
終段のバッファ２０４の出力を配線２０８により接続し
て１つの出力を導き出すようにしているので、最終段の
バッファ２０４でのクロックスキューを均一にすること
ができ、また、回路全体の駆動能力を高めることもでき
る。
【００１２】
【発明が解決しようとする課題】ところで、近年、クロ
ック周波数の高速化が進み、例えば数百ＭHzの周波数の
クロック信号で動作するチップでは、クロックスキュー
を数十ピコ秒のレベルまで抑えることが要求されてく
る。このような低スキューの要求に、図４に示すＨ型の
クロック分配方式を用いて答えるためには、ほぼ完璧な
Ｈ型のクロック配線を行なって、最終段のバッファ（図
４では第３バッファ１０４）を、チップのセル配置領域
内に均一な密度で配置しなければならない。
【００１３】また、近年、ＬＳＩ等の半導体集積回路の
高密度化および大規模化が進み、チップ上のゲート数は
百万ゲートに及ぶ場合もある。このような場合、設計者
がこれらのゲートを全て均一に取り扱うのは困難である
ため、チップ上の構成をブロック化し、階層設計を行な
っている。つまり、大きさや形状の異なる種々のマクロ
ブロックを個々に設計してから、そのマクロブロックや
元々サイズの大きいＲＡＭなどのマクロをチップ上に配
置し、半導体集積回路を設計している。このような設計
方式をビルディングブロック方式と呼ぶ。
【００１４】しかしながら、ビルディングブロック方式
のチップでは、サイズの異なる多数のブロック（例えば
ＲＡＭや巨大なマクロブロックなど）が存在するため、
例えばＨ型のクロック分配用バッファを配置すべき領域
にマクロブロックが存在してしまう等の状況が生じやす
く、完璧なＨ型のクロック配線を行なうことは困難であ
り、Ｈ型のクロック分配方式を適用すると、どうしても
クロック分配系のバランス（配線長の均一化）がくず
れ、クロックスキューが大きくなってしまう。チップ上
に様々なサイズのブロックが配置されている場合、そこ
に最終段のバッファを均一な密度で配置すると同時に各
クロック端子へ至るクロック配線の長さを均一にするこ
とは、チップ設計上の大きな制約となる。
【００１５】一方、図５に示すクロック分配方式では、
第３バッファ２０４の出力端におけるクロックスキュー
は均一にすることが可能であるが、第３バッファ２０４
の出力端からセル配置領域２０９内のフリップフロップ
等のクロック端子へクロック信号を分配することによっ
て生じるスキューに対し、どのうように対処するかが明
示されておらず、セル配置領域２０９内に配置されたＦ
Ｆやマクロブロックの各クロック端子ではスキューが生
じてしまう。クロックスキューの発生を確実に回避する
ためには、前述した通り、チップ内部（実際のセル配置
領域２０９内）にも、できるだけ均一な密度でバッファ
を配置し、且つ、各クロック端子へ至るクロック配線の
長さを均一にしなければならないが、このような設計に
ついて、特開平４−３７３１６０号公報では一切開示さ
れていない。
【００１６】本発明は、このような課題に鑑み創案され
たもので、ＲＡＭやその他の巨大なマクロブロックが多
数存在するようなビルディングブロック方式のチップ
（半導体集積回路）に対しても、容易に適用でき、且
つ、低スキューを実現できるようにした、半導体集積回
路におけるクロック分配回路を提供することを目的とす
る。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路におけるクロック分配回路
（請求項１）は、矩形のチップ上に多数のセルを配置し
て成る半導体集積回路において、クロック端子を有する
セルにクロック信号を分配するものであって、外部から
のクロック信号を受ける入力ドライバと、チップの中央
部に配置され該入力ドライバの出力を受ける第１バッフ
ァと、チップの周縁領域である４辺の中央にそれぞれ配
置され第１バッファの出力を受ける第２バッファと、各
第２バッファの出力を受ける複数の第３バッファと、こ
れらの第３バッファの出力を全て接続しクロック端子に
供給すべきクロック信号を導き出す最終段接続配線とを
そなえ、複数の第３バッファを、チップの２組の平行な
２辺のうちの一方の組の２辺に平行な直線上に配置し、
これらの第３バッファの出力を、最終段接続配線の一部
を成し且つ前記直線に沿う直線状配線により接続すると
ともに、第１バッファおよび第２バッファの少なくとも
一方に対する負荷を調整するための負荷調整構造をそな
えたことを特徴としている。このとき、チップを、前記
一方の組の２辺に平行な複数の帯状領域に区画し、これ
らの帯状領域のそれぞれにおいて、複数の第３バッファ
を前記一方の組の２辺に平行な直線上に配置してもよい
（請求項２）。
【００１８】また、本発明の半導体集積回路におけるク
ロック分配回路（請求項３）は、矩形のチップ上に多数
のセルを配置して成る半導体集積回路においてクロック
端子を有するセルにクロック信号を分配するものであっ
て、外部からのクロック信号を受ける入力ドライバと、
チップの中央部に配置され入力ドライバの出力を受ける
第１バッファと、チップ周縁領域である４辺の中央にそ
れぞれ配置され第１バッファの出力を受ける第２バッフ
ァと、各第２バッファの出力を受ける複数の第３バッフ
ァと、これらの複数の第３バッファの出力を全て接続し
クロック端子に供給すべきクロック信号を導き出す最終
段接続配線とをそなえ、チップを、このチップの２組の
平行な２辺のうちの一方の組に平行な複数の帯状領域に
区画し、これらの複数の帯状領域のそれぞれにおいて、
複数の第３バッファを前記一方の組の２辺に平行な直線
上に配置するとともに、これらの第３バッファの出力
を、最終段接続配線の一部を成し且つ前記直線に沿う直
線状配線により接続したことを特徴としている。
【００１９】なお、第１バッファおよび第２バッファの
少なくとも一方に対する負荷を調整するための負荷調整
構造をそなえてもよいし（請求項４）、最終段接続配線
は、前記直線状配線の配線層とは異なる配線層において
チップ内のクロック端子を全て接続するように形成され
たクロック端子接続配線と、前記直線状配線とを、これ
らの配線の交点で接続することにより構成してもよい
（請求項５）。
【００２０】また、複数の帯状領域のそれぞれにおい
て、第３バッファを、チップ周縁領域である他方の組の
２辺上に１つずつ配置するとともに、チップ内部領域上
に複数配置し、前記他方の組の２辺の中央にそれぞれ配
置された第２バッファを、各辺上に配置された第３バッ
ファに接続するとともに、前記一方の組の２辺の中央に
それぞれ配置された第２バッファを、チップの各辺側の
半部における前記内部領域上に配置された第３バッファ
に接続してもよい（請求項６）。
【００２１】さらに、第２バッファの出力側のクロック
配線に、少なくとも１つの負荷調整用のダミーゲートを
負荷調整構造としてそなえてもよいし（請求項７）、第
３バッファの出力側のクロック配線に、少なくとも１つ
の負荷調整用のダミーゲートを負荷調整構造としてそな
えてもよい（請求項８）。またさらに、第１バッファと
第２バッファとを接続するクロック配線の配線層におい
てこのクロック配線の両側にシールド配線を形成し（請
求項９）、そのクロック配線にテーパリングを施すこと
により負荷調整構造を構成してもよい（請求項１１）。
同様に、第２バッファと第３バッファとを接続するクロ
ック配線の配線層においてこのクロック配線の両側にシ
ールド配線を形成し（請求項１０）、そのクロック配線
にテーパリングを施すことにより負荷調整構造を構成し
てもよい（請求項１２）。
【００２２】上述のごとく構成された本発明のクロック
分配回路では、チップ中央部に配置された第１バッファ
から、チップ周縁領域である４辺中央の第２バッファ
へ、クロック配線を介してクロック信号が供給される。
このとき、チップ周縁領域においてはマクロブロック等
が配置されることがないので、第２バッファは、問題な
く各辺の中央に配置される。
【００２３】従って、第１バッファをチップ中央部に配
置できれば、第１バッファから各第２バッファまでのク
ロック配線の長さが均一になり、４つの第２バッファで
のクロックスキューを均一化することができる。また、
第１バッファをチップ中央部に配置できず中央部から若
干ずれたとしても、そのずれ分によるクロックディレイ
は最終段接続配線により、もしくは、負荷調整構造を用
いて各バッファに対する負荷を調整することにより吸収
されるので、クロックスキューを均一化することができ
る。
【００２４】さらに、第３バッファを直線上に配置しそ
の出力を直線状配線により接続する構成になっているの
で、チップ内部領域に配置される第３バッファを直線状
配線に沿って容易にスライド移動させることにより、マ
クロブロック等の配置状況に対応することができる。こ
のスライド移動で生じるずれ分によるクロックディレイ
は、最終段接続配線により、もしくは、負荷調整構造を
用いて各バッファに対する負荷を調整することにより吸
収されるので、クロックスキューを均一化することがで
きる（請求項１〜５）。
【００２５】また、辺上の第３バッファには同じ辺上の
第２バッファを接続し、チップ内部領域の第３バッファ
にはその第３バッファに近い辺上の第２バッファを接続
することにより、第２バッファから各第３バッファまで
のクロック配線の長さが略均一になり、第３バッファで
のクロックスキューを均一化することができる（請求項
６）。
【００２６】さらに、第２バッファもしくは第３バッフ
ァの出力側のクロック配線にダミーゲートを接続した
り、そのクロック配線からダミーゲートを切り離したり
して第２バッファもしくは第３バッファの負荷を調整す
ることにより、クロックディレイ（クロックスキュー）
を調整することができる（請求項７，８）。またさら
に、クロック配線の両側にシールド配線を形成すること
により、クロック配線の容量が他の信号線の影響を受け
て変動するのを防止でき、設計者は、その容量を常に把
握することができる（請求項９，１０）。このとき、ク
ロック配線にテーパリングを施してクロック配線とシー
ルド配線との間に生じる容量を調整することにより、ク
ロックディレイ（クロックスキュー）を調整することが
できる（請求項１１，１２）。
【００２７】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明の一実施形態として
のクロック分配回路をそなえた半導体集積回路（チッ
プ）を示す図であり、この図１に示すように、本実施形
態では、正方形のチップ（半導体集積回路）１０上に、
外部からのクロック信号を受ける入力ドライバ１１と、
この入力ドライバ１１の出力を受ける第１バッファ１２
と、この第１バッファ１２の出力を受ける４個の第２バ
ッファ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄと、これらの第
２バッファ１３Ａ〜１３Ｄの出力を受ける１６個の第３
バッファ１４Ａ−１，１４Ａ−２，１４Ｂ−３，１４Ｂ
−４，１４Ｃ−１〜１４Ｃ−４，１４Ｄ−１〜１４Ｄ−
４とがそなえられている。
【００２８】ここで、入力ドライバ１１は、チップ１０
の周縁領域である１辺（図１の左側の辺）に配置されて
いる。この入力ドライバ１１はクロック配線１９により
第１バッファ１２に接続され、入力ドライバ１１の出力
がクロック配線１９を介して第１バッファ１２に入力さ
れるようになっている。第１バッファ１２は、チップ１
０の中央部に配置されている。この第１バッファ１２
は、４本のクロック配線１５Ａ，１５Ｂ，１５Ｃ，１５
Ｄによりそれぞれ第２バッファ１３Ａ，１３Ｂ，１３
Ｃ，１３Ｄに接続され、第１バッファ１２の出力が、そ
れぞれクロック配線１５Ａ〜１５Ｄを介して第２バッフ
ァ１３Ａ〜１３Ｄに入力されるようになっている。
【００２９】第２バッファ１３Ａ，１３Ｂ，１３Ｃ，１
３Ｄは、それぞれ、チップ周縁領域である４辺（図１の
上下左右の辺）の中央にそれぞれ配置されている。そし
て、本実施形態においては、図１に示すように、チップ
１０を、このチップ１０の上下２辺（２組の平行な２辺
のうちの一方の組）に平行な４つの帯状領域１０−１〜
１０−４に区画し、これらの帯状領域１０−１〜１０−
４のそれぞれにおいて、後述のごとく、第３バッファを
４個ずつ配置している。
【００３０】帯状領域１０−１では、チップ周縁領域で
ある左右２辺（他方の組の２辺）上に第３バッファ１４
Ｃ−１および１４Ｄ−１がそれぞれ配置されるととも
に、チップ内部領域上に２個の第３バッファ１４Ａ−１
が配置されている。これら４個の第３バッファ１４Ｃ−
１，１４Ｄ−１および１４Ａ−１は、上下２辺に平行な
直線上に並ぶように配置されるとともに、これら４個の
第３バッファ１４Ｃ−１，１４Ｄ−１および１４Ａ−１
の出力は、前記直線に沿う直線状配線１６−１により接
続されている。
【００３１】同様に、帯状領域１０−２では、チップ周
縁領域である左右２辺（他方の組の２辺）上に第３バッ
ファ１４Ｃ−２および１４Ｄ−２がそれぞれ配置される
とともに、チップ内部領域上に２個の第３バッファ１４
Ａ−２が配置されている。これら４個の第３バッファ１
４Ｃ−２，１４Ｄ−２および１４Ａ−２は、上下２辺に
平行な直線上に並ぶように配置されるとともに、これら
４個の第３バッファ１４Ｃ−２，１４Ｄ−２および１４
Ａ−２の出力は、前記直線に沿う直線状配線１６−２に
より接続されている。
【００３２】帯状領域１０−３では、チップ周縁領域で
ある左右２辺（他方の組の２辺）上に第３バッファ１４
Ｃ−３および１４Ｄ−３がそれぞれ配置されるととも
に、チップ内部領域上に２個の第３バッファ１４Ｂ−３
が配置されている。これら４個の第３バッファ１４Ｃ−
３，１４Ｄ−３および１４Ｂ−３は、上下２辺に平行な
直線上に並ぶように配置されるとともに、これら４個の
第３バッファ１４Ｃ−３，１４Ｄ−３および１４Ｂ−３
の出力は、前記直線に沿う直線状配線１６−３により接
続されている。
【００３３】帯状領域１０−４では、チップ周縁領域で
ある左右２辺（他方の組の２辺）上に第３バッファ１４
Ｃ−４および１４Ｄ−４がそれぞれ配置されるととも
に、チップ内部領域上に２個の第３バッファ１４Ｂ−４
が配置されている。これら４個の第３バッファ１４Ｃ−
４，１４Ｄ−４および１４Ｂ−４は、上下２辺に平行な
直線上に並ぶように配置されるとともに、これら４個の
第３バッファ１４Ｃ−４，１４Ｄ−４および１４Ｂ−４
の出力は、前記直線に沿う直線状配線１６−４により接
続されている。
【００３４】そして、左辺の中央に配置された第２バッ
ファ１３Ｃは、クロック配線１７Ｃにより、左辺上に配
置された４個の第３バッファ１４Ｃ−１〜１４Ｃ−４に
接続され、第２バッファ１３Ｃの出力が、クロック配線
１７Ｃを介して第３バッファ１４Ｃ−１〜１４Ｃ−４に
入力されるようになっている。同様に、右辺の中央に配
置された第２バッファ１３Ｄは、クロック配線１７Ｄに
より、右辺上に配置された４個の第３バッファ１４Ｄ−
１〜１４Ｄ−４に接続され、第２バッファ１３Ｄの出力
が、クロック配線１７Ｄを介して第３バッファ１４Ｄ−
１〜１４Ｄ−４に入力されるようになっている。
【００３５】また、上辺の中央に配置された第２バッフ
ァ１３Ａは、クロック配線１７Ａにより、チップ１０の
上辺側半部における内部領域上に配置された４個の第３
バッファ１４Ａ−１および１４Ａ−２に接続され、第２
バッファ１３Ａの出力が、クロック配線１７Ａを介して
第３バッファ１４Ａ−１および１４Ａ−２に入力される
ようになっている。
【００３６】同様に、下辺の中央に配置された第２バッ
ファ１３Ｂは、クロック配線１７Ｂにより、チップ１０
の下辺側半部における内部領域上に配置された４個の第
３バッファ１４Ｂ−３および１４Ｂ−４に接続され、第
２バッファ１３Ｂの出力が、クロック配線１７Ｂを介し
て第３バッファ１４Ｂ−３および１４Ｂ−４に入力され
るようになっている。
【００３７】さらに、１６個の第３バッファ１４Ａ−
１，１４Ａ−２，１４Ｂ−３，１４Ｂ−４，１４Ｃ−１
〜１４Ｃ−４，１４Ｄ−１〜１４Ｄ−４の出力は、前述
した直線状配線１６−１〜１６−４と後述するクロック
端子接続配線１８とからなる最終段接続配線により全て
接続され、クロック端子に供給すべきクロック信号が、
その最終段接続配線から導き出されるようになってい
る。
【００３８】つまり、本実施形態では、上述のごとく３
段のバッファと各種配線とからなるクロック分配回路を
形成される配線層とは異なる配線層（下層，マクロ配置
層）において、クロック端子接続配線１８が、チップ１
０内のクロック端子を全て接続するように形成されてい
る。この下層では、例えば９つのマクロブロック（ＲＡ
Ｍを含む）２１〜２９が配置されており、これらのマク
ロブロック２１〜２９のクロック端子（図示省略）を全
て接続するクロック端子接続配線１８が、図１に太破線
で示すごとく、各マクロブロック２１〜２９の外周を矩
形状に囲むように形成されている。
【００３９】そして、上層において左右方向に走る直線
状配線１６−１〜１６−４と、下層におけるクロック端
子接続配線１８のうち上下方向に走る部分との交点３２
で、直線状配線１６−１〜１６−４とクロック端子接続
配線１８とが接続することにより、前記最終段接続配線
が構成されている。また、クロック端子接続配線１８と
各マクロブロック２１〜２９のクロック端子とは図示省
略のクロック配線により接続され、クロック端子接続配
線１８から導き出されたクロック信号が、最終的に各マ
クロブロック２１〜２９のクロック端子に入力されるよ
うになっている。
【００４０】一方、図１では図示しないが、本実施形態
のクロック分配回路においては、図２に示すように、第
２バッファ１３Ａ〜１３Ｄや第３バッファ１４Ａ−１，
１４Ａ−２，１４Ｂ−３，１４Ｂ−４，１４Ｃ−１〜１
４Ｃ−４，１４Ｄ−１〜１４Ｄ−４の出力側のクロック
配線に、少なくとも１つ（図２では２つ）の負荷調整用
のダミー負荷（ダミーゲート）３１がそなえられてい
る。
【００４１】ダミー負荷３１としては、例えばＦＥＴ
（電界効果トランジスタ）が用いられ、このダミー負荷
３１は、クロック配線毎に適当な数だけ、チップ１０に
予め作り込まれるものである。そして、ダミー負荷３１
をクロック配線に接続したり、そのクロック配線からダ
ミー負荷３１を適当な数だけ切り離したりすることによ
り、第２バッファ１３Ａ〜１３Ｄや第３バッファ１４Ａ
−１，１４Ａ−２，１４Ｂ−３，１４Ｂ−４，１４Ｃ−
１〜１４Ｃ−４，１４Ｄ−１〜１４Ｄ−４の負荷が調整
されるようになっている。つまり、クロックディレイ
が、ダミー負荷３１とクロック配線との間におけるメタ
ルの配線パターンにより制御できるようになっている。
【００４２】また、図１では図示しないが、本実施形態
のクロック分配回路においては、図３に示すように、第
１バッファ１２と第２バッファ１３Ａ〜１３Ｄとを接続
するクロック配線１５Ａ〜１５Ｄの両側にはシールド配
線２０，２０が形成されている。そして、必要に応じ、
各クロック配線１５Ａ〜１５Ｄにテーパリングを施すこ
とが可能になっている、つまり、各クロック配線１５Ａ
〜１５Ｄの幅が可変になっている。
【００４３】同様に、第２バッファ１３Ａ〜１３Ｄと第
３バッファ１４Ａ−１，１４Ａ−２，１４Ｂ−３，１４
Ｂ−４，１４Ｃ−１〜１４Ｃ−４，１４Ｄ−１〜１４Ｄ
−４とを接続するクロック配線１７Ａ〜１７Ｄの両側に
もシールド配線２０，２０が形成されている。そして、
必要に応じて、各クロック配線１７Ａ〜１７Ｄにテーパ
リングを施すことが可能になっている、つまり、各クロ
ック配線１７Ａ〜１７Ｄの幅が可変になっている。
【００４４】上述のごとく構成された本実施形態のクロ
ック分配回路では、第１バッファ１２が、チップ１０の
中央部に配置され、この第１バッファ１２から、チップ
周縁領域である４辺中央の４個の第２バッファ１３Ａ〜
１３Ｄへ、クロック配線１５Ａ〜１５Ｄを介してクロッ
ク信号が供給される。チップ周縁領域は、通常、Ｉ／Ｏ
パッド（図示省略）の配置領域（パッド領域）となる
が、このパッド領域を利用して第２バッファ１３Ａ〜１
３Ｄが作り込まれる。このパッド領域にはマクロブロッ
ク等が配置されることがないので、第２バッファ１３Ａ
〜１３Ｄを、問題なく各辺の中央に配置することができ
る。
【００４５】従って、第１バッファ１２をチップ１０の
中央部に配置できれば、第１バッファ１２から第２バッ
ファ１３Ａ〜１３Ｄまでのクロック配線１５Ａ〜１５Ｄ
の長さが均一になり、４つの第２バッファ１３Ａ〜１３
Ｄでのクロックスキューを均一化することができる。ま
た、第１バッファ１２をチップ１０の中央部に配置でき
ず中央部から若干ずれたとしても、そのずれ分によって
生じるクロックディレイは、第３バッファ１４Ａ−１，
１４Ａ−２，１４Ｂ−３，１４Ｂ−４，１４Ｃ−１〜１
４Ｃ−４，１４Ｄ−１〜１４Ｄ−４の出力とクロック端
子とを全てワイヤードした最終段接続配線（直線状配線
１６−１〜１６−４およびクロック端子接続配線）で吸
収されるほか、本実施形態では、そのクロックディレイ
を、ダミー負荷３１や、クロック配線１５Ａ〜１５Ｄお
よび１７Ａ〜１７Ｄに対するテーパリングにより、積極
的に吸収することもできる。
【００４６】さらに、各帯状領域１０−１〜１０−４に
おいて、第３バッファ１４Ａ−１，１４Ａ−２，１４Ｂ
−３，１４Ｂ−４，１４Ｃ−１〜１４Ｃ−４，１４Ｄ−
１〜１４Ｄ−４を直線上に並べて配置し、その出力を直
線状配線１６−１〜１６−４により接続する構成になっ
ている。このような構成により、チップ内部領域に配置
される第３バッファ１４Ａ−１，１４Ａ−２，１４Ｂ−
３，１４Ｂ−４を各帯状領域１０−１〜１０−４内で直
線状配線１６−１〜１６−４に沿って容易にスライド移
動でき、チップ１０内のマクロブロック２１〜２９の配
置状況に容易に対応することができる。
【００４７】このスライド移動で生じるずれ分に伴うク
ロックディレイは、前述と同様、第３バッファ１４Ａ−
１，１４Ａ−２，１４Ｂ−３，１４Ｂ−４，１４Ｃ−１
〜１４Ｃ−４，１４Ｄ−１〜１４Ｄ−４の出力とクロッ
ク端子とを全てワイヤードした最終段接続配線（直線状
配線１６−１〜１６−４およびクロック端子接続配線）
で吸収されるほか、本実施形態では、そのクロックディ
レイを、ダミー負荷３１や、クロック配線１５Ａ〜１５
Ｄおよび１７Ａ〜１７Ｄに対するテーパリングにより、
積極的に吸収することもできる。
【００４８】また、本実施形態では、第２バッファ１３
Ａ〜１３Ｄから第３バッファ１４Ａ−１，１４Ａ−２，
１４Ｂ−３，１４Ｂ−４，１４Ｃ−１〜１４Ｃ−４，１
４Ｄ−１〜１４Ｄ−４までのクロック配線１７Ａ〜１７
Ｄの長さを略均一にすることができるので、より確実に
第３バッファ１４Ａ−１，１４Ａ−２，１４Ｂ−３，１
４Ｂ−４，１４Ｃ−１〜１４Ｃ−４，１４Ｄ−１〜１４
Ｄ−４でのクロックスキューを均一化できる。
【００４９】次に、ダミー負荷３１によるクロックスキ
ューの調整について説明する。第２バッファ１３Ａ〜１
３Ｄや第３バッファ１４Ａ−１，１４Ａ−２，１４Ｂ−
３，１４Ｂ−４，１４Ｃ−１〜１４Ｃ−４，１４Ｄ−１
〜１４Ｄ−４の出力側のクロック配線に負荷調整用のダ
ミー負荷３１が接続されている状態では、各バッファの
負荷が大きくなりそのドライブ能力は低下する。逆に、
各バッファの出力側のクロック配線に負荷調整用のダミ
ー負荷３１が接続されていなければ（もしくは接続され
ているダミー負荷３１の数を少なくすれば）、各バッフ
ァの負荷が小さくなりそのドライブ能力は高まる。
【００５０】従って、ダミー負荷３１をクロック配線に
接続したり、そのクロック配線とダミー負荷３１との間
のメタル配線を切断したりして、各バッファの出力側の
クロック配線に接続されるダミー負荷３１の数を調整す
ることにより、第２バッファ１３Ａ〜１３Ｄや第３バッ
ファ１４Ａ−１，１４Ａ−２，１４Ｂ−３，１４Ｂ−
４，１４Ｃ−１〜１４Ｃ−４，１４Ｄ−１〜１４Ｄ−４
の負荷（ドライブ能力）を調整でき、クロックディレイ
（クロックスキュー）を積極的に調整することができ
る。
【００５１】そこで、クロック分配系を設計する最後の
段階でシミュレーションを行ない、各点（第２バッファ
１３Ａ〜１３Ｄや第３バッファ１４Ａ−１，１４Ａ−
２，１４Ｂ−３，１４Ｂ−４，１４Ｃ−１〜１４Ｃ−
４，１４Ｄ−１〜１４Ｄ−４の出力側）でのクロックス
キューを求める。そして、そのクロックスキューの分布
が均一になる方向に、ダミー負荷３１の接続／切断を行
なうことで、より確実にクロックスキューを均一化で
き、極めて容易に低スキューのバッファ配置を実現でき
る。
【００５２】次に、本実施形態におけるシールド配線２
０およびクロック配線のテーパリングについて説明す
る。本実施形態のクロック分配回路においては、図３に
示すように、クロック配線１５Ａ〜１５Ｄおよび１７Ａ
〜１７Ｄの両側にシールド配線２０，２０を形成するこ
とにより、クロック配線１５Ａ〜１５Ｄおよび１７Ａ〜
１７Ｄの配線容量が他の信号線の影響を受けて変動する
のを防止できる。従って、設計者はその容量を常に把握
でき、初期の設計の段階でその容量を考慮した計算を行
なえ、より確実にクロックスキューを均一化することが
できる。
【００５３】ところで、通常、クロック配線の幅は、あ
るバッファから次段のバッファまで同じであるが、図３
に示すように、シールド配線２０，２０に挟まれたクロ
ック配線１５Ａ〜１５Ｄおよび１７Ａ〜１７Ｄの幅を変
更することにより、これらのクロック配線１５Ａ〜１５
Ｄおよび１７Ａ〜１７Ｄとシールド配線２０との間の容
量を調整することができる。
【００５４】例えば図３に示すように、クロック配線１
５Ａ〜１５Ｄおよび１７Ａ〜１７Ｄの幅を先端に向かっ
て３段階で細くしてゆくと、各幅での容量Ｃ１，Ｃ２，
Ｃ３は、先端に行く程、小さくなる（Ｃ１＞Ｃ２＞Ｃ
３）。このようにして容量を調整することにより配線負
荷が調整され、第１バッファ１２や第２バッファ１３Ａ
〜１３Ｄの負荷（ドライブ能力）を調整でき、クロック
ディレイ（クロックスキュー）を積極的に調整すること
ができる。従って、クロック配線１５Ａ〜１５Ｄおよび
１７Ａ〜１７Ｄにテーパリングを施すことにより、より
確実にクロックスキューを均一化でき、極めて容易に低
スキューのバッファ配置を実現できる。
【００５５】ビルディングブロック方式のチップでは、
通常、チップ内部に巨大なマクロブロックが多数存在す
るため、チップ内部に配置するクロックバッファを自由
に配置できない。本発明の一実施形態としてのクロック
分配回路において、マクロブロック２１〜２９の配置に
よる制約を受けるものは、チップ内部領域に配置される
第３バッファ１４Ａ−１，１４Ａ−２，１４Ｂ−３，１
４Ｂ−４である。
【００５６】これらのバッファ１４Ａ−１，１４Ａ−
２，１４Ｂ−３，１４Ｂ−４は、前述のごとくスライド
移動可能であり、そのスライド移動によるずれ分に伴う
クロックディレイは、最終段接続配線１６−１〜１６−
４，１８や、ダミー負荷３１の調整や、クロック配線１
５Ａ〜１５Ｄ，１７Ａ〜１７Ｄの幅調整により、確実に
吸収することができる。つまり、本実施形態のクロック
分配回路では、クロック配線１５Ａ〜１５Ｄ，１７Ａ〜
１７Ｄの配線長を均一にしなくても、最終段接続配線１
６−１〜１６−４，１８や、ダミー負荷３１の調整や、
クロック配線１５Ａ〜１５Ｄ，１７Ａ〜１７Ｄの幅調整
により、クロックスキューを均一化することができる。
【００５７】従って、ＲＡＭやその他の巨大なマクロブ
ロックが多数存在するようなビルディングブロック方式
のチップ１０を設計する際、各ブロック２１〜２９のチ
ップ１０上での配置位置によって引き起こされるバッフ
ァ挿入の問題に煩わされることがない。また、設計中に
生じた各ブロック２１〜２９の形状変更や移動にも対応
でき、低スキューのバッファ配置を容易に実現すること
ができる。
【００５８】なお、本発明は上述した実施形態に限定さ
れるものではなく、本発明の趣旨を逸脱しない範囲で種
々変形して実施することができる。例えば、上述した実
施形態では、チップ１０を４つの帯状領域の数は４に区
画し、各帯状領域に４個の第３バッファを配置する場合
について説明したが、本発明は、これらの数値に限定さ
れるものではない。
【００５９】また、上述した実施形態では、各第２バッ
ファにより４つの第３バッファを駆動する場合について
説明しているが、本発明はこれに限定されるものではな
い。さらに、１つのバッファにより駆動されるバッファ
の数は、バッファ毎に異なるように構成してもよい。こ
の場合、例えばあるバッファが他のバッファの２倍の数
のバッファを駆動する場合には、そのバッファのドライ
ブ能力を他のバッファの２倍にすればよい。
【００６０】また、上述した実施形態では、クロック配
線に２つのダミー負荷（ダミーゲート）３１をそなえた
場合について説明しているが、本発明はこれに限定され
るものではなく、前述した通り、クロック配線毎に適当
な数のダミー負荷３１をそなえてもよい。さらに、上述
した実施形態では、第１バッファ１２と４個の第２バッ
ファ１３Ａ〜１３Ｄとの間は、それぞれ、クロック配線
１５Ａ〜１５Ｄにより１対１で接続されているが、チッ
プ周縁領域において、これらの第２バッファ１３Ａ〜１
３Ｄを接続するリング状のクロック配線をそなえてもよ
い。これにより、第２バッファ１３Ａ〜１３Ｄでのクロ
ックスキューを均一化することができる。
【００６１】
【発明の効果】以上詳述したように、本発明の半導体集
積回路におけるクロック分配回路によれば、チップ内部
領域における第３バッファの配置自由度が大きく、第３
バッファの配置位置を適宜ずらすことができ、そのずれ
分によって生じるクロックディレイは、最終段接続配線
によって、あるいは、負荷調整構造を用いて各バッファ
に対する負荷を調整することによって吸収される。
【００６２】従って、ＲＡＭやその他の巨大なマクロブ
ロックが多数存在するようなビルディングブロック方式
のチップを設計する際、各ブロックのチップ上での配置
位置によって引き起こされるバッファ挿入の問題に煩わ
されることがない。また、設計中に生じたブロックの形
状変更や移動にも対応でき、低スキューのバッファ配置
を容易に実現することができる（請求項１〜５）。
【００６３】また、第２バッファから各第３バッファま
でのクロック配線の長さを略均一にすることができるの
で、より確実に第３バッファでのクロックスキューを均
一化することができる（請求項６）。さらに、ダミーゲ
ートにより第２バッファもしくは第３バッファの負荷を
調整することにより、クロックディレイを積極的に調整
することができ、より確実にクロックスキューを均一化
でき、極めて容易に低スキューのバッファ配置を実現で
きる（請求項７，８）。
【００６４】またさらに、クロック配線の両側にシール
ド配線を形成することにより、クロック配線の容量が他
の信号線の影響を受けて変動するのを防止でき、設計者
はその容量を常に把握でき、初期の設計の段階でその容
量を考慮した計算を行なえ、より確実にクロックスキュ
ーを均一化することができる（請求項９，１０）。この
とき、クロック配線にテーパリングを施して配線容量を
調整することにより、クロックディレイを積極的に調整
することができ、より確実にクロックスキューを均一化
でき、極めて容易に低スキューのバッファ配置を実現で
きる（請求項１１，１２）。
【図面の簡単な説明】
【図１】本発明の一実施形態としてのクロック分配回路
をそなえた半導体集積回路（チップ）を示す図である。
【図２】本実施形態における負荷調整用ダミーゲートに
ついて説明するための図である。
【図３】本実施形態におけるシールド配線およびテーパ
リングについて説明するための図である。
【図４】従来のＨ型のクロック分配方式を適用された半
導体集積回路（チップ）を示す図である。
【図５】他の従来のクロック分配方式を適用された半導
体集積回路（チップ）を示す図である。
【符号の説明】
１０ チップ（半導体集積回路） １０−１〜１０−４ 帯状領域 １１ 入力ドライバ １２ 第１バッファ １３Ａ，１３Ｂ，１３Ｃ，１３Ｄ 第２バッファ １４Ａ−１，１４Ａ−２，１４Ｂ−３，１４Ｂ−４，１
４Ｃ−１〜１４Ｃ−４，１４Ｄ−１〜１４Ｄ−４ 第３
バッファ １５Ａ，１５Ｂ，１５Ｃ，１５Ｄ クロック配線 １６−１〜１６−４ 直線状配線（最終段接続配線） １７Ａ，１７Ｂ，１７Ｃ，１７Ｄ クロック配線 １８ クロック端子接続配線（最終段接続配線） １９ クロック配線 ２０ シールド配線 ２１〜２９ マクロブロック ３１ ダミー負荷（ダミーゲート，ＦＥＴ） ３２ 交点

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 矩形のチップ上に多数のセルを配置して
    成る半導体集積回路において、クロック端子を有するセ
    ルにクロック信号を分配するクロック分配回路であっ
    て、 外部からのクロック信号を受ける入力ドライバと、 該チップの中央部に配置され該入力ドライバの出力を受
    ける第１バッファと、 該チップの周縁領域である４辺の中央にそれぞれ配置さ
    れ該第１バッファの出力を受ける第２バッファと、 該第２バッファの出力を受ける複数の第３バッファと、 該複数の第３バッファの出力を全て接続し、該クロック
    端子に供給すべきクロック信号を導き出す最終段接続配
    線とをそなえ、 該複数の第３バッファを、該チップの２組の平行な２辺
    のうちの一方の組の２辺に平行な直線上に配置し、これ
    らの第３バッファの出力を、該最終段接続配線の一部を
    成し且つ前記直線に沿う直線状配線により接続するとと
    もに、 該第１バッファおよび該第２バッファの少なくとも一方
    に対する負荷を調整するための負荷調整構造をそなえた
    ことを特徴とする、半導体集積回路におけるクロック分
    配回路。
  2. 【請求項２】 該チップを、前記一方の組の２辺に平行
    な複数の帯状領域に区画し、 該複数の帯状領域のそれぞれにおいて、該複数の第３バ
    ッファを前記一方の組の２辺に平行な直線上に配置する
    ことを特徴とする、請求項１記載の半導体集積回路にお
    けるクロック分配回路。
  3. 【請求項３】 矩形のチップ上に多数のセルを配置して
    成る半導体集積回路において、クロック端子を有するセ
    ルにクロック信号を分配するクロック分配回路であっ
    て、 外部からのクロック信号を受ける入力ドライバと、 該チップの中央部に配置され該入力ドライバの出力を受
    ける第１バッファと、該チップの周縁領域である４辺の
    中央にそれぞれ配置され該第１バッファの出力を受ける
    第２バッファと、 該第２バッファの出力を受ける複数の第３バッファと、 該複数の第３バッファの出力を全て接続し、該クロック
    端子に供給すべきクロック信号を導き出す最終段接続配
    線とをそなえ、 該チップを、該チップの２組の平行な２辺のうちの一方
    の組に平行な複数の帯状領域に区画し、 該複数の帯状領域のそれぞれにおいて、該複数の第３バ
    ッファを前記一方の組の２辺に平行な直線上に配置する
    とともに、これらの第３バッファの出力を、該最終段接
    続配線の一部を成し且つ前記直線に沿う直線状配線によ
    り接続したことを特徴とする、半導体集積回路における
    クロック分配回路。
  4. 【請求項４】 該第１バッファおよび該第２バッファの
    少なくとも一方に対する負荷を調整するための負荷調整
    構造をそなえたことを特徴とする、請求項３記載の半導
    体集積回路におけるクロック分配回路。
  5. 【請求項５】 該最終段接続配線が、該直線状配線の配
    線層とは異なる配線層において該チップ内のクロック端
    子を全て接続するように形成されたクロック端子接続配
    線と、該直線状配線とを、これらの配線の交点で接続す
    ることにより構成されていることを特徴とする、請求項
    ２〜請求項４のいずれかに記載の半導体集積回路におけ
    るクロック分配回路。
  6. 【請求項６】 該複数の帯状領域のそれぞれにおいて、
    該第３バッファを、該チップの周縁領域である他方の組
    の２辺上に１つずつ配置するとともに、該チップの内部
    領域上に複数配置し、 前記他方の組の２辺の中央にそれぞれ配置された該第２
    バッファは、各辺上に配置された該第３バッファに接続
    されるとともに、 前記一方の組の２辺の中央にそれぞれ配置された該第２
    バッファは、該チップの各辺側の半部における前記内部
    領域上に配置された該第３バッファに接続されているこ
    とを特徴とする、請求項２〜請求項５のいずれかに記載
    の半導体集積回路におけるクロック分配回路。
  7. 【請求項７】 該負荷調整構造が、該第２バッファの出
    力側のクロック配線にそなえた、少なくとも１つの負荷
    調整用のダミーゲートをそなえて構成されていることを
    特徴とする、請求項１または請求項４に記載の半導体集
    積回路におけるクロック分配回路。
  8. 【請求項８】 該負荷調整構造が、該第３バッファの出
    力側のクロック配線に、少なくとも１つの負荷調整用の
    ダミーゲートをそなえて構成されていることを特徴とす
    る、請求項１または請求項４に記載の半導体集積回路に
    おけるクロック分配回路。
  9. 【請求項９】 該第１バッファと該第２バッファとを接
    続するクロック配線の配線層において該クロック配線の
    両側にシールド配線が形成されていることを特徴とす
    る、請求項１〜請求項８のいずれかに記載の半導体集積
    回路におけるクロック分配回路。
  10. 【請求項１０】 該第２バッファと該第３バッファとを
    接続するクロック配線の配線層において該クロック配線
    の両側にシールド配線が形成されていることを特徴とす
    る、請求項１〜請求項９のいずれかに記載の半導体集積
    回路におけるクロック分配回路。
  11. 【請求項１１】 該負荷調整構造が、該第１バッファと
    該第２バッファとを接続するクロック配線の配線層にお
    いて該クロック配線の両側にシールド配線を形成すると
    ともにそのクロック配線にテーパリングを施すことによ
    り構成されていることを特徴とする、請求項１または請
    求項４に記載の半導体集積回路におけるクロック分配回
    路。
  12. 【請求項１２】 該負荷調整構造が、該第２バッファと
    該第３バッファとを接続するクロック配線の配線層にお
    いて該クロック配線の両側にシールド配線を形成すると
    ともにそのクロック配線にテーパリングを施すことによ
    り構成されていることを特徴とする、請求項１または請
    求項４に記載の半導体集積回路におけるクロック分配回
    路。
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