JPH0493061A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0493061A JPH0493061A JP21080790A JP21080790A JPH0493061A JP H0493061 A JPH0493061 A JP H0493061A JP 21080790 A JP21080790 A JP 21080790A JP 21080790 A JP21080790 A JP 21080790A JP H0493061 A JPH0493061 A JP H0493061A
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- JP
- Japan
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- clock
- around
- chip
- line
- driver circuit
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- Pending
Links
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims description 5
- 238000000605 extraction Methods 0.000 abstract description 10
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
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- 238000002474 experimental method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にＣＰＵに関するパターンレ
イアウトに関する。
イアウトに関する。
従来のＣＩ） Ｕに関するパターンレイアウトは、シリ
コンチップの外周に、クロック用電極取り出し口を含め
人出力に必要な電極取り出し１コ及び電源用電極取り出
し１−１を配置し、その内側に、ＣＰＵコアと周辺回路
をクロック用ドライバーを配置するものであった。
コンチップの外周に、クロック用電極取り出し口を含め
人出力に必要な電極取り出し１コ及び電源用電極取り出
し１−１を配置し、その内側に、ＣＰＵコアと周辺回路
をクロック用ドライバーを配置するものであった。
しかし、前述の従来技術では、チップ周辺にクロックド
ライバー回路が配置される為に、特に、微細化が進み、
クロック周波数が高くなると、又チップサイズが大きく
なると、チップ内のＣＰＵコアや、メモリーなどの周辺
回路のクロック入力に遅延が生じ、誤動作が発生し易い
という問題点があった。
ライバー回路が配置される為に、特に、微細化が進み、
クロック周波数が高くなると、又チップサイズが大きく
なると、チップ内のＣＰＵコアや、メモリーなどの周辺
回路のクロック入力に遅延が生じ、誤動作が発生し易い
という問題点があった。
そこで、本発明は、このような問題点を解決するもので
、その目的とするところは、各クロック配線間のクロッ
ク信号の遅延差を少なくする事により誤動作しにくいＣ
ＰＵに関する半導体装置を提供するところにある。
、その目的とするところは、各クロック配線間のクロッ
ク信号の遅延差を少なくする事により誤動作しにくいＣ
ＰＵに関する半導体装置を提供するところにある。
本発明の半導体装置は、半導体基板の中央にあるクロッ
クドライバー回路とクロック用電極取り出し口と、前記
クロックドライバー回路の周りにあるＣＰＵコアと、前
記ＣＰＵコアの周りにある周辺回路と、前記１’−４体
基板の周辺にある電極取り出し［１からなる事をトチ徴
とする。
クドライバー回路とクロック用電極取り出し口と、前記
クロックドライバー回路の周りにあるＣＰＵコアと、前
記ＣＰＵコアの周りにある周辺回路と、前記１’−４体
基板の周辺にある電極取り出し［１からなる事をトチ徴
とする。
第１図は、本発明の実施例における半導体装置の平面図
であって、１．０１は、クロックトライバ１０２は、Ｃ
ＰＵ：１７．１０３は、クロックライン、１０４は、周
辺回路ブロック、１０５はクロック用電極取り出し口、
１０６は、電極取り出し１」を示す。
であって、１．０１は、クロックトライバ１０２は、Ｃ
ＰＵ：１７．１０３は、クロックライン、１０４は、周
辺回路ブロック、１０５はクロック用電極取り出し口、
１０６は、電極取り出し１」を示す。
本発明の様に、チップ中央に、クロックドライバー回路
とクロック人力用電極取り出し［」とクロックドライバ
ー電源用電極取り出しく」を、配置する事によって、従
来、例えば１０ｍｍｎのチップの場合、最も遠い所のク
ロックラインの端までの遅延が約１０ｎｓｅＣ程度あっ
たのを、半減する事ができる。しかし、クロック周波数
が８０ＭＨ２の場合は、周期１２ ｎ Ｂ ｅ Ｃのう
ち、５ｎｓｅＣの遅れがまだ生じている為に、ＣＰＵを
核とするＡＳＩＣの各周辺回路ブロックやＣＰＵへ供給
されるクロック間遅れの差が大きい。本発明の様にクロ
ックドライバー回路の周りに、ＣＰＵコアを配置し、そ
の周りに、メモリーをはじめとする各種周辺回路ブロッ
クを配置することによって、同じ遅れで、各ブロックに
クロックを与える事ができ、又、パスラインを、クロッ
クラインと同様に放射状にレイアウトする車によって、
信号配線間のタイミングのずれを少なくする事ができる
。
とクロック人力用電極取り出し［」とクロックドライバ
ー電源用電極取り出しく」を、配置する事によって、従
来、例えば１０ｍｍｎのチップの場合、最も遠い所のク
ロックラインの端までの遅延が約１０ｎｓｅＣ程度あっ
たのを、半減する事ができる。しかし、クロック周波数
が８０ＭＨ２の場合は、周期１２ ｎ Ｂ ｅ Ｃのう
ち、５ｎｓｅＣの遅れがまだ生じている為に、ＣＰＵを
核とするＡＳＩＣの各周辺回路ブロックやＣＰＵへ供給
されるクロック間遅れの差が大きい。本発明の様にクロ
ックドライバー回路の周りに、ＣＰＵコアを配置し、そ
の周りに、メモリーをはじめとする各種周辺回路ブロッ
クを配置することによって、同じ遅れで、各ブロックに
クロックを与える事ができ、又、パスラインを、クロッ
クラインと同様に放射状にレイアウトする車によって、
信号配線間のタイミングのずれを少なくする事ができる
。
第２図は、本発明の第２の実施例における半導体装置の
平面図である。第１の実施例は、四角形のチップを用い
たが、特に、四隅の箇所に配置された周辺回路ブロック
にも、同じクロック遅れとする為に、第２の実施例では
、デツプ自体を正六角形としたものである。理想的には
、円が望ましいが、シリコンウェハーから明り出される
チップ数が低下する。正六角形にする事によって、シリ
コンウェハーから、ロスなくチップを切り出す事ができ
る。
平面図である。第１の実施例は、四角形のチップを用い
たが、特に、四隅の箇所に配置された周辺回路ブロック
にも、同じクロック遅れとする為に、第２の実施例では
、デツプ自体を正六角形としたものである。理想的には
、円が望ましいが、シリコンウェハーから明り出される
チップ数が低下する。正六角形にする事によって、シリ
コンウェハーから、ロスなくチップを切り出す事ができ
る。
第３図は、本発明の＊１の実施例におけるクロックドラ
イバー回路周りの平面図である。３０１は、クロック入
力用電極取り出し口、３０２は、クロックドライバー回
路、３０３は、ｖｏｌｌ＋電源ライン、 ３０４は、
ＶＤＤ電極電極用し１コ、 ３０５は、ＶＳＳ電源ライ
ン、３０６は、Ｖｓｓ電極電極用しＬｌ、３０７は、ク
ロックラインである。
イバー回路周りの平面図である。３０１は、クロック入
力用電極取り出し口、３０２は、クロックドライバー回
路、３０３は、ｖｏｌｌ＋電源ライン、 ３０４は、
ＶＤＤ電極電極用し１コ、 ３０５は、ＶＳＳ電源ライ
ン、３０６は、Ｖｓｓ電極電極用しＬｌ、３０７は、ク
ロックラインである。
本発明の様に、クロック人力用電極取り出し口の周りに
クロックドライバー回路を配置する事によって、電極取
り出し１−１とクロックドライバー回路までのインピー
ダンスを下げる事ができる。又、クロックドライバー回
路周辺をＶＤＤ電源ライン及びＶ８Ｂ電源ラインで囲み
、シリコン基板と接続する事により、基板内に発生した
ノイズを低減する事ができ、又、電源用電極取り出し口
を設は他の電源とは別になっている為、電源ノイズもな
くす事ができる。
クロックドライバー回路を配置する事によって、電極取
り出し１−１とクロックドライバー回路までのインピー
ダンスを下げる事ができる。又、クロックドライバー回
路周辺をＶＤＤ電源ライン及びＶ８Ｂ電源ラインで囲み
、シリコン基板と接続する事により、基板内に発生した
ノイズを低減する事ができ、又、電源用電極取り出し口
を設は他の電源とは別になっている為、電源ノイズもな
くす事ができる。
以上述べた様に本発明によれば、チップ中央にクロック
ドライバー回路とクロック用電極取り出し日を設け、そ
の周りに、ＣＰＵコア、そして、ＣＰＵコアの周りに、
周辺回路を設ける事によって、次の様な効果を有する。
ドライバー回路とクロック用電極取り出し日を設け、そ
の周りに、ＣＰＵコア、そして、ＣＰＵコアの周りに、
周辺回路を設ける事によって、次の様な効果を有する。
１、チップ周辺のクロックラインでの信号遅延を半減す
る事ができる。
る事ができる。
２、チップ周辺のクロックライン間の信号遅延差を少な
くする事ができる。
くする事ができる。
３、発熱爪の多いクロック回路を中央におくことにより
、フィンを用いた実験をおこなった場合、クロック回路
が端にある場合より、放熱し易い。
、フィンを用いた実験をおこなった場合、クロック回路
が端にある場合より、放熱し易い。
この様な効果により、高速でかつタイミングずれの少な
く誤動作しにくいＣＰＵを核としたＡｓＩＣが可能とな
る。
く誤動作しにくいＣＰＵを核としたＡｓＩＣが可能とな
る。
第１図は、本発明の゛１６導体装置の＊１の実施例を示
す主要平面図。 第２図は、本発明の半導体装置の＊２の実施例を示す主
要平面図。 第３図は、本発明の半導体装置の、特に、クロックドラ
イバー周辺の実施例を示す主要平面図。 １０１・・・クロックトライバ １０２・・・ＣＰＵコア １０３・・・クロックライン １０４・・・周辺回路ブロック １０５・・・クロック用？＋１極取り出し口１０６・・
・電極取り出し１−１ ３０１・・・クロック人力用電極取り出し口３０２・・
・クロックドライバー回路 ３０３・・・ｖＤＤ電源ライン ３０４・・・ＶＨ電極取り出し１」 ３０５・・・ＶＳＳ電源ライン ３０６・・・ＶＳＳＳＳ電極用しＩ”１３０７・・・ク
ロックライン 以 上 出願人 セイコーエプソン株式会社
す主要平面図。 第２図は、本発明の半導体装置の＊２の実施例を示す主
要平面図。 第３図は、本発明の半導体装置の、特に、クロックドラ
イバー周辺の実施例を示す主要平面図。 １０１・・・クロックトライバ １０２・・・ＣＰＵコア １０３・・・クロックライン １０４・・・周辺回路ブロック １０５・・・クロック用？＋１極取り出し口１０６・・
・電極取り出し１−１ ３０１・・・クロック人力用電極取り出し口３０２・・
・クロックドライバー回路 ３０３・・・ｖＤＤ電源ライン ３０４・・・ＶＨ電極取り出し１」 ３０５・・・ＶＳＳ電源ライン ３０６・・・ＶＳＳＳＳ電極用しＩ”１３０７・・・ク
ロックライン 以 上 出願人 セイコーエプソン株式会社
Claims (1)
- 半導体基板の中央にあるクロックドライバー回路とク
ロック用電極取り出し口と、前記クロックドライバー回
路の周りにあるＣＰＵコアと、前記ＣＰＵコアの周りに
ある周辺回路と、前記半導体基板の周辺にある電極取り
出し口からなる事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21080790A JPH0493061A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21080790A JPH0493061A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493061A true JPH0493061A (ja) | 1992-03-25 |
Family
ID=16595462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21080790A Pending JPH0493061A (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493061A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043704A (en) * | 1997-12-12 | 2000-03-28 | Fujitsi Limited | Clock distribution circuit for semiconductor integrated circuit |
-
1990
- 1990-08-09 JP JP21080790A patent/JPH0493061A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043704A (en) * | 1997-12-12 | 2000-03-28 | Fujitsi Limited | Clock distribution circuit for semiconductor integrated circuit |
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