JP2000232120A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 外部接続用のパッドを増やせる半導体装置の
提供。 【解決手段】 本発明の半導体装置は、各種の論理回路
が形成される内部セル領域１と、外部接続用のパッドと
内部セル領域１との信号の受け渡しを行うＩ／Ｏセル領
域３と、Ｉ／Ｏセル領域３の外側に形成される外部パッ
ド領域２ａと、内部セル領域１とＩ／Ｏセル領域３との
間に形成される内部パッド領域２ｂとを備える。Ｉ／Ｏ
セル領域３の外側だけでなく、Ｉ／Ｏセル領域３と内部
セル領域１との間にも内部パッド領域２ｂを設けるた
め、従来よりも外部接続用のパッドの数を増やすことが
でき、チップの多ピン化に対応できるようになる。ま
た、パッドの間隔を狭くする必要がないため、信頼性が
向上し、製造歩留まりが高くなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイ（Ｇ
Ａ）やエンベデットアレイ（ＥＡ）のマスタ構造および
レイアウト構成に関する。
【０００２】
【従来の技術】近年、ノート型コンピュータ等の携帯電
子機器の普及により、ＣＰＵ周辺の回路を１つのチップ
にまとめて実装面積の削減を図ることが多くなってき
た。このような多機能チップは、ゲートアレイやエンベ
デットアレイを用いて構成するのが一般的である。
【０００３】図７は従来のゲートアレイのレイアウト図
である。従来のゲートアレイは、各種の論理回路が形成
される内部セル領域１と、外部配線が接続されるパッド
領域２と、内部セル領域１およびパッド領域２の間に形
成されるＩ／Ｏセル領域３とを有する。内部セル領域１
内の入出力端子は、Ｉ／Ｏセル領域３を通ってパッド領
域２内の対応するパッドに接続される。
【０００４】パッド領域２には、所定間隔で複数のパッ
ドが形成されている。各パッドは、不図示のキャリアテ
ープを介して、不図示のパッケージの外部ピンに接続さ
れる。
【０００５】
【発明が解決しようとする課題】上述した多機能チップ
は、外部とやり取りを行う信号の種類が多いため、チッ
プ内に多数の外部接続用のパッドを設ける必要がある。
ところが、従来のゲートアレイは、図７に示すように、
チップの外周側のみにパッド領域２を形成していたた
め、パッドの数をあまり増やすことができなかった。こ
のため、内部セル領域１やＩ／Ｏセル領域３に空きスペ
ースがあっても、パッド領域２が足りないために回路を
形成できないという問題があった。
【０００６】本発明は、このような点に鑑みてなされた
ものであり、その目的は、外部接続用のパッドを多数形
成可能な半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、各種の論理回路を形成可能
な内部セル領域と、外部接続用の複数のパッドが形成さ
れるパッド領域と、前記内部セル領域と前記パッド領域
との間で信号の受け渡しを行うＩ／Ｏセル領域と、を備
えた半導体装置において、前記パッド領域は、前記Ｉ／
Ｏセル領域の外側に形成される外部パッド領域と、前記
内部セル領域と前記Ｉ／Ｏセル領域との間に形成される
内部パッド領域と、を有する。
【０００８】請求項２の発明は、各種の論理回路を形成
可能な内部セル領域と、外部接続用の複数のパッドが形
成されるパッド領域と、前記内部セル領域と前記パッド
領域との間で信号の受け渡しを行うＩ／Ｏセル領域と、
備えた半導体装置において、前記パッド領域は、前記Ｉ
／Ｏセル領域の外側に形成される外部パッド領域と、前
記内部セル領域の外縁に沿って前記内部セル領域内に形
成される内部パッド領域と、を有する。
【０００９】請求項１の発明では、内部セル領域とＩ／
Ｏセル領域との間に内部パッド領域を設けるため、従来
よりも外部接続用のパッド数を増やすことができる。
【００１０】請求項２の発明では、内部セル領域内の空
き領域に内部パッド領域を設けるため、従来よりも外部
接続用のパッド数を増やすことができ、かつ、内部セル
領域内の空き領域を有効活用できる。
【００１１】請求項３の発明では、内部セル領域とＩ／
Ｏセル領域とを接続する配線層を、内部パッド領域内の
隣接するパッドの間に形成するため、配線層の配線長が
長くなるおそれはない。
【００１２】請求項４の発明では、内部パッド領域内
に、電源端子用のパッドと、接地端子用のパッドを形成
できる。
【００１３】請求項５の発明では、内部セル領域の配線
層と同じ層に、Ｉ／Ｏセル領域と内部パッド領域とを接
続する配線層を形成するため、内部パッド領域専用の配
線層を別に設けなくて済み、構造を簡略化できる。
【００１４】
【発明の実施の形態】以下、本発明に係る半導体装置を
ゲートアレイに適用した例について、図面を参照しなが
ら具体的に説明する。
【００１５】（第１の実施形態）図１はゲートアレイの
第１の実施形態のレイアウト図である。図１のゲートア
レイは、各種の論理回路が形成される内部セル領域１
と、外部接続用のパッドと内部セル領域１との信号の受
け渡しを行うＩ／Ｏセル領域３と、Ｉ／Ｏセル領域３の
外側に形成される外部パッド領域２ａと、内部セル領域
１とＩ／Ｏセル領域３との間に形成される内部パッド領
域２ｂとを備える。
【００１６】すなわち、図１のゲートアレイは、内部パ
ッド領域２ｂを新たに設けた点に特徴がある。
【００１７】図２は外部パッド領域２ａと内部パッド領
域２ｂの一部を拡大した図である。図示のように、各パ
ッド領域２には複数のパッドＰ１が所定間隔で形成さ
れ、外部パッド領域２ａ内のパッド間隔を、内部パッド
領域２ｂ内のパッド間隔よりも狭くしている。外部パッ
ド領域２ａ内に形成されるパッド間隔は、従来と同程度
である。
【００１８】また、各パッド領域２ａ，２ｂとも、Ｉ／
Ｏセル領域３を介して内部セル領域１と信号のやり取り
を行う。内部セル領域１とＩ／Ｏセル領域３とを接続す
る配線層４は、内部パッド領域２ｂ内の隣接するパッド
Ｐ２間を通過するように形成される。
【００１９】図１のゲートアレイをパッケージングする
場合、外部パッド領域２ａと内部パッド領域２ｂは、図
３のようなキャリアテープ５を介して、パッケージの外
部接続端子（不図示）に接続される。
【００２０】図４は内部パッド領域２ｂ内のパッドを主
に電源端子用と接地端子用に利用する場合のゲートアレ
イのレイアウト図である。図４のゲートアレイは、内部
セル領域１と内部パッド領域２ｂとの間に、内部セル領
域１を取り囲むように、電源層（ＶDD層）６と接地層
（ＶSS層）７とを形成している。また、外部パッド領域
２ａの外側には、チップ単位で分割するためのダイシン
グライン８が形成されている。
【００２１】図５は図４のゲートアレイの一部を拡大し
た図である。図示のように、内部パッド領域２ｂ内のパ
ッドＰ２は、電源層６か接地層７のいずれかに接続され
ている。これらパッドＰ２はＩ／Ｏセル領域３を介して
外部パッド領域２ａ内のパッドＰ１とも接続されてい
る。
【００２２】また、内部パッド領域２ｂ内の一部のパッ
ドＰ２は、電源層６にも、接地層７にも接続されず、Ｉ
／Ｏセル領域３を介して内部セル領域１との間で信号を
やり取りするために用いられる。
【００２３】図４の電源層６や接地層７が配線層４と短
絡しないように、例えば、電源層６や接地層７の縦列は
１層目に、横列は２層目に形成され、配線層４は３層目
に形成される。
【００２４】また、内部パッド領域２ｂとＩ／Ｏセル領
域３とを接続する配線層４を、内部セル領域１内の配線
層と同じ層（例えば、３層目）に形成すれば、内部パッ
ド領域２ｂ用の配線層を新たに設けなくて済み、製造工
程を簡略化できる。
【００２５】このように、第１の実施形態では、Ｉ／Ｏ
セル領域３の外側にパッド領域２を設けるだけでなく、
Ｉ／Ｏセル領域３と内部セル領域１との間にも内部パッ
ド領域２ｂを設けるため、従来よりも外部接続用のパッ
ドの数を増やすことができ、チップの多ピン化に容易に
対応できる。また、パッドの間隔を狭くする必要がない
ため、製造時の信頼性が向上し、製造歩留まりが高くな
る。
【００２６】（第２の実施形態）第２の実施形態は、内
部セル領域１の一部に内部パッド領域２ｂを形成するも
のである。
【００２７】図６はゲートアレイの第２の実施形態のレ
イアウト図である。図６のゲートアレイは、内部セル領
域１とＩ／Ｏセル領域３との間に内部パッド領域２ｂを
形成する点では図１と共通するが、内部パッド領域２ｂ
を内部セル領域１内に形成する点で図１と異なる。図６
の内部パッド領域２ｂは、内部セル領域１内の外縁に沿
って形成される。
【００２８】図６のゲートアレイも、図２と同様に、外
部パッド領域２ａ内のパッド間隔を、内部パッド領域２
ｂ内のパッド間隔よりも狭くしており、パッドＰ１，Ｐ
２と内部セル領域１とは、Ｉ／Ｏセル領域３を介して接
続されている。
【００２９】また、図６の内部パッド領域２ｂ内の各パ
ッドを、図５と同様に、電源層や接地層に接続してもよ
い。
【００３０】このように、第２の実施形態では、内部セ
ル領域１内の空き領域を利用し、内部セル領域１の一部
を用いて内部パッド領域２ｂを形成するため、Ｉ／Ｏセ
ル領域３や外部パッド領域２ａのサイズを変更しなくて
済む。
【００３１】上述した各実施形態では、内部セル領域１
の外側４方向に内部パッド領域２ｂを形成する例を説明
したが、２方向あるいは１方向のみに内部パッド領域２
ｂを形成してもよい。
【００３２】また、上述した各実施形態では、内部パッ
ド領域２ｂ内のパッド間隔を、外部パッド領域２ａ内の
パッド間隔よりも広くする例を説明したが、逆に、狭く
したり、あるいは、パッド間隔を同じにしてもよい。
【００３３】また、上述した各実施形態では、内部パッ
ド領域２ｂを主に電源端子用および接地端子用に利用す
る例を説明したが、他の目的に利用してもよい。
【００３４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、Ｉ／Ｏセル領域の外側にパッド領域を設けるだけ
でなく、Ｉ／Ｏセル領域と内部セル領域との間にも内部
パッド領域を設けるため、従来よりも外部接続用のパッ
ドの数を増やすことができ、チップの多ピン化に対応で
きるようになる。また、パッドの間隔を狭くする必要が
ないため、信頼性が向上し、製造歩留まりが高くなる。
【００３５】さらに、内部パッド領域とＩ／Ｏセル領域
とを接続する配線層を、内部セル領域内の配線層と同じ
層（例えば、３層目）に形成できるため、内部パッド領
域用の配線層を新たに設ける必要がなくなり、製造工程
を簡略化できる。
【図面の簡単な説明】
【図１】ゲートアレイの第１の実施形態のレイアウト
図。
【図２】外部パッド領域と内部パッド領域の一部を拡大
した図。
【図３】パッドに接続されたキャリアテープを示す図。
【図４】内部パッド領域内のパッドを主に電源／接地端
子用に用いる例を示す図。
【図５】図４のゲートアレイの一部を拡大した図。
【図６】ゲートアレイの第２の実施形態のレイアウト
図。
【図７】従来のゲートアレイのレイアウト図。
【符号の説明】
１ 内部セル領域 ２ パッド領域 ２ａ 外部パッド領域 ２ｂ 内部パッド領域 ３ Ｉ／Ｏセル領域 ４ 配線層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】各種の論理回路を形成可能な内部セル領域
    と、 外部接続用の複数のパッドが形成されるパッド領域と、 前記内部セル領域と前記パッド領域との間で信号の受け
    渡しを行うＩ／Ｏセル領域と、を備えた半導体装置にお
    いて、 前記パッド領域は、 前記Ｉ／Ｏセル領域の外側に形成される外部パッド領域
    と、 前記内部セル領域と前記Ｉ／Ｏセル領域との間に形成さ
    れる内部パッド領域と、を有することを特徴とする半導
    体装置。
  2. 【請求項２】各種の論理回路を形成可能な内部セル領域
    と、 外部接続用の複数のパッドが形成されるパッド領域と、 前記内部セル領域と前記パッド領域との間で信号の受け
    渡しを行うＩ／Ｏセル領域と、を備えた半導体装置にお
    いて、 前記パッド領域は、 前記Ｉ／Ｏセル領域の外側に形成される外部パッド領域
    と、 前記内部セル領域の外縁に沿って前記内部セル領域内に
    形成される内部パッド領域と、を有することを特徴とす
    る半導体装置。
  3. 【請求項３】前記内部セル領域と前記Ｉ／Ｏセル領域と
    を接続する配線層は、前記内部パッド領域内の隣接する
    パッドの間を通過するように形成されることを特徴とす
    る請求項１または２に記載の半導体装置。
  4. 【請求項４】前記内部パッド領域と前記内部セル領域と
    の間で、前記内部セル領域を取り囲むように形成される
    電源ライン領域および接地ライン領域を有し、 前記内部パッド領域内に形成される複数のパッドのうち
    少なくとも一部は、前記電源ライン領域または前記接地
    ライン領域に接続されることを特徴とする請求項１〜３
    のいずれかに記載の半導体装置。
  5. 【請求項５】前記内部セル領域の配線層と同じ層に、前
    記Ｉ／Ｏセル領域と前記内部パッド領域とを接続する配
    線層を形成することを特徴とする請求項１〜４のいずれ
    かに記載の半導体装置。
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