JPH0453258A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0453258A JPH0453258A JP16172890A JP16172890A JPH0453258A JP H0453258 A JPH0453258 A JP H0453258A JP 16172890 A JP16172890 A JP 16172890A JP 16172890 A JP16172890 A JP 16172890A JP H0453258 A JPH0453258 A JP H0453258A
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- power supply
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- terminal
- power
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 abstract description 2
- 101100272964 Arabidopsis thaliana CYP71B15 gene Proteins 0.000 abstract 1
- 101100123053 Arabidopsis thaliana GSH1 gene Proteins 0.000 abstract 1
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 abstract 1
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 abstract 1
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 abstract 1
- 101150030164 PADI3 gene Proteins 0.000 abstract 1
- 101150092599 Padi2 gene Proteins 0.000 abstract 1
- 102100023222 Protein-arginine deiminase type-1 Human genes 0.000 abstract 1
- 102100035735 Protein-arginine deiminase type-2 Human genes 0.000 abstract 1
- 102100035734 Protein-arginine deiminase type-3 Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- ZMYDAPJHGNEFGQ-UHFFFAOYSA-N 6-(2-fluorophenyl)-5h-[1,3]dioxolo[4,5-g]quinolin-8-one Chemical compound FC1=CC=CC=C1C(NC1=C2)=CC(=O)C1=CC1=C2OCO1 ZMYDAPJHGNEFGQ-UHFFFAOYSA-N 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は２つの電源系を内蔵している半導体装置に関す
る。
る。
［従来の技術）
従来の２つの電源系を内蔵している半導体装置の人出力
（ＩＩ ／ Ｏ）セルにおいては、第３図のように第二
の電源端子（ｖｄｄ２）が第一段目の大力回路に接続さ
れ、第一の電源端子（ｖｄｄｌ）が第二段目の入力回路
に接続されている。このとき第二の電源端子（ｖｄｄ２
）の電圧は第一の電源端子（ｖｄｒｊｌ、）の電圧より
高いものとする。
（ＩＩ ／ Ｏ）セルにおいては、第３図のように第二
の電源端子（ｖｄｄ２）が第一段目の大力回路に接続さ
れ、第一の電源端子（ｖｄｄｌ）が第二段目の入力回路
に接続されている。このとき第二の電源端子（ｖｄｄ２
）の電圧は第一の電源端子（ｖｄｒｊｌ、）の電圧より
高いものとする。
通常の動作では二つの電′ａ、端子とも電源が供給され
ており、スタンバイ状態やスリーブ状態でもつの端子に
電源を供給していた。
ており、スタンバイ状態やスリーブ状態でもつの端子に
電源を供給していた。
〔発明が解決しようとする課題］
しかし従来の回路構成の問題点としては、パワーを節約
するために第二の電源端子（ｖｄｄ２）の電源を切った
場合に、第３図において第一段目の入ツ〕回路の電源が
供給されなくなるのでＢの信弓が不定となって第二段目
の入力回路も不定となリ、かつこの回路にはショート電
流が流れるため、この半導体装置は動作しなくなる。
するために第二の電源端子（ｖｄｄ２）の電源を切った
場合に、第３図において第一段目の入ツ〕回路の電源が
供給されなくなるのでＢの信弓が不定となって第二段目
の入力回路も不定となリ、かつこの回路にはショート電
流が流れるため、この半導体装置は動作しなくなる。
これを避けるために別のバックアップ電源から新たに電
源を供給しなければならず、性能、価格の面での問題が
犬であった。
源を供給しなければならず、性能、価格の面での問題が
犬であった。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、バックアップ時あるいはスリー
ブ時などパワーを下げたいときに第二の電源端子（ｖｄ
ｄ２）の電源を切っても動作が出来、かつパワーの低い
半導体演算装置を提供することにある。
の目的とするところは、バックアップ時あるいはスリー
ブ時などパワーを下げたいときに第二の電源端子（ｖｄ
ｄ２）の電源を切っても動作が出来、かつパワーの低い
半導体演算装置を提供することにある。
［課題を解決するだめの手段］
２つの電源系を内蔵している半導体装置に於て、
（ａ）第一の電源端子手段、
（１〕）第一の電源端子手段よりも高い電圧が印加され
ている第二の電源端子手段、 （ｃ）第一の電源端子手段から第二の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第一
のダイオード手段、（ｄ、 ）第一のダイオード手段が
前記半導体装置に於てコーナ一部に少なくとも一つある
ことを特徴とする。
ている第二の電源端子手段、 （ｃ）第一の電源端子手段から第二の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第一
のダイオード手段、（ｄ、 ）第一のダイオード手段が
前記半導体装置に於てコーナ一部に少なくとも一つある
ことを特徴とする。
［作 用］
本発明の」１記の構成による特徴を以下に第１図と第２
図及び第４区に従って説明する。
図及び第４区に従って説明する。
第１図に１−３いて、第一の電源端子（ｖｄｄｌ、）と
第二の電源端子（ｖｄｃｉ２）の間に第一の電源端子（
ｖ ｄ、 ｄ １． ）から第二の電源端子（ｖｄｄ２
）の方向が順バイアスである第一・のダイオードを接続
する。これにより第４図において第二の電源端子（ｖｄ
ｄ２）が切られてしまっても第一の電源端子（ｖｄｄｌ
）から第一のダイオードを通して電源が第二の電源端子
（ｖｄｃＪ２）に供給されＢの信号が不定になることは
なくなる。
第二の電源端子（ｖｄｃｉ２）の間に第一の電源端子（
ｖ ｄ、 ｄ １． ）から第二の電源端子（ｖｄｄ２
）の方向が順バイアスである第一・のダイオードを接続
する。これにより第４図において第二の電源端子（ｖｄ
ｄ２）が切られてしまっても第一の電源端子（ｖｄｄｌ
）から第一のダイオードを通して電源が第二の電源端子
（ｖｄｃＪ２）に供給されＢの信号が不定になることは
なくなる。
このことにより、スタンバイ時、スリーブ時において第
二の電源端子（ｖｄｄ２）の電源を切ったとしてもこの
半導体装置は動作可能である。また実際にこの回路を半
導体装置として構成するときに従来はＩ１０セルがおけ
なくて無駄なスベスとなっている、半導体装置のコーナ
一部を使うことで比較的大きなダイオードを簡単に作る
ことが出来る特徴を有する。
二の電源端子（ｖｄｄ２）の電源を切ったとしてもこの
半導体装置は動作可能である。また実際にこの回路を半
導体装置として構成するときに従来はＩ１０セルがおけ
なくて無駄なスベスとなっている、半導体装置のコーナ
一部を使うことで比較的大きなダイオードを簡単に作る
ことが出来る特徴を有する。
［実 施 例］
第１図は本発明の実施例の半導体装置のレイアウ］−図
である。また第２図は第１図のダイオード部を回路と組
み合わせたものである。また第４図は第二の電源端子（
ｖｄｄ２）が途中で切られて不定状態になったときの本
発明による動作を分かりやすく説明するためのタイミン
グチャート図である。第１図、第２図および第４図に従
って説明を進めることにする。
である。また第２図は第１図のダイオード部を回路と組
み合わせたものである。また第４図は第二の電源端子（
ｖｄｄ２）が途中で切られて不定状態になったときの本
発明による動作を分かりやすく説明するためのタイミン
グチャート図である。第１図、第２図および第４図に従
って説明を進めることにする。
第１図において、第二の電源端子（ｖｄｄ２）はデツプ
の最外周を回っており、第一の電源端子（ｖｄｄｌ）は
その内側を回っている。そして接地端子（ＶＳＳ）は更
にその内側を回っている。
の最外周を回っており、第一の電源端子（ｖｄｄｌ）は
その内側を回っている。そして接地端子（ＶＳＳ）は更
にその内側を回っている。
第一の電源端子（ｖｄｃｌｌ、）はＦＡＴ）（２）より
供給され、デツプ内部のロジックに接続されており、第
二の電源端子（ｖｄｄ２）もＰＡＤ （１）より供給さ
れている。接地端子（ＶＳＳ）はＰＡＤ（３）につなが
り、チップの内部のロジック（１２）に接続されている
。チップの周辺部にはＩ１０セル（２２）が並んでいる
。このときチップのコーナ一部（４，５，６，７）はＩ
１０セル（２２）はｊ３＜ことが出来ないので、はとん
どの場合無駄なスペースとなってしまうので通常は電源
線である第一の電源端子（ｖｄｄｌ、）、第二の電源端
子（ｖ ｄ ｃｌ、 ２ ）と接地端子（ｖｓｓ）を回
しているだ＆−１である。本発明ではこのコーナ一部に
ダイオード手段を配置することで無駄なスベスな有効に
使うことが可能になる。また第１図の中に示されている
ようにダイオード手段（８，９，１０、］１）を第一の
電源端子（ｖｄｄｌ、）から第二の電源端子（ｖｄｄ２
）の方向が順方向になるように接続することで、もしも
第二の電源端子（ｖ ｄ、 ｄ ２ ）が切られて不定
状態になったとしても、第一の電源端子（ｖ ｄ ｄ
］、、 ）からダイオド手段の８．９．１０．１１を通
して第一の電源端子（ｖｄｄｌ、）からｖｄｄ １の電
圧が第二の電源端子（ｖｄｄ２）に供給されるために第
二の電源端子（ｖ ｄ ｄ ２ ）に接続されているロ
ジック部が浮いてしまうことによるロジック部の不定や
ショー１〜電流が次段のロジックに流されることはなく
なる。
供給され、デツプ内部のロジックに接続されており、第
二の電源端子（ｖｄｄ２）もＰＡＤ （１）より供給さ
れている。接地端子（ＶＳＳ）はＰＡＤ（３）につなが
り、チップの内部のロジック（１２）に接続されている
。チップの周辺部にはＩ１０セル（２２）が並んでいる
。このときチップのコーナ一部（４，５，６，７）はＩ
１０セル（２２）はｊ３＜ことが出来ないので、はとん
どの場合無駄なスペースとなってしまうので通常は電源
線である第一の電源端子（ｖｄｄｌ、）、第二の電源端
子（ｖ ｄ ｃｌ、 ２ ）と接地端子（ｖｓｓ）を回
しているだ＆−１である。本発明ではこのコーナ一部に
ダイオード手段を配置することで無駄なスベスな有効に
使うことが可能になる。また第１図の中に示されている
ようにダイオード手段（８，９，１０、］１）を第一の
電源端子（ｖｄｄｌ、）から第二の電源端子（ｖｄｄ２
）の方向が順方向になるように接続することで、もしも
第二の電源端子（ｖ ｄ、 ｄ ２ ）が切られて不定
状態になったとしても、第一の電源端子（ｖ ｄ ｄ
］、、 ）からダイオド手段の８．９．１０．１１を通
して第一の電源端子（ｖｄｄｌ、）からｖｄｄ １の電
圧が第二の電源端子（ｖｄｄ２）に供給されるために第
二の電源端子（ｖ ｄ ｄ ２ ）に接続されているロ
ジック部が浮いてしまうことによるロジック部の不定や
ショー１〜電流が次段のロジックに流されることはなく
なる。
第４図はその状態をタイミング図で示したものである。
図中のＸのところで第二の電源端子（ｖｄｄ２）が切ら
れてしまったとぎに、第一の電源端子（ｖｄｒｌｌ）か
らダイオード手段の８．９、】０．１１を通して第一の
電源端子（ｖｄ、ｄｌ）からｖｄｄ １の電圧が第二の
電源端子（ｖｄｄ２）に供給されるために第二の電源端
子（ｖｄｄ２）に接続されているロジック部の状態は確
定したままで不定にはならず一定の状態を保ったままで
ある。第２図は上記のことを分かりやすく説明するだめ
の図であるが、ここでダイオード手段を第一の電源端子
（ｖｄｃｌｌ）から第二の電源端子（〜ｒｄｄ２）の方
向が順方向になるように接続することで、第二の電源端
子（ｖｄｄ２）が切られてしまったときに、第一の電源
端子（ｖｄｄｌ）からダイオード手段（１３）を通して
第一の電源端子（ｖｄｄｌ）からｖ ｄ ｄ １の電圧
が第二の電源端子（ｖｄｄ２）に供給されるために第二
の電源端子（ｖｄｄ２）に接続されているロジック部で
あるインパークのＩ） ＣＨＭ ＯＳ ｌ−ランジスタ
のソース端子に第一の電ｔａ端子１：Ｖｄｄｌ）からＶ
ｄ ｄ １の電圧が印加されているのでＰＣＨＭＯＳ
トランジスタが浮くことはなくドレイン端子の出力で
あるＢは確定値をとる。また次段のロジック部であるイ
ンバータの入力も確定するためにこの部分でのショー］
−電流が流れることはない。
れてしまったとぎに、第一の電源端子（ｖｄｒｌｌ）か
らダイオード手段の８．９、】０．１１を通して第一の
電源端子（ｖｄ、ｄｌ）からｖｄｄ １の電圧が第二の
電源端子（ｖｄｄ２）に供給されるために第二の電源端
子（ｖｄｄ２）に接続されているロジック部の状態は確
定したままで不定にはならず一定の状態を保ったままで
ある。第２図は上記のことを分かりやすく説明するだめ
の図であるが、ここでダイオード手段を第一の電源端子
（ｖｄｃｌｌ）から第二の電源端子（〜ｒｄｄ２）の方
向が順方向になるように接続することで、第二の電源端
子（ｖｄｄ２）が切られてしまったときに、第一の電源
端子（ｖｄｄｌ）からダイオード手段（１３）を通して
第一の電源端子（ｖｄｄｌ）からｖ ｄ ｄ １の電圧
が第二の電源端子（ｖｄｄ２）に供給されるために第二
の電源端子（ｖｄｄ２）に接続されているロジック部で
あるインパークのＩ） ＣＨＭ ＯＳ ｌ−ランジスタ
のソース端子に第一の電ｔａ端子１：Ｖｄｄｌ）からＶ
ｄ ｄ １の電圧が印加されているのでＰＣＨＭＯＳ
トランジスタが浮くことはなくドレイン端子の出力で
あるＢは確定値をとる。また次段のロジック部であるイ
ンバータの入力も確定するためにこの部分でのショー］
−電流が流れることはない。
本実施例ではダイオード手段をチップの各コーナ一部分
に入れているが、これは少なくとも一箇所入っていれば
動作（」可能である。また電源線のｖｄｄｌ、ｖｄｄ２
、ｖｓｓの順番も任意で構わない。また、ダイオード手
段としては、たんにダイオードだむづに制限されず、ト
ランジスタを使ったとしても電流はｖｄｄｌからｖｄｄ
２へ流ずことは可能てあり同等の効果を有することは明
かである。
に入れているが、これは少なくとも一箇所入っていれば
動作（」可能である。また電源線のｖｄｄｌ、ｖｄｄ２
、ｖｓｓの順番も任意で構わない。また、ダイオード手
段としては、たんにダイオードだむづに制限されず、ト
ランジスタを使ったとしても電流はｖｄｄｌからｖｄｄ
２へ流ずことは可能てあり同等の効果を有することは明
かである。
〔発明の効果１
以上述べたように、本発明の上記の構成によれば第一の
電源端子（Ｖｄｄｌ、）と第二の電源端子（ｖｄｄ２）
の間に第一の電源端子（Ｖｄｄｌ）から第二の電源端子
（ｖｄｄ２）の方向が順バイアスである第一のダイオー
ドを接続し、これにより第二の電源端子（ｖｄｄ２）が
切られてしまっても第一の電源端子（Ｖｄｄｌ、）から
第一のダイオードを通して電源が第二の電源端子（ｖｄ
ｄ２）に供給され、スタンバイ時、スリーブ時において
第二の電源端子（ｖｄｄ２）の電源を切ったとしてもこ
の半導体装置は動作可能であり、また実際にこの回路を
半導体装置として構成するときに従来はＩ１０セルがお
けなくて無駄なスペースとなっている半導体装置のコー
ナ一部を使うことでチップの面積の節約も可能であると
いう特徴をもちその効果は絶大なものがある。
電源端子（Ｖｄｄｌ、）と第二の電源端子（ｖｄｄ２）
の間に第一の電源端子（Ｖｄｄｌ）から第二の電源端子
（ｖｄｄ２）の方向が順バイアスである第一のダイオー
ドを接続し、これにより第二の電源端子（ｖｄｄ２）が
切られてしまっても第一の電源端子（Ｖｄｄｌ、）から
第一のダイオードを通して電源が第二の電源端子（ｖｄ
ｄ２）に供給され、スタンバイ時、スリーブ時において
第二の電源端子（ｖｄｄ２）の電源を切ったとしてもこ
の半導体装置は動作可能であり、また実際にこの回路を
半導体装置として構成するときに従来はＩ１０セルがお
けなくて無駄なスペースとなっている半導体装置のコー
ナ一部を使うことでチップの面積の節約も可能であると
いう特徴をもちその効果は絶大なものがある。
第１図は本発明の一実施例を示す半導体装置のレイアウ
ト図。 第２図は本発明の一実施例の回路図。 第３図は従来の回路図の一例を示す図。 第４図（Ｊ第１図の動作を示したタイミングチャ１〜図
。 第５図は第３図の動作を示したタイミングチャ１−図。 第二の電源端子（ｖｄｄ２）のＰＡＤ ・第一の電源端子（Ｖｄ、ｄ、１）のＦ Ａ Ｉ）・接
地端子（ｖｓｓ）のＰＡＤ 半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・ダイオード手段 ・ダイオード手段 ・クイオードｆ１段 ダイオード手段 ロジック部 ・ダイオード手段 ・Ｐ型ＭＯ８トランジスタ ・Ｎ型ＭＯ３ｈランジスタ Ｐ型ＭＯ３Ｉ−ランシスタ ・Ｎ型ＭＯ３ｈランジスタ ・Ｐ型ＭＯ３Ｉ−ランジスタ Ｎ型ＭＯ３ｈランジスク Ｐ型ＭＯ３ｈランジスタ Ｎ型ＭＯ３＋−ランジスタ ・半導体装置のＩ１０セル 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）’ｉｔ、
２ （￥］ ｎ１図 シｄｄ：Ｊ ｄｄ ｉ
ト図。 第２図は本発明の一実施例の回路図。 第３図は従来の回路図の一例を示す図。 第４図（Ｊ第１図の動作を示したタイミングチャ１〜図
。 第５図は第３図の動作を示したタイミングチャ１−図。 第二の電源端子（ｖｄｄ２）のＰＡＤ ・第一の電源端子（Ｖｄ、ｄ、１）のＦ Ａ Ｉ）・接
地端子（ｖｓｓ）のＰＡＤ 半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・ダイオード手段 ・ダイオード手段 ・クイオードｆ１段 ダイオード手段 ロジック部 ・ダイオード手段 ・Ｐ型ＭＯ８トランジスタ ・Ｎ型ＭＯ３ｈランジスタ Ｐ型ＭＯ３Ｉ−ランシスタ ・Ｎ型ＭＯ３ｈランジスタ ・Ｐ型ＭＯ３Ｉ−ランジスタ Ｎ型ＭＯ３ｈランジスク Ｐ型ＭＯ３ｈランジスタ Ｎ型ＭＯ３＋−ランジスタ ・半導体装置のＩ１０セル 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）’ｉｔ、
２ （￥］ ｎ１図 シｄｄ：Ｊ ｄｄ ｉ
Claims (1)
- 【特許請求の範囲】 ２つの電源系を内蔵している半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第一の電源端子手段よりも高い電圧が印加されて
いる第二の電源端子手段、 （ｃ）第一の電源端子手段から第二の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第一
のダイオード手段、 （ｄ）第一のダイオード手段が前記半導体装置に於てコ
ーナー部に少なくとも一つあることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16172890A JPH0453258A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16172890A JPH0453258A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453258A true JPH0453258A (ja) | 1992-02-20 |
Family
ID=15740760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16172890A Pending JPH0453258A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359591B1 (ko) * | 1999-02-10 | 2002-11-07 | 가부시끼가이샤 도시바 | 반도체 장치 |
-
1990
- 1990-06-20 JP JP16172890A patent/JPH0453258A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359591B1 (ko) * | 1999-02-10 | 2002-11-07 | 가부시끼가이샤 도시바 | 반도체 장치 |
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