JPH0451566A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0451566A JPH0451566A JP16100890A JP16100890A JPH0451566A JP H0451566 A JPH0451566 A JP H0451566A JP 16100890 A JP16100890 A JP 16100890A JP 16100890 A JP16100890 A JP 16100890A JP H0451566 A JPH0451566 A JP H0451566A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 101100123053 Arabidopsis thaliana GSH1 gene Proteins 0.000 description 1
- 101100298888 Arabidopsis thaliana PAD2 gene Proteins 0.000 description 1
- 101150092599 Padi2 gene Proteins 0.000 description 1
- 102100035735 Protein-arginine deiminase type-2 Human genes 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は３つの電源系を内蔵し、かつ配線層のみで論理
の切り替えを行うマスタスライス型半導体装置に関する
６ ［従来の技術１ 従来の３つの電源系を内蔵し、かつ配線層のみで論理の
切り替えを行うマスタスライス型半導体装置の人出力（
Ｉｌｏ）セルにおいては、第３図のように第二の電源端
子（ｖｄｄ２）が第一段目の入力回路に接続され、第一
の電源端子（ｖｄｄ■）が第二段目の入力回路に接続さ
れている。このとき第二の電源端子（ｖｄｄ２）の電圧
は第一の電源端子（ｖｄｄｌ）の電圧よりも高いものと
する８通常の動作ではこの二つの電源端子とも電源が供
給されており、スタンバイ状態やスリーブ状態でも二つ
の端子に電源を供給していた。また第三のｉｉ電源端子
ｖｄｄ３）についても第３図のように第三の電源端子（
ｖｄｄ３）が、第一段目の入力回路に接続され、第一の
電源端子（ｖｄｄｌ）が第二段目の入力回路に接続され
ている。このとき第三の電源端子（ｖｄｄ３）の電圧は
第一の１ｉ源端子（ｖｄｄｌ）の電圧よりも高いものと
する。通常の動作ではこの二つの電源端子とも電源が供
給されており、スタンバイ状態やスリーブ状態でも二つ
の端子に電源を供給していた。
の切り替えを行うマスタスライス型半導体装置に関する
６ ［従来の技術１ 従来の３つの電源系を内蔵し、かつ配線層のみで論理の
切り替えを行うマスタスライス型半導体装置の人出力（
Ｉｌｏ）セルにおいては、第３図のように第二の電源端
子（ｖｄｄ２）が第一段目の入力回路に接続され、第一
の電源端子（ｖｄｄ■）が第二段目の入力回路に接続さ
れている。このとき第二の電源端子（ｖｄｄ２）の電圧
は第一の電源端子（ｖｄｄｌ）の電圧よりも高いものと
する８通常の動作ではこの二つの電源端子とも電源が供
給されており、スタンバイ状態やスリーブ状態でも二つ
の端子に電源を供給していた。また第三のｉｉ電源端子
ｖｄｄ３）についても第３図のように第三の電源端子（
ｖｄｄ３）が、第一段目の入力回路に接続され、第一の
電源端子（ｖｄｄｌ）が第二段目の入力回路に接続され
ている。このとき第三の電源端子（ｖｄｄ３）の電圧は
第一の１ｉ源端子（ｖｄｄｌ）の電圧よりも高いものと
する。通常の動作ではこの二つの電源端子とも電源が供
給されており、スタンバイ状態やスリーブ状態でも二つ
の端子に電源を供給していた。
［発明が解決しようとする課題］
しかし従来の回路構成の問題点としては、パワを節約す
るために第二の電源端子（ｖｄｄ２）の電源を切った場
合に、第３図において第一段目の入力回路の電源が供給
されなくなるのでＤの信号が不定となって第二段目の入
力回路も不定となり、かつこの回路にはショート電流が
流れるため、この半導体装置は動作しなくなる。
るために第二の電源端子（ｖｄｄ２）の電源を切った場
合に、第３図において第一段目の入力回路の電源が供給
されなくなるのでＤの信号が不定となって第二段目の入
力回路も不定となり、かつこの回路にはショート電流が
流れるため、この半導体装置は動作しなくなる。
また第三の電源端子（〜＝ｄｄ３）の電源を切った場合
に、第３図において第一段目の入力回路の電源が供給さ
れなくなるのでＥの信号が不定となって第二段目の入力
回路も不定となり、かつこの回路にはショート電流が流
れるため、前記の場合と同様にこの半導体装置は動作し
なくなる。これらの不都合を避けるために別のバックア
ップ電源から新たに電源を供給しなければならず、性能
、価格の面での問題が大であった。
に、第３図において第一段目の入力回路の電源が供給さ
れなくなるのでＥの信号が不定となって第二段目の入力
回路も不定となり、かつこの回路にはショート電流が流
れるため、前記の場合と同様にこの半導体装置は動作し
なくなる。これらの不都合を避けるために別のバックア
ップ電源から新たに電源を供給しなければならず、性能
、価格の面での問題が大であった。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、バックアップ時あるいはスリー
ブ時などパワーを下げたいときに第二の電源端子（ｖｄ
ｄ２）の電源を切ってもまた第三の電源端子（ｖｄｄ３
）の電源を切っても動作が出来、かつパワーの低い半導
体演算装置を提供することにある。
の目的とするところは、バックアップ時あるいはスリー
ブ時などパワーを下げたいときに第二の電源端子（ｖｄ
ｄ２）の電源を切ってもまた第三の電源端子（ｖｄｄ３
）の電源を切っても動作が出来、かつパワーの低い半導
体演算装置を提供することにある。
［課題を解決するための手段１
３つの電源系を内蔵し、かつ配線層のみで論理の切り替
えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第一の電源端子手段よりも高い電圧が印加されて
いる第二の電源端子手段、 （ｃ）第二の電源端子手段よりも高い電圧が印加されて
いる第三の電源端子手段、 （ｄ）第一の１電源端子手段から第二の電源端子手段の
方向が順方向バイアスであり、第二の電源端子手段から
第一の電源端子手段の方向が逆バイアスに接続された第
一のダイオード手段。
えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第一の電源端子手段よりも高い電圧が印加されて
いる第二の電源端子手段、 （ｃ）第二の電源端子手段よりも高い電圧が印加されて
いる第三の電源端子手段、 （ｄ）第一の１電源端子手段から第二の電源端子手段の
方向が順方向バイアスであり、第二の電源端子手段から
第一の電源端子手段の方向が逆バイアスに接続された第
一のダイオード手段。
（ｅ）第一の電源端子手段から第三の電源端子手段の方
向が順方向バイアスであり、第三の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第二
のタイオード手段、（ｆ）前記半導体装置に於てコーナ
ー部のＩ／Ｏセル部に少なくとも一つある第一のダイオ
ード手段、 （ｇ）前記半導体装置に於てコーナー部のＩ／Ｏセル部
に少なくとも一つある第二のダイオード手段とからなる
構成を特徴とする。
向が順方向バイアスであり、第三の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第二
のタイオード手段、（ｆ）前記半導体装置に於てコーナ
ー部のＩ／Ｏセル部に少なくとも一つある第一のダイオ
ード手段、 （ｇ）前記半導体装置に於てコーナー部のＩ／Ｏセル部
に少なくとも一つある第二のダイオード手段とからなる
構成を特徴とする。
［実 施 例］
本発明の上記の構成による特徴を以下に第１図と第２図
及び第４図に従って説明する。
及び第４図に従って説明する。
第１図において、第一の電源端子（ｖｄｄｌ）と第二の
電源端子（ｖｄｄ２）の間に第一の電源端子（ｖｄｄｌ
）から第二の電源端子（ｖｄｄ２）の方向が順バイアス
である第一のダイオードを接続する。これにより第４図
において第二の電源端子（ｖｄｄ２）が切られてしまっ
ても第一の電源端子（ｖｄｄｌ）から第一のダイオード
を通して電源が第二の電源端子（ｖｄｄ２）に供給され
Ｂの信号が不定になることはなくなる。このことにより
、スタンバイ時、スリーブ時において第二の電源端子（
ｖｄｄ２）の電源を切ったとしてもこの半導体装置は動
作可能である。また実際にこの回路を半導体装置として
構成するときにダイオードを各コーナー部Ｉ／Ｏごとに
入れることが可能になり、第二の電源端子（ｖｄｄ２）
に接続されたＩ／Ｏセルの出力がＯＮになったとしても
コーナー部の１／Ｏセルにある各々のダイオードから電
流が供給されるので、第二の電源端子（ｖｄｄ２）が切
られても入力側の不定と出力側の不定もなくなる。
電源端子（ｖｄｄ２）の間に第一の電源端子（ｖｄｄｌ
）から第二の電源端子（ｖｄｄ２）の方向が順バイアス
である第一のダイオードを接続する。これにより第４図
において第二の電源端子（ｖｄｄ２）が切られてしまっ
ても第一の電源端子（ｖｄｄｌ）から第一のダイオード
を通して電源が第二の電源端子（ｖｄｄ２）に供給され
Ｂの信号が不定になることはなくなる。このことにより
、スタンバイ時、スリーブ時において第二の電源端子（
ｖｄｄ２）の電源を切ったとしてもこの半導体装置は動
作可能である。また実際にこの回路を半導体装置として
構成するときにダイオードを各コーナー部Ｉ／Ｏごとに
入れることが可能になり、第二の電源端子（ｖｄｄ２）
に接続されたＩ／Ｏセルの出力がＯＮになったとしても
コーナー部の１／Ｏセルにある各々のダイオードから電
流が供給されるので、第二の電源端子（ｖｄｄ２）が切
られても入力側の不定と出力側の不定もなくなる。
また第三の電源端子（ｖｄｄ３）と第一の電源端子（ｖ
ｄｄｌ）の関係では、第１図において第一の電源端子（
ｖｄｄｌ）と第三の電源端子（ｖｄｄ３）の間に第一の
電源端子（〜ｒｄｄｌ）から第三の電源端子（ｖｄｄ３
）の方向が順バイアスである第二のダイオードを接続す
る。これにより第４図において第三の電源端子（ｖｄｄ
３）が切られてしまっても第一の電源端子（ｖｄｄｌ）
から第二のダイオードを通して電源が第三の電源端子（
ｖｄｄ３）に供給されＣの信号が不定になることはなく
なる。このことにより、スタンバイ時、スリーブ時にお
いて第二の電源端子（ｖｄｄ２）の電源を切ったとして
もこの半導体装置は動作可能である。また実際にこの回
路を半導体装置として構成するときにダイオードを各コ
ーナー部Ｔ／Ｏごとに入れることが可能になり、第三の
電源端子（ｖｄｄ３）に接続されたＩ／Ｏセルの出力が
ＯＮになったとしてもコーナー部のＩ／Ｏセルにある各
々のダイオードから電流が供給されるので、第三の電源
端子（ｖｄｄ３）が切られても入力側の不定と出力側の
不足もなくなるという特徴を有する。
ｄｄｌ）の関係では、第１図において第一の電源端子（
ｖｄｄｌ）と第三の電源端子（ｖｄｄ３）の間に第一の
電源端子（〜ｒｄｄｌ）から第三の電源端子（ｖｄｄ３
）の方向が順バイアスである第二のダイオードを接続す
る。これにより第４図において第三の電源端子（ｖｄｄ
３）が切られてしまっても第一の電源端子（ｖｄｄｌ）
から第二のダイオードを通して電源が第三の電源端子（
ｖｄｄ３）に供給されＣの信号が不定になることはなく
なる。このことにより、スタンバイ時、スリーブ時にお
いて第二の電源端子（ｖｄｄ２）の電源を切ったとして
もこの半導体装置は動作可能である。また実際にこの回
路を半導体装置として構成するときにダイオードを各コ
ーナー部Ｔ／Ｏごとに入れることが可能になり、第三の
電源端子（ｖｄｄ３）に接続されたＩ／Ｏセルの出力が
ＯＮになったとしてもコーナー部のＩ／Ｏセルにある各
々のダイオードから電流が供給されるので、第三の電源
端子（ｖｄｄ３）が切られても入力側の不定と出力側の
不足もなくなるという特徴を有する。
第１図は本発明の実施例の半導体装置のレイアウト図で
ある。また第２図は第１図のダイオード部を回路と組み
合わせたものである。また第４図は第二の電源端子（ｖ
ｄｄ２）が途中で切られて不定状態になったときの本発
明による動作を分かりやすく説明するためのタイミング
チャート図である。第１図、第２図および第４図に従っ
て説明を進めることにする。
ある。また第２図は第１図のダイオード部を回路と組み
合わせたものである。また第４図は第二の電源端子（ｖ
ｄｄ２）が途中で切られて不定状態になったときの本発
明による動作を分かりやすく説明するためのタイミング
チャート図である。第１図、第２図および第４図に従っ
て説明を進めることにする。
第１図において、第二の電源端子（ｖｄｄ２）はチップ
の最外周を回っており、第一の電源端子（ｖｄｄｌ）は
その内側を回っている。そして接地端子（ＶＳＳ）は更
にその内側を回っている。
の最外周を回っており、第一の電源端子（ｖｄｄｌ）は
その内側を回っている。そして接地端子（ＶＳＳ）は更
にその内側を回っている。
第三の電源端子（ｖｄｄ３）も最外周を回っているが第
二の電源端子（ｖｄｄ２）とは切り放されている。第一
の電源端子（ｖｄｄｌ）はＰＡＤ（２）より供給され、
チップ内部のロジックに接続されており、第二の電源端
子（ｖｄｄ２）もＰＡＤ （１）より供給されている。
二の電源端子（ｖｄｄ２）とは切り放されている。第一
の電源端子（ｖｄｄｌ）はＰＡＤ（２）より供給され、
チップ内部のロジックに接続されており、第二の電源端
子（ｖｄｄ２）もＰＡＤ （１）より供給されている。
第三の電源端子（ｖｄｄ３）もＰＡＤ （２３）から供
給されている。接地端子（ｖｓｓ）はＰＡＤ （３）に
つながり、Ｉ／Ｏセルとチップの内部のロジックに接続
されている。チップの周辺部にはＩ／Ｏセル（２２）が
並んでいる。このときチップのコーナー部（４，５，６
，７）はＩ／Ｏセル（２２）はおくことが出来ないので
、はとんどの場合無駄なスベスとなってしまうので通常
は電源線である第一の電源端子（ｖｄｄｌ）、第二の電
源端子（ｖ、 ｄｄ２）、第三の電源端子（ｖｄｄ３）
と接地端子（ＶＳＳ）を回しているだけである６本発明
ではこのコーナー部のＩ／Ｏセル部にダイオード手段を
配置することで第二の電源端子（ｖｄｄ２）と第三の電
源端子（ｖｄｄ３）にも第一の電源端子（ｖｄｄｌ）か
ら各コーナー部のＩ／Ｏセルにあるダイオードより電流
を供給することが可能になる。また第１図の中に示され
ているようにダイオード手段（９，／Ｏ，１１）を第一
の電源端子（ｖｄｄｌ）から第二の電源端子（ｖｄｄ２
）の方向が順方向になるように接続することで、もしも
第二の電源端子（ｖｄｄ２）が切られて不定状態になっ
たとしても、第一の電源端子（ｖｄｄｌ）からダイオー
ド手段の９．／Ｏ．１１を通して第一の電源端子（ｖｄ
ｄｌ）からｖｄｄ １の電圧が第二の電源端子（ｖｄｄ
２）に供給されるために第二の電源端子（ｖｄｄ２）に
接続されているロジック部が浮いてしまうことによるロ
ジック部の不定やショート電流が次段のロジックに流れ
ることはなくなる。また第１図の中に示されているよう
にダイオード手段（８）を第一の電源端子（ｖｄｄｌ）
から第三の電源端子（ｖｄｄ３）の方向が順方向になる
ように接続することで、もしも第三の電源端子（ｖｄｄ
３）が切られて不定状態になったとしても、第一の電源
端子（ｖｄｄｌ）からダイオード手段の８を通して第一
の電源端子（ｖｄｄｌ）からｖｄｄｌの電圧が第三の電
源端子（ｖｄｄ３）に供給されるために第三の電源端子
（ｖ ｄ ｄ ３）に接続されてｌ／するロジ・νり部
が浮いてしまうことによるロジ・ツク部の不定やショー
ト電流が次段のロジックに流れることはなくなる。
給されている。接地端子（ｖｓｓ）はＰＡＤ （３）に
つながり、Ｉ／Ｏセルとチップの内部のロジックに接続
されている。チップの周辺部にはＩ／Ｏセル（２２）が
並んでいる。このときチップのコーナー部（４，５，６
，７）はＩ／Ｏセル（２２）はおくことが出来ないので
、はとんどの場合無駄なスベスとなってしまうので通常
は電源線である第一の電源端子（ｖｄｄｌ）、第二の電
源端子（ｖ、 ｄｄ２）、第三の電源端子（ｖｄｄ３）
と接地端子（ＶＳＳ）を回しているだけである６本発明
ではこのコーナー部のＩ／Ｏセル部にダイオード手段を
配置することで第二の電源端子（ｖｄｄ２）と第三の電
源端子（ｖｄｄ３）にも第一の電源端子（ｖｄｄｌ）か
ら各コーナー部のＩ／Ｏセルにあるダイオードより電流
を供給することが可能になる。また第１図の中に示され
ているようにダイオード手段（９，／Ｏ，１１）を第一
の電源端子（ｖｄｄｌ）から第二の電源端子（ｖｄｄ２
）の方向が順方向になるように接続することで、もしも
第二の電源端子（ｖｄｄ２）が切られて不定状態になっ
たとしても、第一の電源端子（ｖｄｄｌ）からダイオー
ド手段の９．／Ｏ．１１を通して第一の電源端子（ｖｄ
ｄｌ）からｖｄｄ １の電圧が第二の電源端子（ｖｄｄ
２）に供給されるために第二の電源端子（ｖｄｄ２）に
接続されているロジック部が浮いてしまうことによるロ
ジック部の不定やショート電流が次段のロジックに流れ
ることはなくなる。また第１図の中に示されているよう
にダイオード手段（８）を第一の電源端子（ｖｄｄｌ）
から第三の電源端子（ｖｄｄ３）の方向が順方向になる
ように接続することで、もしも第三の電源端子（ｖｄｄ
３）が切られて不定状態になったとしても、第一の電源
端子（ｖｄｄｌ）からダイオード手段の８を通して第一
の電源端子（ｖｄｄｌ）からｖｄｄｌの電圧が第三の電
源端子（ｖｄｄ３）に供給されるために第三の電源端子
（ｖ ｄ ｄ ３）に接続されてｌ／するロジ・νり部
が浮いてしまうことによるロジ・ツク部の不定やショー
ト電流が次段のロジックに流れることはなくなる。
第４図はその状態をタイミング図で示したものである。
図中のｘＸのところで第二の電源端子（ｖｄｄ２）と第
三の電源端子（ｖｄｄ３）が切られてしまったときに、
第一の電源端子（ｖｄｄｌ）からダイオード手段の９．
１Ｏ１１１を通して第一の電源端子（ｖｄｄｌ）からｖ
ｄｄ １の電圧が第二の電源端子（ｖｄｄ２）と第三の
電源端子（ｖｄｄ３）に供給されるために第二の電源端
子（ｖｄｄ２）と第三の電源端子（ｖｄｄ３）に接続さ
れているロジック部の状態は確定したままで不定にはな
らず一定の状態を保ったままである。第２図は上記のこ
とを分かりやすく説明するための図であるが、ここでダ
イオード手段を第一の電源端子（ｖｄｄｌ）から第二の
電源端子（ｖｄｄ２）の方向が順方向になるように接続
することで、第二の電源端子（〜ｄｄ２）が切られてし
まったときに、第一の電源端子（〜ｄｄｌ’）からダイ
オード手段（１３）を通して第一の電源端子（ｖｄｄｌ
）からｖｄｄ １の電圧が第二の電源端子（ｖｄｄ２）
に供給されるために第二の電源端子（ｖｄｄ２）に接続
されているロジック部であるインバータのＰＣＨＭＯ５
Ｉ−ランジスタのソース端子に第一の電源端子（ｖｄｄ
ｌ）からｖｄｄｌの電圧が印加されているのでＰＣＨＭ
ＯＳトランジスタが浮くことはなくドレイン端子の出力
であるＢは確定値をとる。また次段のロジック部である
インバータの入力も確定するためにこの部分でのショー
ト電流が流れることはない。またダイオード手段（２８
）を第一の電源端子（ｖｄｄｉ）から第三の電源端子（
ｖｄｄ３）の方向が順方向になるように接続することで
、第三の電源端子（ｖｄｄ３）が切られてしまったとき
に、第一の電源端子（ｖｄｄｌ）からダイオード手段（
８，２８）を通して第一の電源端子（ｖｄｄｌ）からｖ
ｄｄｌの電圧が第三の電源端子（ｖｄｄ３）に供給され
るために第三の電源端子（ｖｄｄ３）に接続されでいる
ロジック部であるインバータのＰＣＨＭＯＳトランジス
タのソース端子に第一の電源端子（ｖｄｄｌ）からｖｄ
ｄ １の電圧が印加されているのでＰＣＨＭＯＳトラン
ジスタが浮くことはなくドレイン端子の出力であるＣは
確定値をとる。また次段のロジック部であるインバ〜り
の入力も確定するためにこの部分でのショート電流が流
れることはない。
三の電源端子（ｖｄｄ３）が切られてしまったときに、
第一の電源端子（ｖｄｄｌ）からダイオード手段の９．
１Ｏ１１１を通して第一の電源端子（ｖｄｄｌ）からｖ
ｄｄ １の電圧が第二の電源端子（ｖｄｄ２）と第三の
電源端子（ｖｄｄ３）に供給されるために第二の電源端
子（ｖｄｄ２）と第三の電源端子（ｖｄｄ３）に接続さ
れているロジック部の状態は確定したままで不定にはな
らず一定の状態を保ったままである。第２図は上記のこ
とを分かりやすく説明するための図であるが、ここでダ
イオード手段を第一の電源端子（ｖｄｄｌ）から第二の
電源端子（ｖｄｄ２）の方向が順方向になるように接続
することで、第二の電源端子（〜ｄｄ２）が切られてし
まったときに、第一の電源端子（〜ｄｄｌ’）からダイ
オード手段（１３）を通して第一の電源端子（ｖｄｄｌ
）からｖｄｄ １の電圧が第二の電源端子（ｖｄｄ２）
に供給されるために第二の電源端子（ｖｄｄ２）に接続
されているロジック部であるインバータのＰＣＨＭＯ５
Ｉ−ランジスタのソース端子に第一の電源端子（ｖｄｄ
ｌ）からｖｄｄｌの電圧が印加されているのでＰＣＨＭ
ＯＳトランジスタが浮くことはなくドレイン端子の出力
であるＢは確定値をとる。また次段のロジック部である
インバータの入力も確定するためにこの部分でのショー
ト電流が流れることはない。またダイオード手段（２８
）を第一の電源端子（ｖｄｄｉ）から第三の電源端子（
ｖｄｄ３）の方向が順方向になるように接続することで
、第三の電源端子（ｖｄｄ３）が切られてしまったとき
に、第一の電源端子（ｖｄｄｌ）からダイオード手段（
８，２８）を通して第一の電源端子（ｖｄｄｌ）からｖ
ｄｄｌの電圧が第三の電源端子（ｖｄｄ３）に供給され
るために第三の電源端子（ｖｄｄ３）に接続されでいる
ロジック部であるインバータのＰＣＨＭＯＳトランジス
タのソース端子に第一の電源端子（ｖｄｄｌ）からｖｄ
ｄ １の電圧が印加されているのでＰＣＨＭＯＳトラン
ジスタが浮くことはなくドレイン端子の出力であるＣは
確定値をとる。また次段のロジック部であるインバ〜り
の入力も確定するためにこの部分でのショート電流が流
れることはない。
本実施例ではタイオード手段をチップの各コナ一部分に
入れているが、これは少なくとも各電源あたり一箇所入
っていれば動作は可能である。
入れているが、これは少なくとも各電源あたり一箇所入
っていれば動作は可能である。
また電源線のｖｄｄ １、ｖｄｄ２、ｖｄｄ３、ＶＳＳ
の順番も任意で構わない。また、ダイオード手段として
は、たんにダイオードだけに制限されず、トランジスタ
を使ったとしても電流はｖｄｄｌからｖｄｄ２．またｖ
ｄｄｌからｖｄｄ３へ流すことは可能であり同等の効果
を有することは明かである。
の順番も任意で構わない。また、ダイオード手段として
は、たんにダイオードだけに制限されず、トランジスタ
を使ったとしても電流はｖｄｄｌからｖｄｄ２．またｖ
ｄｄｌからｖｄｄ３へ流すことは可能であり同等の効果
を有することは明かである。
［発明の効果］
以上述べたように、本発明の上記の構成によれば第一の
電源端子（ｖｄｄｌ）と第二の電源端子（ｖｄｄ２）の
間に第一の電源端子（ｖｄｄｌ）から第二の電源端子（
ｖｄｄ２）の方向が順バイアスである第一のダイオード
を接続し、これにより第二の電源端子（ｖｄｄ２’）が
切られてしまっても第一の電源端子（ｖｄｄｌ）から第
一のダイオードを通して電源が第二の電源端子（ｖｄｄ
２）に供給され、スタンバイ時、スリーブ時において第
二の電源端子（ｖｄｄ２）の電源を切ったとしてもこの
半導体装置は動作可能である、また第一の電源端子（ｖ
ｄｄｌ）と第三の電源端子（ｖｄｄ３）の間に第一の電
源端子（ｖｄｄｌ）から第三の電源端子（ｖｄｄ３）の
方向が順バイアスである第二のダイオードを接続し、こ
れにより第三の電源端子（ｖｄｄ３）が切られてしまっ
ても第一の電源端子（ｖｄｄｌ）から第二のダイオード
を通して電源が第三の電源端子（ｖｄｄ３）に供給され
、スタンバイ時、スリーブ時において第三の電ｔＡ端子
（ｖｄｄ３）の電源を切ったとしてもこの半導体装置は
動作可能である。
電源端子（ｖｄｄｌ）と第二の電源端子（ｖｄｄ２）の
間に第一の電源端子（ｖｄｄｌ）から第二の電源端子（
ｖｄｄ２）の方向が順バイアスである第一のダイオード
を接続し、これにより第二の電源端子（ｖｄｄ２’）が
切られてしまっても第一の電源端子（ｖｄｄｌ）から第
一のダイオードを通して電源が第二の電源端子（ｖｄｄ
２）に供給され、スタンバイ時、スリーブ時において第
二の電源端子（ｖｄｄ２）の電源を切ったとしてもこの
半導体装置は動作可能である、また第一の電源端子（ｖ
ｄｄｌ）と第三の電源端子（ｖｄｄ３）の間に第一の電
源端子（ｖｄｄｌ）から第三の電源端子（ｖｄｄ３）の
方向が順バイアスである第二のダイオードを接続し、こ
れにより第三の電源端子（ｖｄｄ３）が切られてしまっ
ても第一の電源端子（ｖｄｄｌ）から第二のダイオード
を通して電源が第三の電源端子（ｖｄｄ３）に供給され
、スタンバイ時、スリーブ時において第三の電ｔＡ端子
（ｖｄｄ３）の電源を切ったとしてもこの半導体装置は
動作可能である。
実際にこの回路を半導体装置として構成するときに半導
体装置のコーナー部を使うことでチップの面積を有効に
使うことが出来るという特徴をもちその効果は絶大なも
のがある。
体装置のコーナー部を使うことでチップの面積を有効に
使うことが出来るという特徴をもちその効果は絶大なも
のがある。
第１図は本発明の一実施例を示す半導体装置のレイアウ
ト図。 第２図（ａ）（ｂ）は本発明の一実施例の回路図。 第３図（ａ）（ｂ）は従来の回路図の一例を示す図。 第４図は第１図の動作を示したタイミングチャート図。 第５図は第３図の動作を示したタイミングチャート図。 １ ・ ・第二の電源端子（ｖｄｄ２）のＰＡＤ２ ・ ・ ３ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ８ ・ ・ ９ ・ ・ ／Ｏ ・ ］ １ ・ ・ ｊ ２ ・ ・ ｌ ３ ・ ・ １４ ・ ・ １５ ・ ｌ ６ ・ ・ ｌ ７ ・ ・ １８ ・ ・ ｌ ９ ・ ２０ ・ ・ ２１ ・ ・第一の電源端子（ｖｄｄｌ）のＰＡＤ・接地端子（Ｖ
Ｓ Ｓ ）のＰＡＤ 半導体装置のコーナー部 半導体装置のコーナー部 半導体装置のコーナー部 ・半導体装置のコーナー部 ・ダイオード手段 ・ダイオード手段 ・ダイオード手段 ・ダイオード手段 ロジックアレイ部 ・ダイオード手段 ・Ｐ型ＭＯ５トランジスタ ・Ｎ型ＭＯＳ ｌ−ランジスタ ・Ｐ型ＭＯ３ｌ−ランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ８トランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ５Ｉ−ランジスタ ・Ｎ型ＭＯＳ ｌ−ランジスタ 半導体装置のＩ／Ｏセル ・第三の電源端子（ｖｄｄ３）のＰＡＤ・・Ｐ型ＭＯ５
）−ランジスク ・・Ｎ型ＭＯＳ トランジスタ ・・Ｐ型ＭＯ５ｌ−ランジスタ ・・Ｎ型ＭＯＳ トランジスタ ・ダイオード手段 ・・Ｐ型ＭＯ３トランジスタ ・・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ５）ランジスク ・Ｎ型ＭＯＳ トランジスタ ２２ ・ ２４ ・ ２５ ・ ２７ ・ ３０ ・ ３ ｌ ・ ３２ ・ ・ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（化１名）第７１躬 ｖｄｄ３ ｖ（（ｄ 釦１ 備Ｉ ×× 覚４Ｇ ！ｄｄｌ υｄｄｔ ｉ３劇 ｄｄ ｉ Ｘ ＸＩ、Ｑ−一−バーき〆× 兜引望
ト図。 第２図（ａ）（ｂ）は本発明の一実施例の回路図。 第３図（ａ）（ｂ）は従来の回路図の一例を示す図。 第４図は第１図の動作を示したタイミングチャート図。 第５図は第３図の動作を示したタイミングチャート図。 １ ・ ・第二の電源端子（ｖｄｄ２）のＰＡＤ２ ・ ・ ３ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ８ ・ ・ ９ ・ ・ ／Ｏ ・ ］ １ ・ ・ ｊ ２ ・ ・ ｌ ３ ・ ・ １４ ・ ・ １５ ・ ｌ ６ ・ ・ ｌ ７ ・ ・ １８ ・ ・ ｌ ９ ・ ２０ ・ ・ ２１ ・ ・第一の電源端子（ｖｄｄｌ）のＰＡＤ・接地端子（Ｖ
Ｓ Ｓ ）のＰＡＤ 半導体装置のコーナー部 半導体装置のコーナー部 半導体装置のコーナー部 ・半導体装置のコーナー部 ・ダイオード手段 ・ダイオード手段 ・ダイオード手段 ・ダイオード手段 ロジックアレイ部 ・ダイオード手段 ・Ｐ型ＭＯ５トランジスタ ・Ｎ型ＭＯＳ ｌ−ランジスタ ・Ｐ型ＭＯ３ｌ−ランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ８トランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ５Ｉ−ランジスタ ・Ｎ型ＭＯＳ ｌ−ランジスタ 半導体装置のＩ／Ｏセル ・第三の電源端子（ｖｄｄ３）のＰＡＤ・・Ｐ型ＭＯ５
）−ランジスク ・・Ｎ型ＭＯＳ トランジスタ ・・Ｐ型ＭＯ５ｌ−ランジスタ ・・Ｎ型ＭＯＳ トランジスタ ・ダイオード手段 ・・Ｐ型ＭＯ３トランジスタ ・・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ５）ランジスク ・Ｎ型ＭＯＳ トランジスタ ２２ ・ ２４ ・ ２５ ・ ２７ ・ ３０ ・ ３ ｌ ・ ３２ ・ ・ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（化１名）第７１躬 ｖｄｄ３ ｖ（（ｄ 釦１ 備Ｉ ×× 覚４Ｇ ！ｄｄｌ υｄｄｔ ｉ３劇 ｄｄ ｉ Ｘ ＸＩ、Ｑ−一−バーき〆× 兜引望
Claims (1)
- 【特許請求の範囲】 ３つの電源系を内蔵し、かつ配線層のみで論理の切り替
えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第一の電源端子手段よりも高い電圧が印加されて
いる第二の電源端子手段、 （ｃ）第二の電源端子手段よりも高い電圧が印加されて
いる第三の電源端子手段、 （ｄ）第一の電源端子手段から第二の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第一
のダイオード手段、 （ｅ）第一の電源端子手段から第三の電源端子手段の方
向が順方向バイアスであり、第三の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第二
のダイオード手段、 （ｆ）前記半導体装置に於てコーナー部のＩ／Ｏセル部
に少なくとも一つある第一のダイオード手段、 （ｇ）前記半導体装置に於てコーナー部のＩ／Ｏセル部
に少なくとも一つある第二のダイオード手段とからなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16100890A JPH0451566A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16100890A JPH0451566A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451566A true JPH0451566A (ja) | 1992-02-20 |
Family
ID=15726827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16100890A Pending JPH0451566A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451566A (ja) |
-
1990
- 1990-06-19 JP JP16100890A patent/JPH0451566A/ja active Pending
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