JPH0451567A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0451567A JPH0451567A JP16100990A JP16100990A JPH0451567A JP H0451567 A JPH0451567 A JP H0451567A JP 16100990 A JP16100990 A JP 16100990A JP 16100990 A JP16100990 A JP 16100990A JP H0451567 A JPH0451567 A JP H0451567A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は３つの電源系を内蔵し、かつ配線層のみで論理
の切り替えを行うマスタスライス型半導体装置に関する
。
の切り替えを行うマスタスライス型半導体装置に関する
。
従来の３つの電源系を内蔵し、かつ配線層のみで論理の
切り替えを行うマスタスライス型半導体装置の入出力（
Ｉｌｏ）セルにおいては、第３図のように第二の電源端
子（ｖｄｄ２）が第一段目の入力回路に接続され、第一
の電源端子（ｖｄｄｌ）が第二段目の入力回路に接続さ
れている。このとき第二の電源端子（ｖｄｄ２）の電圧
は第一の電源端子（ｖｄｄｌ）の電圧よりも高いものと
する１通常の動作ではこの二つの電源端子とも電源が供
給されており、スタンバイ状態やスリーブ状態でも二つ
の端子に電源を供給していた。また第三のｉｉ電源端子
ｖｄｄ３）についても第３図のように第三の電源端子（
ｖｄｄ３）が、第一段目の入力回路に接続され、第一の
電源端子（ｖｄｄｌ）が第二段目の入力回路に接続され
ている。このとき第三の電源端子（ｖｄｄ３）の電圧は
第一の電源端子（ｖｄｄｌ）の電圧よりも高いものとす
る０通常の動作ではこの二つの電源端子とも電源が供給
されており、スタンバイ状態やスリーブ状態でも二つの
端子に電源を供給していた。
切り替えを行うマスタスライス型半導体装置の入出力（
Ｉｌｏ）セルにおいては、第３図のように第二の電源端
子（ｖｄｄ２）が第一段目の入力回路に接続され、第一
の電源端子（ｖｄｄｌ）が第二段目の入力回路に接続さ
れている。このとき第二の電源端子（ｖｄｄ２）の電圧
は第一の電源端子（ｖｄｄｌ）の電圧よりも高いものと
する１通常の動作ではこの二つの電源端子とも電源が供
給されており、スタンバイ状態やスリーブ状態でも二つ
の端子に電源を供給していた。また第三のｉｉ電源端子
ｖｄｄ３）についても第３図のように第三の電源端子（
ｖｄｄ３）が、第一段目の入力回路に接続され、第一の
電源端子（ｖｄｄｌ）が第二段目の入力回路に接続され
ている。このとき第三の電源端子（ｖｄｄ３）の電圧は
第一の電源端子（ｖｄｄｌ）の電圧よりも高いものとす
る０通常の動作ではこの二つの電源端子とも電源が供給
されており、スタンバイ状態やスリーブ状態でも二つの
端子に電源を供給していた。
［発明が解決しようとする課題］
しかし従来の回路構成の問題点としては、パワーを節約
するために第二の電源端子（ｖ ｄ ｄ ２ ）の電源
を切った場合に、第３図において第一段目の入力回路の
電源が供給されなくなるのでＤの信号が不定となって第
二段目の入力回路も不定となり、かつこの回路にはショ
ート電流が流れるため、この半導体装置は動作しなくな
る。
するために第二の電源端子（ｖ ｄ ｄ ２ ）の電源
を切った場合に、第３図において第一段目の入力回路の
電源が供給されなくなるのでＤの信号が不定となって第
二段目の入力回路も不定となり、かつこの回路にはショ
ート電流が流れるため、この半導体装置は動作しなくな
る。
また第三の電源端子（ｖｄｄ３）の電源を切った場合に
、第３図において第一段目の入力回路の電源が供給され
なくなるのでＥの信号が不定となって第二段目の入力回
路も不定となり、かつこの回路にはショート電流が流れ
るため、前記の場合と同様にこの半導体装置は動作しな
くなる。これらの不都合を避けるために別のバックアッ
プ電源から新たに電源を供給しなければならず、性能、
価格の面での問題が大であった。
、第３図において第一段目の入力回路の電源が供給され
なくなるのでＥの信号が不定となって第二段目の入力回
路も不定となり、かつこの回路にはショート電流が流れ
るため、前記の場合と同様にこの半導体装置は動作しな
くなる。これらの不都合を避けるために別のバックアッ
プ電源から新たに電源を供給しなければならず、性能、
価格の面での問題が大であった。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、バックアップ時あるいはスリー
ブ時などパワーを下げたいときに第二の電源端子（ｖ
ｄ ｄ ２ ）の電源を切っても、また第三の電源端子
（ｖｄｄ３）の電源を切っても動作が出来、かつパワー
の低い半導体演算装置を提供することにある。
の目的とするところは、バックアップ時あるいはスリー
ブ時などパワーを下げたいときに第二の電源端子（ｖ
ｄ ｄ ２ ）の電源を切っても、また第三の電源端子
（ｖｄｄ３）の電源を切っても動作が出来、かつパワー
の低い半導体演算装置を提供することにある。
［課題を解決するための手段］
３つの電源系を内蔵し、かつ配線層のみで論理の切り甘
えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第一の電源端子手段よりも高い電圧が印加されて
いる第二の電源端子手段、 （ｃ）第二の電源端子手段よりも高い電圧が印加されて
いる第三の電源端子手段、 （ｄ）第一の電源端子手段から第二の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第一
のダイオード手段、（ｅ）第一の電源端子手段から第三
の電源端子手段の方向が順方向バイアスであり、第三の
電源端子手段から第一の電源端子手段の方向が逆バイア
スに接続された第二のダイオード手段、（ｆ）前記半導
体装置に於て周辺部のＩ／Ｏセル部に少なくとも一つあ
る第一のダイオード手段、（ｇ）前記半導体装置に於て
周辺部のＩ／Ｏセル部に少なくとも一つある第二のダイ
オード手段とからなる構成を特徴とする。
えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第一の電源端子手段よりも高い電圧が印加されて
いる第二の電源端子手段、 （ｃ）第二の電源端子手段よりも高い電圧が印加されて
いる第三の電源端子手段、 （ｄ）第一の電源端子手段から第二の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第一
のダイオード手段、（ｅ）第一の電源端子手段から第三
の電源端子手段の方向が順方向バイアスであり、第三の
電源端子手段から第一の電源端子手段の方向が逆バイア
スに接続された第二のダイオード手段、（ｆ）前記半導
体装置に於て周辺部のＩ／Ｏセル部に少なくとも一つあ
る第一のダイオード手段、（ｇ）前記半導体装置に於て
周辺部のＩ／Ｏセル部に少なくとも一つある第二のダイ
オード手段とからなる構成を特徴とする。
〔作 用］
本発明の上記の構成による特徴を以下に第１図と第２図
及び第４図に従って説明する。
及び第４図に従って説明する。
第１区において、第一の電源端子（ｖｄｄｌ）と第二の
電源端子（ｖｄｄ２）の間に第一の電源端子（ｖｄｄｌ
）から第二の電源端子（ｖｄｄ２）の方向が順バイアス
である第一のタイオー゛ドを接続する。これにより第４
図において第二の電源端子（ｖｄｄ２）が切られてしま
っても第一の電源端子（ｖｄｄｌ）から第一のダイオー
ドを通して電源が第二の電源端子（ｖｄｄ２）に供給さ
れＢの信号が不定になることはなくなる。このことによ
り、スタンバイ時、スリーブ時において第二の電源端子
（ｖｄｄ２）の電源を切ったとしてもこの半導体装置は
動作可能である。また実際にこの回路を半導体装置とし
て構成するときにダイオードを各Ｉ／Ｏごとに入れるこ
とが可能になり、第二の電源端子（ｖｄｄ２）に接続さ
れたＩ／Ｏセルの出力がＯＮになったとしても周辺部の
Ｉ／Ｏセルにある各々のダイオードから電流が供給され
るので、第二の電＃！端子（ｖｄｄ２）が切られても入
力側の不定と出力側の不足もなくなる。
電源端子（ｖｄｄ２）の間に第一の電源端子（ｖｄｄｌ
）から第二の電源端子（ｖｄｄ２）の方向が順バイアス
である第一のタイオー゛ドを接続する。これにより第４
図において第二の電源端子（ｖｄｄ２）が切られてしま
っても第一の電源端子（ｖｄｄｌ）から第一のダイオー
ドを通して電源が第二の電源端子（ｖｄｄ２）に供給さ
れＢの信号が不定になることはなくなる。このことによ
り、スタンバイ時、スリーブ時において第二の電源端子
（ｖｄｄ２）の電源を切ったとしてもこの半導体装置は
動作可能である。また実際にこの回路を半導体装置とし
て構成するときにダイオードを各Ｉ／Ｏごとに入れるこ
とが可能になり、第二の電源端子（ｖｄｄ２）に接続さ
れたＩ／Ｏセルの出力がＯＮになったとしても周辺部の
Ｉ／Ｏセルにある各々のダイオードから電流が供給され
るので、第二の電＃！端子（ｖｄｄ２）が切られても入
力側の不定と出力側の不足もなくなる。
また第三の電源端子（ｖｄｄ３）と第一の電源端子（ｖ
ｄｄｌ）の関係では、第１図において第一の電源端子（
ｖｄｄｌ）と第三の電源端子（ｖｄｄ３）の間に第一の
電源端子（ｖｄｄｌ）から第三の電源端子（ｖｄｄ３）
の方向が順バイアスである第二のダイオードを接続する
。これにより第４図において第三の電源端子（ｖｄｄ３
）が切られてしまっても第一の電源端子（ｖｄｄｌ）か
ら第二のダイオードを通して電源が第三の電源端子（ｖ
ｄｄ３）に供給されＣの信号が不定になることはな（な
る、このことにより、スタンバイ時、スリーブ時におい
て第二の電源端子（ｖｄｄ２）の電源を切ったとしても
この半導体装置は動作可能である。また実際にこの回路
を半導体装置・とじて構成するときにダイオードを各Ｉ
／Ｏごとに入れることが可能になり、第三の電源端子（
ｖｄｄ３）に接続されたＩ／Ｏセルの出力がＯＮになっ
たとしても周辺部のＩ／Ｏセルにある各々のダイオード
から電流が供給されるので、第三の電源端子（ｖｄｄ３
）が切られても入力側の不定と出力側の不足もなくなる
という特徴を有する。
ｄｄｌ）の関係では、第１図において第一の電源端子（
ｖｄｄｌ）と第三の電源端子（ｖｄｄ３）の間に第一の
電源端子（ｖｄｄｌ）から第三の電源端子（ｖｄｄ３）
の方向が順バイアスである第二のダイオードを接続する
。これにより第４図において第三の電源端子（ｖｄｄ３
）が切られてしまっても第一の電源端子（ｖｄｄｌ）か
ら第二のダイオードを通して電源が第三の電源端子（ｖ
ｄｄ３）に供給されＣの信号が不定になることはな（な
る、このことにより、スタンバイ時、スリーブ時におい
て第二の電源端子（ｖｄｄ２）の電源を切ったとしても
この半導体装置は動作可能である。また実際にこの回路
を半導体装置・とじて構成するときにダイオードを各Ｉ
／Ｏごとに入れることが可能になり、第三の電源端子（
ｖｄｄ３）に接続されたＩ／Ｏセルの出力がＯＮになっ
たとしても周辺部のＩ／Ｏセルにある各々のダイオード
から電流が供給されるので、第三の電源端子（ｖｄｄ３
）が切られても入力側の不定と出力側の不足もなくなる
という特徴を有する。
［実 施 例］
第１図は本発明の実施例の半導体装置のレイアウト図で
ある。また第２図は第１間のダイオード部を回路と組み
合わせたものである。また第４図は第二の電源端子（ｖ
ｄｄ２）が途中で切られて不定状態になったときの本発
明による動作を分がりやすく説明するためのタイミング
チャート図である。第１図、第２図および第４図に従っ
て説明を進めることにする。
ある。また第２図は第１間のダイオード部を回路と組み
合わせたものである。また第４図は第二の電源端子（ｖ
ｄｄ２）が途中で切られて不定状態になったときの本発
明による動作を分がりやすく説明するためのタイミング
チャート図である。第１図、第２図および第４図に従っ
て説明を進めることにする。
第１図において、第二の電源端子（ｖｄｄ２）はチップ
の最外周を回っており、第一の電源端子（ｖｄｄｌ）は
その内側を回っている。そして接地端子（ＶＳＳ）は更
にその内側を回っている。
の最外周を回っており、第一の電源端子（ｖｄｄｌ）は
その内側を回っている。そして接地端子（ＶＳＳ）は更
にその内側を回っている。
第三の電源端子（ｖｄｄ３）も最外周を回っているが第
二の電源端子（ｖｄｄ２）とは切り放されている。第一
の電源端子（ｖｄｄｌ）はＰＡＤ（２）より供給され、
チップ内部のロジックに接続されており、第二の電源端
子（ｖｄｄ２）もＰＡＤ （１）より供給されている。
二の電源端子（ｖｄｄ２）とは切り放されている。第一
の電源端子（ｖｄｄｌ）はＰＡＤ（２）より供給され、
チップ内部のロジックに接続されており、第二の電源端
子（ｖｄｄ２）もＰＡＤ （１）より供給されている。
第三の電源端子（ｖｄｄ３）もＰＡＤ （２３）から供
給されている。接地端子（ｖｓｓ）はＰＡＤ （３）に
つながり、Ｉ／Ｏセルとチップの内部のロジックに接続
されている。チップの周辺部にはＩ／Ｏセル（２２）が
並んでいる０本発明ではこの周辺部のＩ／Ｏセル部にダ
イオード手段を配置することで第二の電源端子（ｖｄｄ
２）と第三の電源端子（ｖｄｄ３）にも第一の電源端子
（ｖｄｄｌ）から各工／Ｏセルにあるダイオードより電
流を供給することが可能になる。また第１図の中に示さ
れているように各Ｉ／Ｏのダイオード手段（９，／Ｏ，
１１）を第一の電源端子（ｖｄｄｌ）から第二の電源端
子（ｖ ｄ ｄ ２ ）の方向が順方向になるように接
続することで、もしも第二の電源端子（ｖｄｄ−２）が
切られて不定状態になったとしても、第一の電源端子（
ｖｄｄｌ）から各ダイオード手段の９．／Ｏ．１１を通
して第一の電源端子（ｖｄｄｌ）からｖｄｄｌの電圧が
第二のＷＭ端子（ｖｄｄ２）に供給されるために第二の
Ｗ源端子（ｖｄｄ２）に接続されているロジック部が浮
いてしまうことによるロジック部の不足やショート電流
が次段のロジックに流れることはなくなる。また第１図
の中に示されているようにダイオード手段（８）を第一
の電源端子（ｖｄｄｌ）から第三のｇ源端子（ｖｄｄ３
）の方向が順方向になるように接続することで、もしも
第三の電源端子（ｖｄｄ３）が切られて不定状態になっ
たとしても、第一の電源端子（ｖｄｄｌ）から各ダイオ
ード手段の８を通して第一の電源端子（ｖｄｄｌ）から
Ｖｄｄｌの電圧が第三の電源端子（ｖｄｄ３）に供給さ
れるために第三の電源端子（ｖｄｄ３）に接続されてい
るロジック部が浮いてしまうことによるロジック部の不
足やショート電流が次段のロジックに流れることはなく
なる。（なお第二の電源端子（ｖｄｄ２）と第三の電源
端子（ｖｄｄ３）は互いにつながってはいないものとす
る。）第４図はその状態をタイミング図で示したもので
ある０図中のｘｘのところで第二の電源端子（Ｖｄｄ２
）と第三の電源端子（Ｖｄｄ３）が切られてしまったと
きに、第一の電源端子（ｖｄｄｌ）から各Ｉ／Ｏセルの
ダイオード手段の９．／Ｏ．１１を通して第一の電源端
子（ｖｄｄｌ）からｖｄｄｌの電圧が第二の電源端子（
Ｖｄｄ２）と第三の電源端子（Ｖｄｄ３）に供給される
ために第二の電源端子（Ｖｄｄ２）と第三の電源端子（
Ｖｄｄ３）に接続されているロジック部の状態は確定し
たままで不定にはならず一定の状態を保ったままである
。第２図は上記のことを分かりやすく説明するための図
であるが、ここでダイオード手段を第一の電源端子（ｖ
ｄｄｌ）から第二の電源端子（Ｖｄｄ２）の方向が順方
向になるように接続することで、第二の電源端子（Ｖｄ
ｄ２）が切られてしまったときに、第一の電源端子（Ｖ
ｄｄ １）からタイオード手段（８，２８）を通し゛て
第一の電源端子（ｖｄｄｌ）からｖｄｄｌの電圧が第二
の電源端子（Ｖｄｄ２）に供給されるために第二の電源
端子（Ｖｄｄ２）に接続されているロジック部であるイ
ンバータのＰＣＨＭＯＳトランジスタのソース端子に第
一の電源端子（Ｖｄｄｌ）からｖｄｄ １の電圧が印加
されているのでＰＣＨＭＯ５Ｉ−ランジスタが浮くこと
はな（ドレイン端子の出力であるＢは確定値をとる。ま
た次段のロジック部であるインバータの入力も確定する
ためにこの部分でのショート電流が流れることはない、
またダイオード手段（８，２８）を第一の電源端子（ｖ
ｄｄｌ）がら第三の電源端子（Ｖｄｄ３）の方向が順方
向になるように接続することで、第三の電源端子（Ｖｄ
ｄ３）が切られてしまったときに、第一の電源端子（ｖ
ｄｄｌ）からダイオード手段（８，２８）を通して第一
の電源端子（ｖｄｄｌ）がらｖｄｄ １の電圧が第三の
電源端子（Ｖｄｄ３）に供給されるために第三の電源端
子（Ｖｄｄ３）に接続されているロジック部であるイン
バータのＰＣＨＭＯＳトランジスタのソース端子に第一
の電源端子（ｖｄｄｌ）からｖｄｄ １の電圧が印加さ
れているのでＰＣＨＭＯＳトランジスタが浮（ことはな
くドレイン端子の出力であるＣは確定値をとる。また次
段のロジック部であるインバータの入力も確定するため
にこの部分でのショート電流が流れることはない、また
ダイオードの数をかなり多く取ることが可能なので、第
一の電源端子（ｖｄｄｌ）から第二の電源端子（Ｖｄｄ
２）や第三の電源端子（Ｖｄｄ３）に多くの電流を流す
ことが可能である。
給されている。接地端子（ｖｓｓ）はＰＡＤ （３）に
つながり、Ｉ／Ｏセルとチップの内部のロジックに接続
されている。チップの周辺部にはＩ／Ｏセル（２２）が
並んでいる０本発明ではこの周辺部のＩ／Ｏセル部にダ
イオード手段を配置することで第二の電源端子（ｖｄｄ
２）と第三の電源端子（ｖｄｄ３）にも第一の電源端子
（ｖｄｄｌ）から各工／Ｏセルにあるダイオードより電
流を供給することが可能になる。また第１図の中に示さ
れているように各Ｉ／Ｏのダイオード手段（９，／Ｏ，
１１）を第一の電源端子（ｖｄｄｌ）から第二の電源端
子（ｖ ｄ ｄ ２ ）の方向が順方向になるように接
続することで、もしも第二の電源端子（ｖｄｄ−２）が
切られて不定状態になったとしても、第一の電源端子（
ｖｄｄｌ）から各ダイオード手段の９．／Ｏ．１１を通
して第一の電源端子（ｖｄｄｌ）からｖｄｄｌの電圧が
第二のＷＭ端子（ｖｄｄ２）に供給されるために第二の
Ｗ源端子（ｖｄｄ２）に接続されているロジック部が浮
いてしまうことによるロジック部の不足やショート電流
が次段のロジックに流れることはなくなる。また第１図
の中に示されているようにダイオード手段（８）を第一
の電源端子（ｖｄｄｌ）から第三のｇ源端子（ｖｄｄ３
）の方向が順方向になるように接続することで、もしも
第三の電源端子（ｖｄｄ３）が切られて不定状態になっ
たとしても、第一の電源端子（ｖｄｄｌ）から各ダイオ
ード手段の８を通して第一の電源端子（ｖｄｄｌ）から
Ｖｄｄｌの電圧が第三の電源端子（ｖｄｄ３）に供給さ
れるために第三の電源端子（ｖｄｄ３）に接続されてい
るロジック部が浮いてしまうことによるロジック部の不
足やショート電流が次段のロジックに流れることはなく
なる。（なお第二の電源端子（ｖｄｄ２）と第三の電源
端子（ｖｄｄ３）は互いにつながってはいないものとす
る。）第４図はその状態をタイミング図で示したもので
ある０図中のｘｘのところで第二の電源端子（Ｖｄｄ２
）と第三の電源端子（Ｖｄｄ３）が切られてしまったと
きに、第一の電源端子（ｖｄｄｌ）から各Ｉ／Ｏセルの
ダイオード手段の９．／Ｏ．１１を通して第一の電源端
子（ｖｄｄｌ）からｖｄｄｌの電圧が第二の電源端子（
Ｖｄｄ２）と第三の電源端子（Ｖｄｄ３）に供給される
ために第二の電源端子（Ｖｄｄ２）と第三の電源端子（
Ｖｄｄ３）に接続されているロジック部の状態は確定し
たままで不定にはならず一定の状態を保ったままである
。第２図は上記のことを分かりやすく説明するための図
であるが、ここでダイオード手段を第一の電源端子（ｖ
ｄｄｌ）から第二の電源端子（Ｖｄｄ２）の方向が順方
向になるように接続することで、第二の電源端子（Ｖｄ
ｄ２）が切られてしまったときに、第一の電源端子（Ｖ
ｄｄ １）からタイオード手段（８，２８）を通し゛て
第一の電源端子（ｖｄｄｌ）からｖｄｄｌの電圧が第二
の電源端子（Ｖｄｄ２）に供給されるために第二の電源
端子（Ｖｄｄ２）に接続されているロジック部であるイ
ンバータのＰＣＨＭＯＳトランジスタのソース端子に第
一の電源端子（Ｖｄｄｌ）からｖｄｄ １の電圧が印加
されているのでＰＣＨＭＯ５Ｉ−ランジスタが浮くこと
はな（ドレイン端子の出力であるＢは確定値をとる。ま
た次段のロジック部であるインバータの入力も確定する
ためにこの部分でのショート電流が流れることはない、
またダイオード手段（８，２８）を第一の電源端子（ｖ
ｄｄｌ）がら第三の電源端子（Ｖｄｄ３）の方向が順方
向になるように接続することで、第三の電源端子（Ｖｄ
ｄ３）が切られてしまったときに、第一の電源端子（ｖ
ｄｄｌ）からダイオード手段（８，２８）を通して第一
の電源端子（ｖｄｄｌ）がらｖｄｄ １の電圧が第三の
電源端子（Ｖｄｄ３）に供給されるために第三の電源端
子（Ｖｄｄ３）に接続されているロジック部であるイン
バータのＰＣＨＭＯＳトランジスタのソース端子に第一
の電源端子（ｖｄｄｌ）からｖｄｄ １の電圧が印加さ
れているのでＰＣＨＭＯＳトランジスタが浮（ことはな
くドレイン端子の出力であるＣは確定値をとる。また次
段のロジック部であるインバータの入力も確定するため
にこの部分でのショート電流が流れることはない、また
ダイオードの数をかなり多く取ることが可能なので、第
一の電源端子（ｖｄｄｌ）から第二の電源端子（Ｖｄｄ
２）や第三の電源端子（Ｖｄｄ３）に多くの電流を流す
ことが可能である。
本実施例では電源線のｖｄｄ １、Ｖｄｄ２、Ｖｄｄ３
、ＶＳＳの順番は任意で構わない、また、ダイオード手
段としては、たんにダイオードだけに制限されず、トラ
ンジスタを使ったとしても電流はｖｄｄｌからＶｄｄ２
．またｖｄｄｌからＶｄｄ３へ流すことは可能であり同
等の効果を有することは明かである。
、ＶＳＳの順番は任意で構わない、また、ダイオード手
段としては、たんにダイオードだけに制限されず、トラ
ンジスタを使ったとしても電流はｖｄｄｌからＶｄｄ２
．またｖｄｄｌからＶｄｄ３へ流すことは可能であり同
等の効果を有することは明かである。
〔発明の効果Ｊ
以上述べたように、本発明の上記の構成によれば第一の
電源端子（ｖｄｄｌ）と第二の電源端子−（Ｖｄｄ２）
の間に第一の電源端子（ｖｄｄｌ）から第二の電源端子
（Ｖｄｄ２）の方向が順バイアスである第一のダイオー
ドを接続し、これにより第二の電源端子（Ｖｄｄ２）が
切られてしまっても第一の電源端子（ｖｄｄｌ）から第
一のダイオードを通して電源が第二の電源端子（Ｖｄｄ
２）に供給され、スタンバイ時、スリーブ時において第
二の電源端子（Ｖｄｄ２）の電源を切ったとしてもこの
半導体装置は動作可能である、また第一の電源端子（ｖ
ｄｄｌ）と第三の電源端子（Ｖｄｄ３）の間に第一の電
源端子（ｖｄｄｌ）から第三の電源端子（Ｖｄｄ３）の
方向が順バイアスである第二のタイオードを接続し、こ
れにより第三の電源端子（Ｖｄｄ３）が切られてしまっ
ても第一の電源端子（ｖｄｄｌ）から第二のダイオード
を通して電源が第三の電源端子（Ｖｄｄ３）に供給され
、スタンバイ時、スリーブ時において第三の電源端子（
Ｖｄｄ３）の電源を切ったとしてもこの半導体装置は動
作可能である。
電源端子（ｖｄｄｌ）と第二の電源端子−（Ｖｄｄ２）
の間に第一の電源端子（ｖｄｄｌ）から第二の電源端子
（Ｖｄｄ２）の方向が順バイアスである第一のダイオー
ドを接続し、これにより第二の電源端子（Ｖｄｄ２）が
切られてしまっても第一の電源端子（ｖｄｄｌ）から第
一のダイオードを通して電源が第二の電源端子（Ｖｄｄ
２）に供給され、スタンバイ時、スリーブ時において第
二の電源端子（Ｖｄｄ２）の電源を切ったとしてもこの
半導体装置は動作可能である、また第一の電源端子（ｖ
ｄｄｌ）と第三の電源端子（Ｖｄｄ３）の間に第一の電
源端子（ｖｄｄｌ）から第三の電源端子（Ｖｄｄ３）の
方向が順バイアスである第二のタイオードを接続し、こ
れにより第三の電源端子（Ｖｄｄ３）が切られてしまっ
ても第一の電源端子（ｖｄｄｌ）から第二のダイオード
を通して電源が第三の電源端子（Ｖｄｄ３）に供給され
、スタンバイ時、スリーブ時において第三の電源端子（
Ｖｄｄ３）の電源を切ったとしてもこの半導体装置は動
作可能である。
実際にこの回路を半導体装置として構成するときに半導
体装置の周辺部のＩ／Ｏセル部を使うことでダイオード
に流れる電波を増加することが出来るという特徴をもち
その効果は絶大なものがある。
体装置の周辺部のＩ／Ｏセル部を使うことでダイオード
に流れる電波を増加することが出来るという特徴をもち
その効果は絶大なものがある。
第１図は本発明の一実施例を示す半導体装置のレイアウ
ト図。 第２図（ａ）（ｂ）は本発明の一実施例の回路図。 第３図（ａ）（ｂ）は従来の回路図の一例を示す図。 第４図は第１図の動作を示したタイミングチャート図。 第５図は第３図の動作を示したタイミングチャート図。 ・第二の電源端子（ｖｄｄ２）のＰＡＤ・第一の電源端
子（ｖｄｄｌ）のＰＡＤ・接地端子（ｖｓｓ）のＰＡＤ ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ７ ・ ９ ・ ／Ｏ ・ １１ ・ １２ ・ １３ ・ １４ ・ ｌ ５ ・ １６ ・ ｌ ７ ・ ｌ ８ ・ １９ ・ ２０ ・ ２１ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ・半導体装置のコーナ一部 ・ダイオード手段 ・ダイオード手段 ・ダイオード手段 ・ダイオード手段 ・ロジックアレイ部 ・ダイオード手段 ・Ｐ型ＭＯ５トランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ５Ｉ−ランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ３トランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ３トランジスタ ・Ｎ型ＭＯＳ トランジスタ ・半導体装置のＩ／Ｏセル ・第三の電源端子（ｖｄｄ３） ・Ｐ型ＭＯ８トランジスタ ・Ｎ型ＭＯＳ ｌ−ランジスタ ・Ｐ型ＭＯ５トランジスタ のＰＡＤ ・Ｎ型ＭＯＳ トランジスタ ・ダイオード手段 ・Ｐ型ＭＯ８トランジスタ ・Ｎ型ＭＯＳ ）ランジスク ・Ｐ型ＭＯ５）−ランジスタ ・Ｎ型ＭＯＳ ｌ−ランジスタ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）７Ｊｔ旧 ｖｄｄｌ ｖｄｄ １ ｔ２品 ｃｌｄ ４ ×× ｎ４ぷ ｖｄｄ３ ｖｄｄ １ む目 ｃｔｄ ｌ Ｘ ＸＩ、２段 一一一−Ｍ−Ｘ×× ８夕咽
ト図。 第２図（ａ）（ｂ）は本発明の一実施例の回路図。 第３図（ａ）（ｂ）は従来の回路図の一例を示す図。 第４図は第１図の動作を示したタイミングチャート図。 第５図は第３図の動作を示したタイミングチャート図。 ・第二の電源端子（ｖｄｄ２）のＰＡＤ・第一の電源端
子（ｖｄｄｌ）のＰＡＤ・接地端子（ｖｓｓ）のＰＡＤ ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ・半導体装置のコーナ一部 ７ ・ ９ ・ ／Ｏ ・ １１ ・ １２ ・ １３ ・ １４ ・ ｌ ５ ・ １６ ・ ｌ ７ ・ ｌ ８ ・ １９ ・ ２０ ・ ２１ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ・半導体装置のコーナ一部 ・ダイオード手段 ・ダイオード手段 ・ダイオード手段 ・ダイオード手段 ・ロジックアレイ部 ・ダイオード手段 ・Ｐ型ＭＯ５トランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ５Ｉ−ランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ３トランジスタ ・Ｎ型ＭＯＳ トランジスタ ・Ｐ型ＭＯ３トランジスタ ・Ｎ型ＭＯＳ トランジスタ ・半導体装置のＩ／Ｏセル ・第三の電源端子（ｖｄｄ３） ・Ｐ型ＭＯ８トランジスタ ・Ｎ型ＭＯＳ ｌ−ランジスタ ・Ｐ型ＭＯ５トランジスタ のＰＡＤ ・Ｎ型ＭＯＳ トランジスタ ・ダイオード手段 ・Ｐ型ＭＯ８トランジスタ ・Ｎ型ＭＯＳ ）ランジスク ・Ｐ型ＭＯ５）−ランジスタ ・Ｎ型ＭＯＳ ｌ−ランジスタ 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）７Ｊｔ旧 ｖｄｄｌ ｖｄｄ １ ｔ２品 ｃｌｄ ４ ×× ｎ４ぷ ｖｄｄ３ ｖｄｄ １ む目 ｃｔｄ ｌ Ｘ ＸＩ、２段 一一一−Ｍ−Ｘ×× ８夕咽
Claims (1)
- 【特許請求の範囲】 ３つの電源系を内蔵し、かつ配線層のみで論理の切り替
えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第一の電源端子手段よりも高い電圧が印加されて
いる第二の電源端子手段、 （ｃ）第二の電源端子手段よりも高い電圧が印加されて
いる第三の電源端子手段、 （ｄ）第一の電源端子手段から第二の電源端子手段の方
向が順方向バイアスであり、第二の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第一
のダイオード手段、 （ｅ）第一の電源端子手段から第三の電源端子手段の方
向が順方向バイアスであり、第三の電源端子手段から第
一の電源端子手段の方向が逆バイアスに接続された第二
のダイオード手段、 （ｆ）前記半導体装置に於て周辺部のＩ／Ｏセル部に少
なくとも一つある第一のダイオード手段、（ｇ）前記半
導体装置に於て周辺部のＩ／Ｏセル部に少なくとも一つ
ある第二のダイオード手段とからなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16100990A JPH0451567A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16100990A JPH0451567A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451567A true JPH0451567A (ja) | 1992-02-20 |
Family
ID=15726845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16100990A Pending JPH0451567A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9895514B2 (en) | 2014-01-27 | 2018-02-20 | Maddoc Medical Products, Inc. | Medical device securement system and method |
-
1990
- 1990-06-19 JP JP16100990A patent/JPH0451567A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9895514B2 (en) | 2014-01-27 | 2018-02-20 | Maddoc Medical Products, Inc. | Medical device securement system and method |
| US10232145B2 (en) | 2014-01-27 | 2019-03-19 | Maddoc Medical Products, Inc. | Medical device securement system and method |
| US10463837B2 (en) | 2014-01-27 | 2019-11-05 | Maddoc Medical Products, Inc. | Medical device securement system and method |
| US10561825B2 (en) | 2014-01-27 | 2020-02-18 | Maddoc Medical Products, Inc. | Medical device securement system and method |
| US11565083B2 (en) | 2014-01-27 | 2023-01-31 | Maddoc Medical Products, Inc. | Medical device securement system and method |
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