JP2014230350A - 半導体集積回路およびその動作方法 - Google Patents

半導体集積回路およびその動作方法 Download PDF

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Abstract

【課題】主電源の電源電圧と補助電源からのバックアップ電圧との選択を電源供給回路が実行する際の電圧降下を低下して補助電源の消費電力を軽減する。【解決手段】半導体集積回路の電源供給回路１００は計測回路１１０とスイッチ制御回路１２０とスイッチ回路１３０を具備して、スイッチ回路１３０は主電源電圧ＶＭが供給される第１入力端子と出力端子２３０の間に接続された第１スイッチ素子Ｍ３ｍと、補助電源電圧ＶＢが供給される第２入力端子と出力端子２３０との間に接続された第２スイッチ素子Ｍ３ｂを含む。計測回路１１０は第１入力端子の主電源電圧ＶＭによって動作して、ＶＭとＶＢとを比較する。ＶＭがＶＢよりも低い電圧である場合には、計測回路１１０の判定信号ＳＤに応答してスイッチ制御回路１２０はスイッチ回路１３０の第１素子Ｍ３ｍと第２素子Ｍ３ｂをそれぞれオフ状態とオン状態に制御する。【選択図】図１

Description

本発明は、電源供給回路を具備する半導体集積回路およびその動作方法に関し、特に主電源の電源電圧と補助電源からのバックアップ電源電圧との選択を電源供給回路が実行する際の電圧降下を低下するとともに補助電源の消費電力を軽減するのに有効な技術に関するものである。
従来から、電子機器への電源供給のための主電源の電源電圧の低下時においても電子機器への電源供給を維持するために、補助電源からのバックアップ電源電圧を電子機器に供給することが知られている。
下記特許文献１には、自動車のバッテリである主電源の電源電圧を第１逆流防止ダイオードを介して電子機器に供給する一方、補助電池である補助電源からのバックアップ電源電圧を第２逆流防止ダイオードを介して電子機器に供給することが記載されている。第１逆流防止ダイオードのアノードには自動車のバッテリである主電源の電源電圧が供給され、第２逆流防止ダイオードのアノードには補助電池である補助電源からのバックアップ電源電圧が供給され、第１逆流防止ダイオードのカソードと第２逆流防止ダイオードのカソードとは共通接続され更に電子機器に接続されている。
下記特許文献２には、ＡＣアダプタである主電源の電源電圧を逆流阻止ダイオードと電源スイッチとを介してＤＣ−ＤＣコンバータと負荷に供給する一方、２次電池である補助電源からのバックアップ電源電圧をＭＯＳトランジスタと電源スイッチとを介してＤＣ−ＤＣコンバータと負荷に供給することが記載されている。ＡＣアダプタである主電源と補助電源との間には充電回路が接続されているので、補助電源の２次電池は充電回路によって充電される。ＭＯＳトランジスタのゲートは比較器の出力端子に接続されて、比較器の非反転入力端子には主電源の電源電圧を２個の分圧抵抗によって分圧した電圧が供給される。更に比較器の反転入力端子には、逆流阻止ダイオードと電源スイッチとを介してＤＣ−ＤＣコンバータと負荷に供給される供給電源電圧から、抵抗とツェナーダイオードとからなる基準電圧回路で生成した基準電圧が供給される。従って、ＡＣアダプタが交流電源から遮断されると、逆流阻止ダイオードがオフとなって、２個の分圧抵抗による分圧電圧は基準電圧回路の基準電圧よりも低レベルとなるので、ＭＯＳトランジスタがオン状態となる。その結果、２次電池からＭＯＳトランジスタのドレイン・ソース電流経路を介してＤＣ−ＤＣコンバータと負荷に直流電圧が供給される。
特開平１１−２５２８２５号 公報 特開平５−２７６６８８号 公報
本発明者は本発明に先立ち、半導体集積回路の内部回路に半導体集積回路の外部から主電源の電源電圧と補助電源からのバックアップ電源電圧とを選択的に供給する電源供給回路の開発に従事した。
この電源供給回路の開発において、本発明者は上記背景技術で説明した上記特許文献１に記載された技術と上記特許文献２に記載された技術に関して検討を行った。
上記特許文献１に記載された技術では、主電源の電源電圧は第１逆流防止ダイオードを介して電子機器に供給され、補助電源からのバックアップ電源電圧は第２逆流防止ダイオードを介して電子機器に供給される。本発明に先立った本発明者による検討によれば、第１と第２の逆流防止ダイオードがシリコンのＰＮ接合で形成される場合には、第１と第２の逆流防止ダイオードに順方向電流が流れる時には、その両端の間に略０．７ボルトの大きな順方向電圧降下ＶFが生じる。従って、電圧が略３．０ボルトのリチゥム電池を補助電源として使用した場合には、２．３(＝３．０−０．７)ボルトに低下した電圧が負荷に供給されるという問題があることが、本発明に先立った本発明者による検討によって明らかとされた。更に、本発明に先立った本発明者による検討によって、第１と第２の逆流防止ダイオードを金属と半導体との接触によって形成されるショットキー障壁を使用してＰＮ接合ダイオードと比較して順方向電圧降下ＶFが低いショットキーバリアダイオード(ＳＢＤ)を使用することも検討された。しかしながら、低い順方向電圧ＶFを実現するためにはショットキー障壁を形成するバリア金属として特殊な金属材料が必要とされるので、第１と第２の逆流防止ダイオードを含む電源供給回路が内蔵された半導体集積回路の製造プロセスが複雑になるため、半導体集積回路の製造コストが高価となるという問題がある。また、ショットキーバリアダイオードは、逆方向に電圧が印加された場合の漏れ電流(逆方向電流)がＰＮ接合ダイオードと比較して大きいという問題も本発明に先立った本発明者による検討によって明らかとされた。
上記特許文献２に記載された技術では、補助電源からのバックアップ電源電圧はＭＯＳトランジスタを介してＤＣ−ＤＣコンバータと負荷とに供給される。本発明に先立った本発明者による検討によれば、ＭＯＳトランジスタの素子サイズを大きな値にして、十分に大きなソース−ゲート間電位差を設定することによって、ＭＯＳトランジスタのドレイン・ソース電流経路の電圧降下を略０．２ボルト程度の小さな電圧に設定することが可能となる。従って、電圧が略３．０ボルトのリチゥム電池を補助電源として使用した場合には、２．８(＝３．０−０．２)ボルトの十分に高い電圧を負荷に供給することが可能となる。しかし、上記特許文献２に記載された技術では、ＡＣアダプタが交流電源から遮断された場合には、２次電池からＭＯＳトランジスタのドレイン・ソース電流経路を介して抵抗とツェナーダイオードとからなる基準電圧回路に直流電流が流れ続けるので、補助電源である２次電池の消耗が大きいという問題が、本発明に先立った本発明者による検討によって明らかとされた。更に上記特許文献２に記載された技術では、比較器の動作電源電圧も２次電池から供給する必要があるので、補助電源である２次電池の消耗が更に増加するという問題も本発明に先立った本発明者による検討によって明らかとされた。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。
すなわち、代表的な実施の形態は、第１入力端子と第２入力端子と出力端子(２３０)とを有する電源供給回路(１００)を含む半導体集積回路である。
前記第１入力端子に主電源(２１０)の主電源電圧(ＶＭ)が供給され、前記第２入力端子に補助電源(２２０)の補助電源電圧(ＶＢ)が供給され、前記出力端子(２３０)から生成される出力電源電圧(ＶＯＵＴ)が負荷(３００)に供給される。
前記電源供給回路(１００)は、計測回路(１１０)と、スイッチ制御回路(１２０)と、スイッチ回路(１３０)とを具備する。前記スイッチ回路(１３０)は、前記第１入力端子と前記出力端子(２３０)との間に接続された第１スイッチ素子(Ｍ３ｍ)と、前記第２入力端子と前記出力端子(２３０)との間に接続された第２スイッチ素子(Ｍ３ｂ)とを含む。前記計測回路(１１０)は、前記第１入力端子に供給される前記主電源電圧(ＶＭ)によって動作し、前記主電源電圧(ＶＭ)と前記補助電源電圧(ＶＢ)とを比較する。前記スイッチ制御回路(１２０)は、前記計測回路(１１０)の判定信号(ＳＤ)に応答して、前記スイッチ回路(１３０)の前記第１スイッチ素子(Ｍ３ｍ)と前記第２スイッチ素子(Ｍ３ｂ)とを制御する。
前記主電源電圧(ＶＭ)が前記補助電源電圧(ＶＢ)より低い電圧である場合には、前記計測回路(１１０)の判定信号(ＳＤ)に応答して、前記スイッチ回路(１３０)の前記第１スイッチ素子(Ｍ３ｍ)と前記第２スイッチ素子(Ｍ３ｂ)とはそれぞれオフ状態とオン状態とに制御されることを特徴とする(図１参照)。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
すなわち、本半導体集積回路(１００)によれば、主電源の電源電圧と補助電源からのバックアップ電源電圧との選択を電源供給回路が実行する際の電圧降下を低下するとともに補助電源の消費電力を軽減することができる。
図１は、実施の形態１による電源供給回路１００を具備した電子装置１０の構成を示す図である。 図２は、図１に示した実施の形態１の電源供給回路１００のスイッチ(ＳＷ)回路１３０のＰチャネル・第１ＭＯＳトランジスタＭ３ｍとＰチャネル・第２ＭＯＳトランジスタＭ３ｂとで逆流防止が可能となる様子を示す図である。 図３は、逆流防止の阻止が可能となる、図１に示した実施の形態１の電源供給回路１００のスイッチ(ＳＷ)回路１３０の他の構成を示す図である。 図４は、逆流防止の阻止が可能となる、図１に示した実施の形態１の電源供給回路１００のスイッチ(ＳＷ)回路１３０の更に他の構成を示す図である。 図５は、実施の形態１による電源供給回路１００を具備した電子装置１０の他の構成を示す図である。 図６は、図１と図５に示した実施の形態１による電源供給回路１００に含まれた計測回路１１０のコンパレータ１１０１の構成を示す図である。 図７は、図１乃至図６で説明した実施の形態１による電源供給回路１００を具備した電子装置１０の動作を説明するための波形図である。 図８は、実施の形態２による電源供給回路１００の構成を示す図である。 図９は、実施の形態３による電源供給回路１００の構成を示す図である。 図１０は、実施の形態４による電源供給回路１００の構成を示す図である。 図１１は、図１０に示した実施の形態４のレベルシフト回路１１０４の第１入力端子および第２入力端子と第１出力端子および第２出力端子との間の信号伝達回路の構成を示す図である。 図１２は、実施の形態５による電源供給回路１００の構成を示す図である。 図１３は、実施の形態６による電源供給回路１００の構成を示す図である。 図１４は、実施の形態７による電源供給回路１００の構成を示す図である。
１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕代表的な実施の形態は、第１入力端子と第２入力端子と出力端子(２３０)とを有する電源供給回路(１００)を含む半導体集積回路である。
前記第１入力端子には主電源(２１０)からの主電源電圧(ＶＭ)が供給可能とされて、前記第２入力端子には補助電源(２２０)からの補助電源電圧(ＶＢ)が供給可能とされて、前記出力端子(２３０)から生成される出力電源電圧(ＶＯＵＴ)が負荷(３００)に供給可能とされる。
前記電源供給回路(１００)は、計測回路(１１０)と、スイッチ制御回路(１２０)と、スイッチ回路(１３０)とを具備する。
前記スイッチ回路(１３０)は、前記第１入力端子と前記出力端子(２３０)との間に接続された第１スイッチ素子(Ｍ３ｍ)と、前記第２入力端子と前記出力端子(２３０)との間に接続された第２スイッチ素子(Ｍ３ｂ)とを含む。
前記計測回路(１１０)は前記第１入力端子に供給される前記主電源電圧(ＶＭ)によって動作して、前記第１入力端子に供給される前記主電源電圧(ＶＭ)と前記第２入力端子に供給される前記補助電源電圧(ＶＢ)とを比較する。
前記スイッチ制御回路(１２０)は、前記計測回路(１１０)の判定信号(ＳＤ)に応答して、前記スイッチ回路(１３０)の前記第１スイッチ素子(Ｍ３ｍ)と前記第２スイッチ素子(Ｍ３ｂ)とを制御する。
前記第１入力端子に供給される前記主電源電圧(ＶＭ)が前記第２入力端子に供給される前記補助電源電圧(ＶＢ)よりも高い電圧である場合には、前記計測回路(１１０)の判定信号(ＳＤ)に応答して、前記スイッチ回路(１３０)の前記第１スイッチ素子(Ｍ３ｍ)と前記第２スイッチ素子(Ｍ３ｂ)とはそれぞれオン状態とオフ状態とに制御される。
前記第１入力端子に供給される前記主電源電圧(ＶＭ)が前記第２入力端子に供給される前記補助電源電圧(ＶＢ)よりも低い電圧である場合には、前記計測回路(１１０)の判定信号(ＳＤ)に応答して、前記スイッチ回路(１３０)の前記第１スイッチ素子(Ｍ３ｍ)と前記第２スイッチ素子(Ｍ３ｂ)とはそれぞれオフ状態とオン状態とに制御されることを特徴とする(図１参照)。
前記実施の形態によれば、主電源の電源電圧と補助電源からのバックアップ電源電圧との選択を電源供給回路が実行する際の電圧降下を低下するとともに補助電源の消費電力を軽減することができる。
好適な実施の形態では、前記計測回路(１１０)は、前記第１入力端子に供給される前記主電源電圧(ＶＭ)によって動作して前記第１入力端子に供給される前記主電源電圧(ＶＭ)と前記第２入力端子に供給される前記補助電源電圧(ＶＢ)とを比較するコンパレータ(１１０１)を含む。
前記計測回路(１１０)の前記判定信号(ＳＤ)が、前記コンパレータ(１１０１)の出力端子から、生成されることを特徴とするものである(図１参照)。
他の好適な実施の形態では、前記スイッチ回路(１３０)の前記第１入力端子と前記出力端子(２３０)との間に接続された前記第１スイッチ素子(Ｍ３ｍ)に、前記出力端子(２３０)から前記第１入力端子への逆流を防止する構成が採用される。
前記スイッチ回路(１３０)の前記第２入力端子と前記出力端子(２３０)との間に接続された前記第２スイッチ素子(Ｍ３ｂ)に、前記出力端子(２３０)から前記第２入力端子への逆流を防止する構成が採用されたことを特徴とするものである(図１、図２、図３、図４参照)。
更に他の好適な実施の形態では、前記スイッチ回路(１３０)の前記第１スイッチ素子と前記第２スイッチ素子とはそれぞれ、第１ＭＯＳトランジスタ(Ｍ３ｍ)と第２ＭＯＳトランジスタ(Ｍ３ｂ)とを含む。
前記出力端子から前記第１入力端子への逆流を防止する前記構成と前記出力端子から前記第２入力端子への逆流を防止する前記構成とは、前記第１ＭＯＳトランジスタのドレインと基板との間の寄生ダイオードと前記第２ＭＯＳトランジスタのドレインと基板との間の寄生ダイオードとをそれぞれ含むことを特徴とするものである(図２、図３、図４参照)。
より好適な実施の形態では、前記電源供給回路(１００)の前記出力端子(２３０)から生成される前記出力電源電圧(ＶＯＵＴ)が供給される前記負荷(３００)は、内部コア回路(３１０、３２０、３３０)を含む。
前記第１入力端子に供給される前記主電源電圧(ＶＭ)が前記第２入力端子に供給される前記補助電源電圧(ＶＢ)よりも低い電圧である場合には、前記計測回路(１１０)の判定信号(ＳＤ)に応答して前記電源供給回路(１００)から前記負荷(３００)に供給される負荷制御信号(ＬＣ)によって前記内部コア回路は低消費電力モードに制御されることを特徴とする(図５参照)。
他のより好適な実施の形態は、前記スイッチ制御回路(１２０)は、前記計測回路(１１０)の前記判定信号(ＳＤ)が入力端子に供給される第１インバータ(Ｂ２１)と、前記第１インバータの出力信号が入力端子に供給される第２インバータ(Ｂ２２)とを含む。
前記スイッチ回路(１３０)の前記第１スイッチ素子の前記第１ＭＯＳトランジスタ(Ｍ３ｍ)と前記第２スイッチ素子の前記第２ＭＯＳトランジスタ(Ｍ３ｂ)とは、ＰチャネルＭＯＳトランジスタである。
前記スイッチ回路の前記第１ＭＯＳトランジスタのゲートと前記第２ＭＯＳトランジスタのゲートとは、前記スイッチ制御回路の前記第１インバータの前記出力信号と前記第２インバータの出力信号とによってそれぞれ駆動されることを特徴とする((図１、図５、図８、図９、図１０、図１２、図１３、図１4参照)。
更に他のより好適な実施の形態では、前記第１入力端子に供給される前記主電源電圧が前記コンパレータの動作下限電圧(ＶＭＭｉｎ)より低い電圧に低下することに応答して、前記スイッチ制御回路は前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とをそれぞれオフ状態とオン状態とに制御することを特徴とする(図８、図９、図１０、図１２、図１３参照)。
別のより好適な実施の形態によれば、前記スイッチ制御回路(１２０)は、そのドレイン・ソース電流経路が前記第１インバータと基準電位(ＧＮＤ)との間に接続されたＮチャネル制御ＭＯＳトランジスタ(Ｍ２３)を更に含む。
前記第１入力端子に供給される前記主電源電圧が前記コンパレータの前記動作下限電圧より低い電圧に低下することに応答して、前記Ｎチャネル制御ＭＯＳトランジスタ(Ｍ２３)がオフ状態に制御され、前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とがそれぞれオフ状態とオン状態に制御されることを特徴とする(図８、図１２、図１３参照)。
更に別のより好適な実施の形態では、前記計測回路(１１０)は、前記第１入力端子に供給される前記主電源電圧(ＶＭ)によって動作して、前記コンパレータの動作下限電圧(ＶＭＭｉｎ)よりも低い電圧に前記第１入力端子に供給される前記主電源電圧が低下することを検出する他のコンパレータ(１１０２)を更に含む。
前記スイッチ制御回路(１２０)は、第１入力端子と第２入力端子と出力端子を有する２入力ＡＮＤゲート(Ａ２１)を更に含む。
前記計測回路(１１０)の前記コンパレータ(１１０１)の出力信号と他のコンパレータ(１１０２)の出力信号とが、前記スイッチ制御回路(１２０)の前記２入力ＡＮＤゲート(Ａ２１)の前記第１入力端子と前記第２入力端子とに、それぞれ供給される。
前記スイッチ制御回路(１２０)の前記２入力ＡＮＤゲート(Ａ２１)の前記出力端子が、前記第１インバータ(Ｂ２１)の前記入力端子に接続されたことを特徴とするものである(図９、図１０、図１２、図１３参照)。
具体的な実施の形態では、前記電源供給回路(１００)は、前記計測回路(１１０)と前記スイッチ制御回路(１２０)との間に接続されたレベルシフト回路(１１０４)を更に含む。
前記電源供給回路(１００)の前記第１入力端子に供給される前記主電源電圧(ＶＭ)と前記電源供給回路(１００)の前記出力端子(２３０)から生成される前記出力電源電圧(ＶＯＵＴ)とが、前記レベルシフト回路(１１０４)に電源電圧として供給される。
前記計測回路(１１０)の前記コンパレータ(１１０１)の前記出力信号と前記他のコンパレータ(１１０２)の前記出力信号とは、前記レベルシフト回路(１１０４)の第１入力端子と第２入力端子とにそれぞれ供給される。
前記レベルシフト回路(１１０４)の第１出力端子と第２出力端子とは、前記スイッチ制御回路(１２０)の前記２入力ＡＮＤゲート(Ａ２１)の前記第１入力端子と前記第２入力端子とにそれぞれ接続される。
前記レベルシフト回路は、前記レベルシフト回路の前記第１入力端子と前記第２入力端子とにそれぞれ供給されるハイレベルの入力信号を、前記レベルシフト回路の前記第１出力端子と前記第２出力端子とにそれぞれ生成されるハイレベルのレベルシフト出力信号に変換する機能を有する。
前記レベルシフト回路の前記第１入力端子と前記第２入力端子とにそれぞれ供給されるハイレベルの前記入力信号は、前記第１入力端子に供給される前記主電源電圧の電圧レベルを有する。
前記レベルシフト回路の前記第１出力端子と前記第２出力端子とにそれぞれ生成されるハイレベルの前記レベルシフト出力信号は、前記電源供給回路(１００)の前記出力端子(２３０)から生成される前記出力電源電圧(ＶＯＵＴ)の電圧レベルを有することを特徴とするものである(図１０、図１１、図１３参照)。
他の具体的な実施の形態では、前記計測回路(１１０)は、前記第１入力端子に供給される前記主電源電圧の分圧電圧を生成する分圧回路(Ｒ１１、Ｒ１２、Ｒ１３)と、所定の比較基準電圧を生成する基準電圧生成回路(１１０３)とを更に含む。
前記他のコンパレータ(１１０２)は、前記分圧回路によって生成される前記分圧電圧と前記基準電圧生成回路によって生成される前記所定の比較基準電圧とを比較することによって、前記コンパレータの前記動作下限電圧(ＶＭＭｉｎ)よりも低い電圧に前記第１入力端子に供給される前記主電源電圧が低下することを検出することを特徴とする(図９、図１０、図１２、図１３参照)。
より具体的な実施の形態では、前記電源供給回路(１００)は、前記計測回路(１１０)と前記スイッチ制御回路(１２０)との間に接続されたレベルシフト回路(１１０４)を更に含む。
前記電源供給回路(１００)の前記第１入力端子に供給される前記主電源電圧(ＶＭ)と前記電源供給回路(１００)の前記出力端子(２３０)から生成される前記出力電源電圧(ＶＯＵＴ)とが、前記レベルシフト回路(１１０４)に電源電圧として供給される。
前記計測回路(１１０)の前記コンパレータ(１１０１)の前記出力信号は、前記レベルシフト回路(１１０４)の第１入力端子に供給される。
前記レベルシフト回路(１１０４)の第１出力端子は、前記スイッチ制御回路(１２０)の前記第１インバータ(Ｂ２１)の前記入力端子に接続される。
前記レベルシフト回路は、前記レベルシフト回路の前記第１入力端子に供給されるハイレベルの入力信号を、前記レベルシフト回路の前記第１出力端子に生成されるハイレベルのレベルシフト出力信号に変換する機能を有する。
前記レベルシフト回路の前記第１入力端子に供給されるハイレベルの前記入力信号は、前記第１入力端子に供給される前記主電源電圧の電圧レベルを有する。
前記レベルシフト回路の前記第１出力端子に生成されるハイレベルの前記レベルシフト出力信号は、前記電源供給回路(１００)の前記出力端子(２３０)から生成される前記出力電源電圧(ＶＯＵＴ)の電圧レベルを有することを特徴とするものである(図１４参照)。
他のより具体的な実施の形態では、前記負荷(３００)は、内部コア回路(３１０、３２０、３３０)を含んだ半導体集積回路である。
前記電源供給回路(１００)を含んだ前記半導体集積回路と前記負荷(３００)の前記内部コア回路を含んだ半導体集積回路とは、同一の半導体チップであることを特徴とするものである。
最も具体的な実施の形態では、前記負荷(３００)は、内部コア回路(３１０、３２０、３３０)を含んだ半導体集積回路である。
前記電源供給回路(１００)を含んだ前記半導体集積回路と前記負荷(３００)の前記内部コア回路を含んだ半導体集積回路とは、それぞれ別個の半導体チップであることを特徴とするものである。
〔２〕別の観点の代表的な実施の形態は、第１入力端子と第２入力端子と出力端子(２３０)とを有する電源供給回路(１００)を含む半導体集積回路の動作方法である。
前記第１入力端子には主電源(２１０)からの主電源電圧(ＶＭ)が供給可能とされて、前記第２入力端子には補助電源(２２０)からの補助電源電圧(ＶＢ)が供給可能とされて、前記出力端子(２３０)から生成される出力電源電圧(ＶＯＵＴ)が負荷(３００)に供給可能とされる。
前記電源供給回路(１００)は、計測回路(１１０)と、スイッチ制御回路(１２０)と、スイッチ回路(１３０)とを具備する。
前記スイッチ回路(１３０)は、前記第１入力端子と前記出力端子(２３０)との間に接続された第１スイッチ素子(Ｍ３ｍ)と、前記第２入力端子と前記出力端子(２３０)との間に接続された第２スイッチ素子(Ｍ３ｂ)とを含む。
前記計測回路(１１０)は前記第１入力端子に供給される前記主電源電圧(ＶＭ)によって動作して、前記第１入力端子に供給される前記主電源電圧(ＶＭ)と前記第２入力端子に供給される前記補助電源電圧(ＶＢ)とを比較する。
前記スイッチ制御回路(１２０)は、前記計測回路(１１０)の判定信号(ＳＤ)に応答して、前記スイッチ回路(１３０)の前記第１スイッチ素子(Ｍ３ｍ)と前記第２スイッチ素子(Ｍ３ｂ)とを制御する。
前記第１入力端子に供給される前記主電源電圧(ＶＭ)が前記第２入力端子に供給される前記補助電源電圧(ＶＢ)よりも高い電圧である場合には、前記計測回路(１１０)の判定信号(ＳＤ)に応答して、前記スイッチ回路(１３０)の前記第１スイッチ素子(Ｍ３ｍ)と前記第２スイッチ素子(Ｍ３ｂ)とはそれぞれオン状態とオフ状態とに制御される。
前記第１入力端子に供給される前記主電源電圧(ＶＭ)が前記第２入力端子に供給される前記補助電源電圧(ＶＢ)よりも低い電圧である場合には、前記計測回路(１１０)の判定信号(ＳＤ)に応答して、前記スイッチ回路(１３０)の前記第１スイッチ素子(Ｍ３ｍ)と前記第２スイッチ素子(Ｍ３ｂ)とはそれぞれオフ状態とオン状態とに制御されることを特徴とする(図１参照)。
前記実施の形態によれば、主電源の電源電圧と補助電源からのバックアップ電源電圧との選択を電源供給回路が実行する際の電圧降下を低下するとともに補助電源の消費電力を軽減することができる。
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
［実施の形態１］
《電子装置の構成》
図１は、実施の形態１による電源供給回路１００を具備した電子装置１０の構成を示す図である。
図１に示したように、実施の形態１による電子装置１０は、主電源(ＶＭ)２１０と補助電源(ＶＢ)２２０と基準電源(ＧＮＤ)２００と電源供給回路１００と負荷回路３００とによって構成される。
主電源(ＶＭ)２１０は、例えば商用電源とＡＣアダプタと整流平滑回路とＤＣ−ＤＣコンバータを介して生成される主電源電圧ＶＭを電源供給回路１００の第１入力端子に供給するものである。
補助電源(ＶＢ)２２０は、主電源(ＶＭ)２１０からの主電源電圧ＶＭが供給されない状態でもバックアップのための補助電源電圧ＶＢを負荷回路３００に供給するために、補助電源電圧ＶＢを電源供給回路１００の第２入力端子に供給するものである。従って、補助電源(ＶＢ)２２０は、電池２２１を具備する。この電池２２１は、充電が禁止された一次電池でも良いし、充電が可能な二次電池でも良いし、主電源(ＶＭ)２１０と異なる他の電源で構成することも可能である。
基準電源(ＧＮＤ)２００は例えば接地電位ＧＮＤであり、電子装置１０の電源供給回路１００と負荷回路３００の動作共通基準電位である。
電源供給回路１００は、主電源(ＶＭ)２１０の主電源電圧ＶＭと補助電源(ＶＢ)２２０の補助電源電圧ＶＢの両者を比較して、そのうち高い電圧である電源電圧を選択して出力電源電圧ＶＯＵＴとして出力端子２３０を介して負荷回路３００に供給する機能を有するものである。
《負荷回路》
負荷回路３００は、電源供給回路１００の出力端子２３０に生成される出力電源電圧ＶＯＵＴにより動作する半導体集積回路である。
図１に示した負荷回路３００として構成された半導体集積回路の半導体チップには、メモリ(ＳＲＡＭ：Static Random Access Memory)３１０とタイマー回路(ＲＴＣ：Real Time Clock)３２０とマイコン(ＭＣＵ：Micro Controller Unit)３３０とが集積化されている。尚、図１には示していないが、負荷回路３００は内部降圧電源回路を集積化して、この内部降圧電源回路から生成される内部降圧電源電圧をメモリ３１０とタイマー回路３２０とマイコン３３０等を含んだ微細化された内部コア回路に供給することも可能である。
《電源供給回路の構成》
電源供給回路１００は、半導体集積回路の半導体チップの形態に構成され、この半導体チップには、計測回路１１０とスイッチ(ＳＷ)制御回路１２０とスイッチ(ＳＷ)回路１３０とが集積化されている。
図１に示す電源供給回路１００を構成する半導体集積回路の半導体チップは、負荷回路３００として構成された半導体集積回路の半導体チップと同一半導体チップすることもできるし、負荷回路３００として構成された半導体集積回路の半導体チップと別個の半導体チップすることもできる。
計測回路１１０は主電源電圧ＶＭで動作するコンパレータ１１０１によって構成され、コンパレータ１１０１は主電源(ＶＭ)２１０と基準電源(ＧＮＤ)２００との間に接続される。コンパレータ１１０１の非反転入力端子(＋)に主電源電圧ＶＭが供給されて、コンパレータ１１０１の反転入力端子(−)に補助電源電圧ＶＢが供給され、コンパレータ１１０１の出力端子から判定信号ＳＤが生成される。
従って、補助電源(ＶＢ)２２０の補助電源電圧ＶＢよりも主電源(ＶＭ)２１０の主電源電圧ＶＭが高い電圧である場合には、計測回路１１０のコンパレータ１１０１の出力端子からハイレベル“１”の判定信号ＳＤが生成される。それと反対に補助電源(ＶＢ)２２０の補助電源電圧ＶＢよりも主電源(ＶＭ)２１０の主電源電圧ＶＭが低い電圧である場合には、計測回路１１０のコンパレータ１１０１の出力端子からローレベル“０”の判定信号ＳＤが生成される。
更に極端な場合には補助電源(ＶＢ)２２０の補助電源電圧ＶＢよりも主電源(ＶＭ)２１０の主電源電圧ＶＭが低い電圧の接地電位ＧＮＤである場合には、計測回路１１０のコンパレータ１１０１の動作が停止されて、計測回路１１０のコンパレータ１１０１の出力端子からローレベル“０”の判定信号ＳＤが生成される。極端な低い電圧の接地電位ＧＮＤである主電源(ＶＭ)２１０の主電源電圧ＶＭによって動作が停止された計測回路１１０のコンパレータ１１０１の出力端子からローレベル“０”の判定信号ＳＤが確実に生成されるようにするために、コンパレータ１１０１の出力端子と基準電源(ＧＮＤ)２００との間に高抵抗のプルダウン抵抗を接続することも可能である。
スイッチ(ＳＷ)制御回路１２０は、電源供給回路１００の出力端子２３０の出力電源電圧ＶＯＵＴにより動作するカスケード接続の２個のインバータＢ２１、Ｂ２２によって構成される。計測回路１１０のコンパレータ１１０１の出力端子から生成される判定信号ＳＤを第１インバータＢ２１の入力端子に供給して、第１インバータＢ２１の出力信号は第２インバータＢ２２の入力端子に供給される。第２インバータＢ２２の入力信号と出力信号とは、スイッチ制御信号ＳＣとしてスイッチ(ＳＷ)回路１３０に供給される。
スイッチ(ＳＷ)回路１３０は、電源供給回路１００の第１入力端子と出力端子２３０との間にドレイン・ソース電流経路が接続されたＰチャネル・第１ＭＯＳトランジスタＭ３ｍと、電源供給回路１００の第２入力端子と出力端子２３０との間にドレイン・ソース電流経路が接続されたＰチャネル・第２ＭＯＳトランジスタＭ３ｂとによって構成されている。Ｐチャネル・第１ＭＯＳトランジスタＭ３ｍのゲートは第２インバータＢ２２の入力信号によって駆動され、Ｐチャネル・第２ＭＯＳトランジスタＭ３ｂのゲートは第２インバータＢ２２の出力信号によって駆動される。
補助電源(ＶＢ)２２０の補助電源電圧ＶＢより主電源(ＶＭ)２１０の主電源電圧ＶＭが高い電圧である場合には、計測回路１１０のコンパレータ１１０１の出力端子から生成されるハイレベル“１”の判定信号ＳＤに応答して第２インバータＢ２２の入力信号がローレベル“０”となり第２インバータＢ２２の出力信号がハイレベル“１”となる。従って、スイッチ(ＳＷ)回路１３０ではＰチャネル・第１ＭＯＳトランジスタＭ３ｍがオン状態に制御されてＰチャネル・第２ＭＯＳトランジスタＭ３ｂがオフ状態に制御されるので、高い電圧である主電源(ＶＭ)２１０の主電源電圧ＶＭがスイッチ(ＳＷ)回路１３０により選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。
主電源(ＶＭ)２１０の主電源電圧ＶＭより補助電源(ＶＢ)２２０の補助電源電圧ＶＢが高い電圧である場合には、計測回路１１０のコンパレータ１１０１の出力端子から生成されるローレベル“０”の判定信号ＳＤに応答して第２インバータＢ２２の入力信号がハイレベル“１”となり第２インバータＢ２２の出力信号がローレベル“０”となる。従って、スイッチ(ＳＷ)回路１３０ではＰチャネル・第１ＭＯＳトランジスタＭ３ｍがオフ状態に制御されてＰチャネル・第２ＭＯＳトランジスタＭ３ｂがオン状態に制御されるので、高い電圧である補助電源(ＶＢ)２２０の補助電源電圧ＶＢがスイッチ(ＳＷ)回路１３０により選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。
《スイッチ回路の逆流防止の構成》
スイッチ(ＳＷ)回路１３０においては、Ｐチャネル・第１ＭＯＳトランジスタＭ３ｍとＰチャネル・第２ＭＯＳトランジスタＭ３ｂとは逆流防止の構成が採用されている。
上述したように、主電源(ＶＭ)２１０の主電源電圧ＶＭと補助電源(ＶＢ)２２０の補助電源電圧ＶＢのいずれか一方と他方とがそれぞれ高い電圧と低い電圧となり、高い電圧が電源供給回路１００によって選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。この状況においては、電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴから電源供給回路１００の第１入力端子または第２入力端子の低い電圧に逆流電流が流入する可能性がある。
例えば、補助電源(ＶＢ)２２０が充電が禁止された一次電池である場合に、充電が禁止された一次電池の補助電源(ＶＢ)２２０に逆流電流が流入すると充電が発生するので、一次電池の補助電源(ＶＢ)２２０が燃焼もしくは破壊されるか寿命が著しく短くなる。
この問題を解消するために、図１に示した実施の形態１による電源供給回路１００のスイッチ(ＳＷ)回路１３０では、Ｐチャネル・第１ＭＯＳトランジスタＭ３ｍとＰチャネル・第２ＭＯＳトランジスタＭ３ｂとは逆流防止の構成が採用されている。
図１に示したように、Ｐチャネル・第１ＭＯＳトランジスタＭ３ｍのドレインは電源供給回路１００の第１入力端子の主電源(ＶＭ)２１０の主電源電圧ＶＭに接続され、Ｐチャネル・第１ＭＯＳトランジスタＭ３ｍのソースと基板とは電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴに接続される。Ｐチャネル・第２ＭＯＳトランジスタＭ３ｂのドレインは電源供給回路１００の第２入力端子の補助電源(ＶＢ)２２０の補助電源電圧ＶＢに接続されて、Ｐチャネル・第２ＭＯＳトランジスタＭ３ｂのソースと基板とは電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴに接続される。
図２は、図１に示した実施の形態１の電源供給回路１００のスイッチ(ＳＷ)回路１３０のＰチャネル・第１ＭＯＳトランジスタＭ３ｍとＰチャネル・第２ＭＯＳトランジスタＭ３ｂとで逆流防止が可能となる様子を示す図である。
図２に示したように、スイッチ(ＳＷ)回路１３０では、Ｐチャネル・第１ＭＯＳトランジスタＭ３ｍのＰ型ドレインＤは電源供給回路１００の第１入力端子の主電源(ＶＭ)２１０の主電源電圧ＶＭに接続され、Ｐチャネル・第１ＭＯＳトランジスタＭ３ｍのＰ型ソースＳとＮ型基板Ｓｕｂとは電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴに接続される。ここで、スイッチ(ＳＷ)回路１３０のＰチャネル・第１ＭＯＳトランジスタＭ３ｍがオフの場合、すなわち、主電源電圧ＶＭが補助電源電圧ＶＢより低く補助電源電圧ＶＢによって負荷３００を駆動している場合を想定する。この場合には、Ｐチャネル・第１ＭＯＳトランジスタＭ３ｍのＰ型ドレインＤとＮ型基板Ｓｕｂの間の寄生ダイオードＭ３ｍ＿Ｄが、電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴから電源供給回路１００の第１入力端子の低い電圧の主電源(ＶＭ)２１０の主電源電圧ＶＭに逆流電流が流入するのを阻止する。この逆流電流の流入が発生すると、電源供給回路１００の出力端子２３０での出力電源電圧ＶＯＵＴの電圧レベルが顕著に低下するので、負荷回路３００のメモリ３１０とタイマー回路３２０とマイコン３３０とは誤動作を生じる可能性がある。また、補助電源電圧ＶＢは、スイッチ(ＳＷ)制御回路１２０と負荷回路３００とに電流を供給するため、補助電源(ＶＢ)２２０の電池２２１の駆動可能時間は短くなることになる。
更に図２に示したようにスイッチ(ＳＷ)回路１３０では、Ｐチャネル・第２ＭＯＳトランジスタＭ３ｂのＰ型ドレインＤは電源供給回路１００の第２入力端子の補助電源(ＶＢ)２２０の補助電源電圧ＶＢに接続されて、Ｐチャネル・第２ＭＯＳトランジスタＭ３ｂのＰ型ソースＳとＮ型基板Ｓｕｂとは電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴに接続される。ここで、スイッチ(ＳＷ)回路１３０のＰチャネル・第１ＭＯＳトランジスタＭ３ｂがオフの場合、すなわち、補助電源電圧ＶＢが主電源電圧ＶＭより低く主電源電圧ＶＭによって負荷３００を駆動している場合を想定する。この場合には、Ｐチャネル・第２ＭＯＳトランジスタＭ３ｂのＰ型ドレインＤとＮ型基板Ｓｕｂとの間の寄生ダイオードＭ３ｂ＿Ｄが、電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴから電源供給回路１００の第２入力端子の低い電圧の補助電源(ＶＢ)２２０の補助電源電圧ＶＢに逆流電流が流入するのを阻止する。この逆流電流の流入が発生すると、電源供給回路１００の出力端子２３０での出力電源電圧ＶＯＵＴの電圧レベルが顕著に低下して、負荷回路３００のメモリ３１０とタイマー回路３２０とマイコン３３０とが誤動作を生じる可能性がある。更に、補助電源(ＶＢ)２２０の電池２２１が充電が禁止された一次電池である場合に、充電が禁止された一次電池の補助電源(ＶＢ)２２０に逆流電流が流入すると充電が発生して一次電池の補助電源(ＶＢ)２２０が燃焼もしくは破壊されるか寿命が著しく短くなる。
図２に示した実施の形態１によるスイッチ(ＳＷ)回路１３０は上述したように逆流電流を阻止するので、上述した問題の発生を解消することが可能となる。
図３は、逆流防止の阻止が可能となる、図１に示した実施の形態１の電源供給回路１００のスイッチ(ＳＷ)回路１３０の他の構成を示す図である。
図３に示した電源供給回路１００のスイッチ(ＳＷ)回路１３０が図２に示した電源供給回路１００のスイッチ(ＳＷ)回路１３０と相違するのは、下記の点である。
すなわち、図３に示したスイッチ(ＳＷ)回路１３０では、図２に示したスイッチ(ＳＷ)回路１３０のＰチャネル・第１ＭＯＳトランジスタＭ３ｍとＰチャネル・第２ＭＯＳトランジスタＭ３ｂとがそれぞれ２個直列のＰチャネル・第１ＭＯＳトランジスタＭ３ｍ１、Ｍ３ｍ２と２個直列のＰチャネル・第２ＭＯＳトランジスタＭ３ｂ１、Ｍ３ｂ２に置換されている。
従って、図３に示したスイッチ(ＳＷ)回路１３０では、２個直列の寄生ダイオードＭ３ｍ＿Ｄ１、Ｍ３ｍ＿Ｄ２が電源供給回路１００の第１入力端子と出力端子２３０との間にバック・ツー・バックの形態で直列に接続されている。更に図３に示したスイッチ(ＳＷ)回路１３０では、２個直列の寄生ダイオードＭ３ｂ＿Ｄ１、Ｍ３ｂ＿Ｄ２が電源供給回路１００の第２入力端子と出力端子２３０との間にバック・ツー・バックの形態で直列に接続されている。その結果、図３に示したスイッチ(ＳＷ)回路１３０によれば、２個直列の寄生ダイオードＭ３ｍ＿Ｄ１、Ｍ３ｍ＿Ｄ２は、電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴから電源供給回路１００の第１入力端子の低い電圧の主電源(ＶＭ)２１０の主電源電圧ＶＭに逆流電流が流入するのを阻止する。更に２個直列の寄生ダイオードＭ３ｂ＿Ｄ１、Ｍ３ｂ＿Ｄ２は、電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴから電源供給回路１００の第２入力端子の低い電圧の補助電源(ＶＢ)２２０の補助電源電圧ＶＢに逆流電流が流入するのを阻止する。
図４は、逆流防止の阻止が可能となる、図１に示した実施の形態１の電源供給回路１００のスイッチ(ＳＷ)回路１３０の更に他の構成を示す図である。
図４に示した電源供給回路１００のスイッチ(ＳＷ)回路１３０が図３に示した電源供給回路１００のスイッチ(ＳＷ)回路１３０と相違するのは、図４に示した２個直列の第１ＭＯＳトランジスタＭ３ｍ１、Ｍ３ｍ２および２個直列の第２ＭＯＳトランジスタＭ３ｂ１、Ｍ３ｂ２のそれぞれの接続順序が図３に示したものと逆になっている点である。
図４に示したスイッチ(ＳＷ)回路１３０においても、２個直列の寄生ダイオードＭ３ｍ＿Ｄ１、Ｍ３ｍ＿Ｄ２は、電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴから電源供給回路１００の第１入力端子の低い電圧の主電源(ＶＭ)２１０の主電源電圧ＶＭに逆流電流が流入するのを阻止する。更に２個直列の寄生ダイオードＭ３ｂ＿Ｄ１、Ｍ３ｂ＿Ｄ２は、電源供給回路１００の出力端子２３０の高い電圧の出力電源電圧ＶＯＵＴから電源供給回路１００の第２入力端子の低い電圧の補助電源(ＶＢ)２２０の補助電源電圧ＶＢに逆流電流が流入するのを阻止する。
《動作モード》
図１乃至図４を使用して説明した実施の形態１による電源供給回路１００を具備した電子装置１０では、電源供給回路１００の第１入力端子に供給される主電源(ＶＭ)２１０の主電源電圧ＶＭの電圧レベルと第２入力端子に供給される補助電源(ＶＢ)２２０の補助電源電圧ＶＢの電圧レベルとの大小関係によって電子装置１０の動作モードが決定される。
《通常動作モード》
すなわち、図１に示す実施の形態１による電源供給回路１００の計測回路１１０は主電源電圧ＶＭの電圧レベルと補助電源電圧ＶＢの電圧レベルがＶＭ≧ＶＢの関係を満足していると判定した場合には、電子装置１０は通常動作モードに制御される。この場合には、計測回路１１０は、判定信号ＳＤをハイレベル“１”の通常動作モードレベルに設定する。その結果、スイッチ(ＳＷ)制御回路１２０は、ハイレベル“１”の通常動作モードレベルの判定信号ＳＤに応答して、スイッチ(ＳＷ)回路１３０に供給されるスイッチ制御信号ＳＣを通常動作モードレベルに設定する。従って、スイッチ(ＳＷ)回路１３０は、通常動作モードレベルに設定されたスイッチ制御信号ＳＣに応答して高い電圧である主電源(ＶＭ)２１０の主電源電圧ＶＭを選択して出力電源電圧ＶＯＵＴとして出力端子２３０を介して負荷回路３００に供給する機能を有するものである。
このように、通常動作モードでは、電源供給回路１００の第１入力端子に供給される主電源(ＶＭ)２１０の主電源電圧ＶＭが高い電圧であるので、計測回路１１０は主電源(ＶＭ)２１０の主電源電圧ＶＭにより動作して、電源電圧ＶＭ≧ＶＢの大小関係を計測している。更に、スイッチ(ＳＷ)回路１３０が高い電圧である主電源(ＶＭ)２１０の主電源電圧ＶＭを選択して出力電源電圧ＶＯＵＴとして出力端子２３０に生成しているので、スイッチ(ＳＷ)制御回路１２０は出力端子２３０に生成される主電源(ＶＭ)２１０の主電源電圧ＶＭによって動作している。
従って、通常動作モードでは、主電源(ＶＭ)２１０の主電源電圧ＶＭは、負荷回路３００の動作電力と、電源供給回路１００の動作電力の両方を供給する。この通常動作モードでは、スイッチ(ＳＷ)回路１３０のＰチャネル・第２ＭＯＳトランジスタＭ３ｂがオフ状態に設定されているので、補助電源(ＶＢ)２２０の補助電源電圧ＶＢは負荷回路３００と電気的に絶縁されている。
計測回路１１０のコンパレータ１１０１の非反転入力端子(＋)の入力インピーダンスと反転入力端子(−)の入力インピーダンスとは一般的に高いインピーダンスである。従って、通常動作モードでは、主電源(ＶＭ)２１０の主電源電圧ＶＭからコンパレータ１１０１の非反転入力端子(＋)に流入する消費電力と、補助電源(ＶＢ)２２０の補助電源電圧ＶＢからコンパレータ１１０１の反転入力端子(−)に流入する消費電力は、無視できるほど小さなものとなる。従って、通常動作モードでは、補助電源(ＶＢ)２２０の電池２２１の消耗も、無視できるほど小さなものとなる。
更に通常動作モードでは、電源電圧ＶＭ≧ＶＢの大小関係は略一定に維持され、計測回路１１０のコンパレータ１１０１の出力端子からハイレベル“１”の判定信号ＳＤの生成が維持されている。一方、電源供給回路１００のスイッチ(ＳＷ)制御回路１２０に含まれた２個のインバータＢ２１、Ｂ２２は、ＣＭＯＳインバータ回路によって構成されている。その結果、ハイレベル“１”に維持された判定信号ＳＤに応答して、スイッチ(ＳＷ)制御回路１２０でＣＭＯＳインバータ回路によって構成された２個のインバータＢ２１、Ｂ２２の消費電力も、無視できるほど小さなものとなる。
《電源バックアップ動作モード》
それに対して、図１に示す実施の形態１による電源供給回路１００の計測回路１１０は主電源電圧ＶＭの電圧レベルと補助電源電圧ＶＢの電圧レベルがＶＭ＜ＶＢの関係を満足していると判定した場合には、電子装置１０は電源バックアップ動作モードに制御される。この場合には、計測回路１１０は、判定信号ＳＤをローレベル“０”の電源バックアップ動作モードレベルに設定するものである。その結果、スイッチ(ＳＷ)制御回路１２０は、ローレベル“０”の電源バックアップ動作モードレベルの判定信号ＳＤに応答してスイッチ(ＳＷ)回路１３０に供給されるスイッチ制御信号ＳＣを電源バックアップ動作モードレベルに設定する。従って、スイッチ(ＳＷ)回路１３０は、電源バックアップ動作モードレベルに設定されたスイッチ制御信号ＳＣに応答して高い電圧である補助電源(ＶＢ)２２０の補助電源電圧ＶＢを選択して出力電源電圧ＶＯＵＴとして出力端子２３０を介して負荷回路３００に供給する機能を有するものである。
すなわち、この電源バックアップ動作モードではスイッチ(ＳＷ)回路１３０のＰチャネル・第１ＭＯＳトランジスタＭ３ｍがオフ状態に設定されているので、補助電源(ＶＢ)２２０の補助電源電圧ＶＢは計測回路１１０のコンパレータ１１０１の動作電流を供給できない。従って、電源バックアップ動作モードでは、主電源(ＶＭ)２１０の主電源電圧ＶＭの電圧レベルが計測回路１１０のコンパレータ１１０１の動作下限電圧以下に低下しない限り、計測回路１１０は主電源(ＶＭ)２１０の主電源電圧ＶＭによって動作して電源電圧ＶＭ＜ＶＢの大小関係を計測している。従って、この状態では、計測回路１１０は、補助電源(ＶＢ)２２０から動作電流を消費することはない。
更にこの電源バックアップ動作モードではスイッチ(ＳＷ)回路１３０のＰチャネル・第２ＭＯＳトランジスタＭ３ｂがオン状態に設定され、スイッチ(ＳＷ)回路１３０が高い電圧の補助電源(ＶＢ)２２０の補助電源電圧ＶＢを選択して出力電源電圧ＶＯＵＴとして出力端子２３０に生成している。従って、スイッチ(ＳＷ)制御回路１２０は、出力端子２３０に生成される補助電源(ＶＢ)２２０の補助電源電圧ＶＢにより動作している。従って、電源バックアップ動作モードでは、補助電源(ＶＢ)２２０の補助電源電圧ＶＢは、負荷回路３００の動作電力と電源供給回路１００のスイッチ(ＳＷ)制御回路１２０の動作電力との両方を供給する。
計測回路１１０のコンパレータ１１０１の非反転入力端子(＋)の入力インピーダンスと反転入力端子(−)の入力インピーダンスとは一般的に高いインピーダンスである。従って、電源バックアップ動作モードでは、主電源(ＶＭ)２１０の主電源電圧ＶＭからコンパレータ１１０１の非反転入力端子(＋)に流入する消費電力と、補助電源(ＶＢ)２２０の補助電源電圧ＶＢからコンパレータ１１０１の反転入力端子(−)に流入する消費電力は、無視できるほど小さなものとなる。従って、電源バックアップ動作モードでは、計測回路１１０のコンパレータ１１０１の反転入力端子(−)に流入する補助電源(ＶＢ)２２０の電池２２１の消費電力も、無視できるほど小さなものとなる。
更に電源バックアップ動作モードでは、電源電圧ＶＭ＜ＶＢの大小関係は略一定に維持されて、計測回路１１０のコンパレータ１１０１の出力端子からローレベル“０”の判定信号ＳＤの生成が維持されている。上述したように電源供給回路１００のスイッチ(ＳＷ)制御回路１２０に含まれた２個のインバータＢ２１、Ｂ２２は、ＣＭＯＳインバータ回路により構成されている。その結果、ローレベル“０”に維持された判定信号ＳＤに応答して、スイッチ(ＳＷ)制御回路１２０でＣＭＯＳインバータ回路によって構成された２個のインバータＢ２１、Ｂ２２の消費電力も、無視できるほど小さなものとなる。
更に主電源(ＶＭ)２１０の主電源電圧ＶＭが低下して接地電位ＧＮＤとなった場合には、計測回路１１０のコンパレータ１１０１の動作電流が停止されるので、計測回路１１０のコンパレータ１１０１の消費電力を削減することが可能となる。更にこの場合も計測回路１１０のコンパレータ１１０１の出力端子からローレベル“０”の判定信号ＳＤの生成が、維持されている。従って、スイッチ(ＳＷ)制御回路１２０でＣＭＯＳインバータ回路によって構成された２個のインバータＢ２１、Ｂ２２の消費電力も、無視できるほど小さなものとなる。
更に、電源バックアップ動作モードにおいて、主電源(ＶＭ)２１０の主電源電圧ＶＭの電圧が復帰して、電源電圧ＶＭ≧ＶＢの大小関係に復帰すると、計測回路１１０のコンパレータ１１０１の出力端子から生成される判定信号ＳＤはローレベル“０”からハイレベル“１”に変化する。その結果、スイッチ(ＳＷ)回路１３０では、スイッチ(ＳＷ)回路１３０のＰチャネル・第２ＭＯＳトランジスタＭ３ｂがオン状態からオフ状態に変化してＰチャネル・第１ＭＯＳトランジスタＭ３ｍがオフ状態からオン状態に変化する。従って、電子装置１０の動作モードは、電源バックアップ動作モードから通常動作モードに自動的に切り換え可能とされるものである。
《計測回路のコンパレータのための消費電力》
図１乃至図４で説明した実施の形態１による電源供給回路１００を具備した電子装置１０では、電源供給回路１００の計測回路１１０のコンパレータ１１０１への供給電力は、通常動作モードと電源バックアップ動作モードとのいずれにおいても電源供給回路１００の第１入力端子に供給される主電源(ＶＭ)２１０の主電源電圧ＶＭに基づくものである。
従って、図１乃至図４で説明した実施の形態１による電源供給回路１００を具備した電子装置１０では、計測回路１１０のコンパレータ１１０１の動作のための補助電源(ＶＢ)２２０の補助電源電圧ＶＢの消費電力を軽減することが可能となる。
更に図１乃至図４で説明した実施の形態１による電源供給回路１００を具備した電子装置１０では、計測回路１１０のコンパレータ１１０１の非反転入力端子(＋)の入力インピーダンスと反転入力端子(−)の入力インピーダンスとは一般的に高いインピーダンスである。その結果、電源バックアップ動作モードでは、主電源(ＶＭ)２１０の主電源電圧ＶＭからコンパレータ１１０１の非反転入力端子(＋)に流入する消費電力と、補助電源(ＶＢ)２２０の補助電源電圧ＶＢからコンパレータ１１０１の反転入力端子(−)に流入する消費電力は、無視できるほど小さなものとなる。
《スイッチ制御回路の消費電力》
更に図１乃至図４で説明した実施の形態１による電源供給回路１００を具備した電子装置１０によれば、電源バックアップ動作モードでは、計測回路１１０のコンパレータ１１０１の出力端子からローレベル“０”の判定信号ＳＤの生成が維持されている。その結果、スイッチ(ＳＷ)制御回路１２０でＣＭＯＳインバータ回路によって構成された２個のインバータＢ２１、Ｂ２２の消費電力も、無視できるほど小さなものとなる。
《電子装置の他の構成》
図５は、実施の形態１による電源供給回路１００を具備した電子装置１０の他の構成を示す図である。
図５に示した実施の形態１による電源供給回路１００を具備した電子装置１０の他の構成が図１に示した実施の形態１による電源供給回路１００を具備した電子装置１０の構成と相違するのは、下記の点である。
すなわち、図５に示した実施の形態１による電源供給回路１００を具備した電子装置１０では、スイッチ(ＳＷ)制御回路１２０からスイッチ(ＳＷ)回路１３０に供給されるスイッチ制御信号ＳＣのうち第２インバータＢ２２の出力信号が負荷制御信号ＬＣとして負荷回路３００に供給されている。
従って、図５に示した実施の形態１による電源供給回路１００を具備した電子装置１０では、電源バックアップ動作モードでは、ローレベル“０”の電源バックアップ動作モードレベルに設定された判定信号ＳＤにより、スイッチ(ＳＷ)回路１３０のＰチャネル・第２ＭＯＳトランジスタＭ３ｂがオン状態に設定され、Ｐチャネル・第１ＭＯＳトランジスタＭ３ｍがオフ状態に設定される。更に電源バックアップ動作モードでは、ローレベル“０”の負荷制御信号ＬＣに応答して、負荷回路３００ではＳＲＡＭによって構成されたメモリ３１０のリード動作およびライト動作のメモリアクセス動作が禁止され、メモリ３１０のデータ保持動作だけが実行される。更に負荷回路３００では、ローレベル“０”の負荷制御信号ＬＣに応答して、マイコン(ＭＣＵ)３３０は低消費電力のスタンバイモードに移行する一方、タイマー回路(ＲＴＣ)３２０は所定のタイマー動作を継続するので、負荷回路３００はスタンバイモードに移行するものである。
従って、図５に示した実施の形態１による電源供給回路１００を具備した電子装置１０の他の構成により、負荷回路３００では主電源(ＶＭ)２１０の主電源電圧ＶＭの電圧低下に起因するメモリ３１０のメモリアクセス動作での誤動作およびマイコン(ＭＣＵ)３３０のデータ処理での誤動作の可能性を低減することが可能となる。メモリ３１０のデータ保持動作の続行とタイマー回路(ＲＴＣ)３２０の動作継続とによって主電源(ＶＭ)２１０の主電源電圧ＶＭの電圧復帰の際に必要な最小限の情報を維持しながら補助電源(ＶＢ)２２０の補助電源電圧ＶＢの消費電力を最小の状態に維持することが可能となる。従って、補助電源(ＶＢ)２２０の電池２２１による電源バックアップ可能時間を、長期化することが可能となる。
《計測回路のコンパレータ》
図６は、図１と図５に示した実施の形態１による電源供給回路１００に含まれた計測回路１１０のコンパレータ１１０１の構成を示す図である。
図６に示したように、コンパレータ１１０１は、バイアス生成回路１１１１と、差動アンプ１１１２と、出力回路１１１３とによって構成されている。
バイアス生成回路１１１１は、定電流源Ｉ１１とＮチャネルＭＯＳトランジスタＭ１６とを含む。ＮチャネルＭＯＳトランジスタＭ１６のソースは基準電源ＧＮＤに接続され、ＮチャネルＭＯＳトランジスタＭ１６のゲートとドレインとが接続されている。定電流源Ｉ１１の一端は主電源(ＶＭ)２１０の主電源電圧ＶＭに接続され、定電流源Ｉ１１の他端はＮチャネルＭＯＳトランジスタＭ１６のドレインに接続されている。ＮチャネルＭＯＳトランジスタＭ１６のドレインに生成されるバイアス電圧は、定電流源Ｉ１１の電流値に依存した電圧値となる。
差動アンプ１１１２は、負荷素子として機能するＰチャネルＭＯＳトランジスタＭ１１、Ｍ１２と、差動対素子として機能するＮチャネルＭＯＳトランジスタＭ１３、Ｍ１４と、定電流源として機能するＮチャネルＭＯＳトランジスタＭ１５とを含む。
定電流源であるＮチャネルＭＯＳトランジスタＭ１５のソースは基準電源ＧＮＤに接続されてゲートにはバイアス生成回路１１１１のＮチャネルＭＯＳトランジスタＭ１６のドレインに生成されるバイアス電圧が供給されるので、ドレインにはバイアス電圧に対応する定電流が流れる。その結果、定電流源であるＮチャネルＭＯＳトランジスタＭ１５のドレインの定電流は、差動対素子として機能するＮチャネルＭＯＳトランジスタＭ１３、Ｍ１４の動作電流となる。
負荷素子であるＰチャネルＭＯＳトランジスタＭ１１、Ｍ１２は、カレントミラー負荷の形態に接続されている。すなわち、ＰチャネルＭＯＳトランジスタＭ１１、Ｍ１２のソースは主電源(ＶＭ)２１０の主電源電圧ＶＭに接続され、ＰチャネルＭＯＳトランジスタＭ１１のゲートとドレインとが共通接続され、ＰチャネルＭＯＳトランジスタＭ１１のゲートは更にＰチャネルＭＯＳトランジスタＭ１２のゲートに接続される。
差動対素子であるＮチャネルＭＯＳトランジスタＭ１３、Ｍ１４のソースは上述のように定電流源であるＮチャネルＭＯＳトランジスタＭ１５のドレインに共通接続され、トランジスタＭ１３のゲートはコンパレータ１１０１の反転入力端子ｉｎｎとして機能して、トランジスタＭ１４のゲートはコンパレータ１１０１の非反転入力端子ｉｎｐとして機能する。
差動対素子のＮチャネルＭＯＳトランジスタＭ１３、Ｍ１４のドレインは、負荷素子のＰチャネルＭＯＳトランジスタＭ１１、Ｍ１２のドレインに接続される。より正確に説明すると、一方の差動対素子のＮチャネルＭＯＳトランジスタＭ１３のドレイン電流により、カレントミラー負荷の入力側ＰチャネルＭＯＳトランジスタＭ１１のドレイン電流とカレントミラー負荷の出力側ＰチャネルＭＯＳトランジスタＭ１２のドレイン電流とが決定される。更に、出力回路１１１３のＰチャネルＭＯＳトランジスタＭ１７のゲート容量は、他方の差動対素子のＮチャネルＭＯＳトランジスタＭ１４のドレインプルダウン電流とカレントミラー負荷の出力側ＰチャネルＭＯＳトランジスタＭ１２のドレインプルアップ電流との差電流によって駆動される。従って、他方の差動対素子のＮチャネルＭＯＳトランジスタＭ１４のドレインとカレントミラー負荷の出力側ＰチャネルＭＯＳトランジスタＭ１２のドレインは、差動アンプ１１１２の反転出力端子として機能する。
出力回路１１１３は、ＰチャネルＭＯＳトランジスタＭ１７とＮチャネルＭＯＳトランジスタＭ１８とによって構成されている。ＰチャネルＭＯＳトランジスタＭ１７のソースは主電源(ＶＭ)２１０の主電源電圧ＶＭに接続され、ゲートは差動アンプ１１１２の反転出力端子に接続され、ドレインは出力回路１１１３の出力端子ｏｕｔＣに接続される。ＮチャネルＭＯＳトランジスタＭ１８のソースは基準電源ＧＮＤに接続され、ゲートはバイアス生成回路１１１１のＮチャネルＭＯＳトランジスタＭ１６のドレインに生成されるバイアス電圧が供給されるので、ドレインには定電流が流れる。その結果、出力回路１１１３の出力端子ｏｕｔＣの出力容量は、ＰチャネルＭＯＳトランジスタＭ１７のドレインプルアップ電流とＮチャネルＭＯＳトランジスタＭ１８のドレインプルダウン電流との差電流によって駆動される。
コンパレータ１１０１において、トランジスタＭ１３のゲートの反転入力端子ｉｎｎの入力電圧がトランジスタＭ１４のゲートの非反転入力端子ｉｎｐの入力電圧より低い電圧である場合を想定する。この場合には、ＮチャネルＭＯＳトランジスタＭ１３のドレイン電流とカレントミラー負荷の入力側ＰチャネルＭＯＳトランジスタＭ１１のドレイン電流とカレントミラー負荷の出力側ＰチャネルＭＯＳトランジスタＭ１２のドレイン電流とは小さな電流であるのに対して、ＮチャネルＭＯＳトランジスタＭ１４のドレイン電流は大きな電流となる。その結果、出力回路１１１３のＰチャネルＭＯＳトランジスタＭ１７のゲート容量の駆動に際して、カレントミラー負荷の出力側ＰチャネルＭＯＳトランジスタＭ１２のドレインプルアップ電流よりもＮチャネルＭＯＳトランジスタＭ１４のドレインプルダウン電流が大きな電流となる。従って、出力回路１１１３では、ＰチャネルＭＯＳトランジスタＭ１７のドレインプルアップ電流がＮチャネルＭＯＳトランジスタＭ１８のドレインプルダウン電流よりも大きな電流となり、出力回路１１１３の出力端子ｏｕｔＣにはハイレベルの出力電圧が生成される。
コンパレータ１１０１において、トランジスタＭ１３のゲートの反転入力端子ｉｎｎの入力電圧がトランジスタＭ１４のゲートの非反転入力端子ｉｎｐの入力電圧より高い電圧である場合を想定する。この場合には、ＮチャネルＭＯＳトランジスタＭ１３のドレイン電流とカレントミラー負荷の入力側ＰチャネルＭＯＳトランジスタＭ１１のドレイン電流とカレントミラー負荷の出力側ＰチャネルＭＯＳトランジスタＭ１２のドレイン電流とは大きな電流であるのに対して、ＮチャネルＭＯＳトランジスタＭ１４のドレイン電流は小さな電流となる。その結果、出力回路１１１３のＰチャネルＭＯＳトランジスタＭ１７のゲート容量の駆動に際して、カレントミラー負荷の出力側ＰチャネルＭＯＳトランジスタＭ１２のドレインプルアップ電流よりもＮチャネルＭＯＳトランジスタＭ１４のドレインプルダウン電流が小さな電流となる。従って、出力回路１１１３では、ＰチャネルＭＯＳトランジスタＭ１７のドレインプルアップ電流がＮチャネルＭＯＳトランジスタＭ１８のドレインプルダウン電流よりも小さな電流となり、出力回路１１１３の出力端子ｏｕｔＣにはローレベルの出力電圧が生成される。
図６に示した実施の形態１の計測回路１１０のコンパレータ１１０１では、差動アンプ１１１２の差動対素子であるＮチャネルＭＯＳトランジスタＭ１３、Ｍ１４のための負荷素子であるＰチャネルＭＯＳトランジスタＭ１１、Ｍ１２が能動負荷として動作するカレントミラー負荷として動作するものである。従って、コンパレータ１１０１の差動増幅器としての増幅利得を、十分に大きな値に設定することが可能となる。
《電子装置の動作説明波形図》
図７は、図１乃至図６で説明した実施の形態１による電源供給回路１００を具備した電子装置１０の動作を説明するための波形図である。
図７の上部には、電源供給回路１００の第１入力端子に供給される主電源(ＶＭ)２１０の主電源電圧ＶＭの電圧波形と、電源供給回路１００の第２入力端子に供給される補助電源(ＶＢ)２２０の補助電源電圧ＶＢの電圧波形とが示されている。
図７の中央部には、電源供給回路１００の出力端子２３０に生成される出力電源電圧ＶＯＵＴの電圧波形が示されている。
図７の下部には、主電源(ＶＭ)２１０の主電源電圧ＶＭの主電源電流Ｉｖｍの電流波形と補助電源(ＶＢ)２２０の補助電源電圧ＶＢの補助電源電流Ｉｖｂの電流波形とが示されている。
図７の通常動作モードにおける時刻ｔ０では、図７の上部に示すように補助電源(ＶＢ)２２０の補助電源電圧ＶＢより主電源(ＶＭ)２１０の主電源電圧ＶＭが高い電圧であるので、図７の中央部に示すように高い電圧である主電源(ＶＭ)２１０の主電源電圧ＶＭがスイッチ(ＳＷ)回路１３０により選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。
更に図７の通常動作モードにおける時刻ｔ０では、図７の下部に示すように補助電源(ＶＢ)２２０の補助電源電圧ＶＢの補助電源電流Ｉｖｂの電流レベルは略ゼロであるのに対して、主電源電圧ＶＭの主電源電流Ｉｖｍとして負荷回路３００の負荷電流ＩLと計測回路１１０の消費電流値Ｉｄとの合計電流が流れる。
図７の時刻ｔ１は、補助電源(ＶＢ)２２０の補助電源電圧ＶＢより主電源(ＶＭ)２１０の主電源電圧ＶＭが低い電圧レベルに低下することによって電子装置１０の動作モードが通常動作モードから電源バックアップ動作モードに切り替わるタイミングである。図７の時刻ｔ１から、図７の中央部に示すように高い電圧である補助電源(ＶＢ)２２０の補助電源電圧ＶＢがスイッチ(ＳＷ)回路１３０によって選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。
更に図７の時刻ｔ１からは、補助電源(ＶＢ)２２０の補助電源電圧ＶＢの補助電源電流Ｉｖｂとして負荷回路３００の負荷電流ＩLが流れるのに対して、主電源電圧ＶＭの主電源電流Ｉｖｍとして計測回路１１０の消費電流値Ｉｄが流れるものである。
図７の時刻ｔ１’は、図５の実施の形態１による電源供給回路１００を具備した電子装置１０の内部ではローレベル“０”の負荷制御信号ＬＣに応答して負荷回路３００のメモリ３１０ではデータ保持動作だけが実行されマイコン(ＭＣＵ)３３０は低消費電力のスタンバイモードに移行してタイマー回路(ＲＴＣ)３２０は所定のタイマー動作を継続するものである。この場合には、補助電源(ＶＢ)２２０の補助電源電圧ＶＢの補助電源電流Ｉｖｂの電流レベルは、破線で示した電流波形Ｉｖｂ’に示すように低電流レベルの負荷回路３００のスタンバイモード電流Ｉｓに制御されるものである。
図７の時刻ｔ２は、図７の上部に示すように補助電源(ＶＢ)２２０の補助電源電圧ＶＢより主電源(ＶＭ)２１０の主電源電圧ＶＭが高い電圧レベルに上昇することによって電子装置１０の動作モードが電源バックアップ動作モードから通常動作モードに復帰するタイミングである。従って、図７の時刻ｔ２から、図７の中央部に示すように再び高い電圧である主電源(ＶＭ)２１０の主電源電圧ＶＭがスイッチ(ＳＷ)回路１３０によって選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成されるものとなる。
尚、各モードの切換時には、スイッチ(ＳＷ)制御回路１２０の動作電流が出力端子２３０の出力電源電圧ＶＯＵＴから供給されるが、スイッチ(ＳＷ)制御回路１２０の動作電流の電力値が小さいことと、発生時間が短いため、図７ではスイッチ(ＳＷ)制御回路１２０の動作電流は図示せずに省略されている。具体的には、時刻ｔ１の切換時には出力端子２３０の出力電源電圧ＶＯＵＴに供給している主電源(ＶＭ)２１０からスイッチ(ＳＷ)制御回路１２０の動作電流が供給され、時刻ｔ２の切換時には出力端子２３０の出力電源電圧ＶＯＵＴに供給している補助電源(ＶＢ)２２０からスイッチ(ＳＷ)制御回路１２０の動作電流が供給される。
この実施の形態１によれば、電源バックアップモードにおける補助電源(ＶＢ)２２０の補助電源電圧ＶＢによる電源バックアップ可能時間を、長期化することが可能になる。その理由は、時刻ｔ１から時刻ｔ２の間の電源バックアップ動作モード状態に、補助電源(ＶＢ)２２０の補助電源電圧ＶＢから負荷回路３００の負荷電流ＩLだけを供給して、計測回路１１０の消費電流値Ｉｄは主電源(ＶＭ)２１０の主電源電圧ＶＭから供給するためである。従って、電源バックアップ動作モード状態における補助電源(ＶＢ)２２０の消費電力を最小限に制限できるので、補助電源(ＶＢ)２２０の電池２２１による電源バックアップ可能時間を長期化することが可能となる。
更に図５に示した実施の形態１の電子装置１０では、負荷回路３００がスタンバイモードに移行して補助電源(ＶＢ)２２０から負荷回路３００に供給される負荷電流ＩLを負荷回路３００のスタンバイモード電流Ｉｓに制御できるので、補助電源(ＶＢ)２２０の電池２２１による電源バックアップ可能時間を更に長期化することが可能となる。
［実施の形態２］
図８は、実施の形態２による電源供給回路１００の構成を示す図である。
図８に示した実施の形態２による電源供給回路１００が図１乃至図７で説明した実施の形態１による電源供給回路１００と相違するのは、下記の点である。
すなわち、図８に示した実施の形態２による電源供給回路１００の測定回路１１０には、主電源(ＶＭ)２１０の主電源電圧ＶＭと基準電源ＧＮＤとの間に直列接続された３個の分圧抵抗Ｒ１１、Ｒ１２、Ｒ１３が追加されている。
更に、図８に示した実施の形態２による電源供給回路１００のスイッチ(ＳＷ)制御回路１２０の第１段目のインバータＢ２１は、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＭ２１とＮチャネルＭＯＳトランジスタＭ２２とを有している。この第１段目のインバータＢ２１には、ＣＭＯＳインバータのローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＭ２２と基準電源ＧＮＤの間にドレイン・ソース電流経路が接続されたＮチャネルＭＯＳトランジスタＭ２３が追加されている。この第１段目のインバータＢ２１に追加されたＮチャネルＭＯＳトランジスタＭ２３のゲートは、測定回路１１０の分圧抵抗Ｒ１２、Ｒ１３の共通接続ノードに接続されている。
更に、図８に示した実施の形態２による電源供給回路１００のスイッチ(ＳＷ)制御回路１２０には、電源供給回路１００の出力端子２３０の出力電源電圧ＶＯＵＴと第２段目のインバータＢ２２の入力端子との間に接続された高抵抗のプルアップ抵抗Ｒ２１が追加されている。
更に、図８に示した実施の形態２による電源供給回路１００のスイッチ(ＳＷ)回路１３０は、詳細は図示されていないが、図１乃至図７で説明した実施の形態１の電源供給回路１００のスイッチ(ＳＷ)回路１３０と全く同様に構成されている。
従って、図８に示した実施の形態２による電源供給回路１００では、図１乃至図７で説明した実施の形態１と同様に補助電源(ＶＢ)２２０の補助電源電圧ＶＢより主電源(ＶＭ)２１０の主電源電圧ＶＭが高い電圧である場合には、主電源(ＶＭ)２１０の主電源電圧ＶＭがスイッチ(ＳＷ)回路１３０により選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。それと反対に、補助電源(ＶＢ)２２０の補助電源電圧ＶＢよりも主電源(ＶＭ)２１０の主電源電圧ＶＭが低い電圧である場合には、補助電源(ＶＢ)２２０の補助電源電圧ＶＢがスイッチ(ＳＷ)回路１３０によって選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。
更に、図８に示した実施の形態２による電源供給回路１００では、図１乃至図７で説明した実施の形態１と異なり、主電源(ＶＭ)２１０の主電源電圧ＶＭが所定の参照電圧よりも高い状態から所定の参照電圧よりも低い状態に変化することに応答して、スイッチ(ＳＷ)回路１３０に追加されたＮチャネルＭＯＳトランジスタＭ２３がオン状態からオフ状態に制御される。これは、計測回路１１０のコンパレータ１１０１に供給される主電源(ＶＭ)２１０の主電源電圧ＶＭが、コンパレータ１１０１の動作下限電圧ＶＭＭｉｎより高い状態からコンパレータ１１０１の動作下限電圧ＶＭＭｉｎより低い状態に変化することに応答してスイッチ(ＳＷ)回路１３０に追加されたＮチャネルＭＯＳトランジスタＭ２３がオン状態からオフ状態に制御されることに対応する。
その結果、主電源電圧ＶＭの動作下限電圧ＶＭＭｉｎより高い状態から動作下限電圧ＶＭＭｉｎより低い状態への変化に応答してＮチャネルＭＯＳトランジスタＭ２３がオン状態からオフ状態に制御されるので、スイッチ(ＳＷ)制御回路１２０の第１段目のＣＭＯＳインバータＢ２１のローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＭ２２が強制的にオフ状態に制御される。従って、スイッチ(ＳＷ)制御回路１２０の第１段目のＣＭＯＳインバータＢ２１の出力端子が、抵抗Ｒ２１によって出力端子２３０の出力電源電圧ＶＯＵＴにプルアップされる。その結果、スイッチ(ＳＷ)回路１３０によって、主電源(ＶＭ)２１０の主電源電圧ＶＭの選択状態から補助電源(ＶＢ)２２０の補助電源電圧ＶＢの選択状態に切り換えられる。
図８に示した実施の形態２によるスイッチ(ＳＷ)制御回路１２０に追加されたプルアップ抵抗Ｒ２１は、第１段目のＣＭＯＳインバータＢ２１のローサイドのＮチャネルＭＯＳトランジスタＭ２２が強制的にオフ状態に制御された場合に、第１段目のＣＭＯＳインバータＢ２１の出力端子を出力端子２３０の出力電源電圧ＶＯＵＴの電圧レベルまで確実にプルアップする機能を有するものである。
例えば、計測回路１１０のコンパレータ１１０１の動作下限電圧ＶＭＭｉｎは１．４ボルトであり、スイッチ(ＳＷ)制御回路１２０の第１段目のインバータＢ２１に追加のＮチャネルＭＯＳトランジスタＭ２３のゲート・ソース間しきい値電圧は０．７ボルトである。
図８に示した実施の形態２では、測定回路１１０で主電源(ＶＭ)２１０の主電源電圧ＶＭと基準電源ＧＮＤとの間に直列接続された３個の分圧抵抗Ｒ１１、Ｒ１２、Ｒ１３の抵抗値の間には、Ｒ１１＋Ｒ１２＝Ｒ１３の関係に設定されている。
従って、主電源(ＶＭ)２１０の主電源電圧ＶＭが計測回路１１０のコンパレータ１１０１の動作下限電圧ＶＭＭｉｎの１．４ボルトより高い場合には、測定回路１１０の分圧抵抗Ｒ１２、Ｒ１３の共通接続ノードの電圧はＮチャネルＭＯＳトランジスタＭ２３のゲート・ソース間しきい値電圧０．７ボルトより高い電圧となる。この場合には、測定回路１１０の分圧抵抗Ｒ１２、Ｒ１３の共通接続ノードの電圧により、ＮチャネルＭＯＳトランジスタＭ２３はオン状態に制御される。
それに対して、主電源(ＶＭ)２１０の主電源電圧ＶＭが計測回路１１０のコンパレータ１１０１の動作下限電圧ＶＭＭｉｎの１．４ボルトより低い場合には、測定回路１１０の分圧抵抗Ｒ１２、Ｒ１３の共通接続ノードの電圧はＮチャネルＭＯＳトランジスタＭ２３のゲート・ソース間しきい値電圧０．７ボルトより低い電圧となる。この場合には、測定回路１１０の分圧抵抗Ｒ１２、Ｒ１３の共通接続ノードの電圧により、ＮチャネルＭＯＳトランジスタＭ２３はオフ状態に制御される。従って、スイッチ(ＳＷ)制御回路１２０の第１段目のＣＭＯＳインバータＢ２１のローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＭ２２が強制的にオフ状態に制御される。従って、第１段目のＣＭＯＳインバータＢ２１の出力端子が、抵抗Ｒ２１によって出力端子２３０の出力電源電圧ＶＯＵＴにプルアップされる。その結果、スイッチ(ＳＷ)回路１３０によって、主電源(ＶＭ)２１０の主電源電圧ＶＭの選択状態から補助電源(ＶＢ)２２０の補助電源電圧ＶＢの選択状態に切り換えられる。
従って、図８に示した実施の形態２によれば、主電源(ＶＭ)２１０の主電源電圧ＶＭがコンパレータ１１０１の動作下限電圧ＶＭＭｉｎの１．４ボルトよりも低い電圧に低下して、コンパレータ１１０１による主電源電圧ＶＭと補助電源電圧ＶＢとの電圧比較動作が停止される際に、スイッチ(ＳＷ)回路１３０の選択動作を強制設定することが可能となる。すなわち、この強制設定された選択動作では、コンパレータ１１０１による主電源電圧ＶＭと補助電源電圧ＶＢとの電圧比較動作とは無関係に、補助電源(ＶＢ)２２０の補助電源電圧ＶＢがスイッチ(ＳＷ)回路１３０によって選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成されるものである。
［実施の形態３］
図９は、実施の形態３による電源供給回路１００の構成を示す図である。
図９に示した実施の形態３による電源供給回路１００が図１乃至図７に示した実施の形態１および図８に示した実施の形態２による電源供給回路１００と相違するのは、下記の点である。
すなわち、図９に示した実施の形態３による電源供給回路１００においては、測定回路１１０に他のコンパレータ１１０２と基準電圧生成回路１１０３とが追加され、スイッチ(ＳＷ)制御回路１２０には第１段目のインバータＢ２１の入力端子には２入力ＡＮＤゲートＡ２１が追加接続されている。
図９に示した実施の形態３による電源供給回路１００の測定回路１１０においては、抵抗Ｒ１１の一端とコンパレータ１１０１の非反転入力端子(＋)に主電源(ＶＭ)２１０の主電源電圧ＶＭが供給され、抵抗Ｒ１１の他端は他のコンパレータ１１０２の非反転入力端子(＋)に接続されている。他のコンパレータ１１０２の反転入力端子(−)には基準電圧生成回路１１０３から生成される基準電圧が供給され、抵抗Ｒ１１の他端と他のコンパレータ１１０２の非反転入力端子(＋)とは直列接続された２個の抵抗Ｒ１２、Ｒ１３を介して基準電源(ＧＮＤ)に接続されている。
測定回路１１０のコンパレータ１１０１の出力端子と他のコンパレータ１１０２の出力端子は、スイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１の第１入力端子と第２入力端子にそれぞれ接続されて、２入力ＡＮＤゲートＡ２１の出力端子は第１段目のインバータＢ２１の入力端子に接続されている。
補助電源(ＶＢ)２２０の電池２２１の残容量の低下等に起因してコンパレータ１１０１による主電源電圧ＶＭと補助電源電圧ＶＢとの電圧比較動作によって電源電圧ＶＭ≧ＶＢの大小関係が計測されて、スイッチ(ＳＷ)回路１３０が高い電圧である主電源(ＶＭ)２１０の主電源電圧ＶＭを選択して出力電源電圧ＶＯＵＴとして出力端子２３０に生成するものである。しかし、この状態において、主電源(ＶＭ)２１０の主電源電圧ＶＭがコンパレータ１１０１の動作下限電圧ＶＭＭｉｎよりも低い電圧に低下して、コンパレータ１１０１による主電源電圧ＶＭと補助電源電圧ＶＢとの電圧比較動作が停止される危険性がある。
図９に示した実施の形態３による電源供給回路１００では、この状態で主電源(ＶＭ)２１０の主電源電圧ＶＭがコンパレータ１１０１の動作下限電圧ＶＭＭｉｎより低い電圧に低下する以前に、以下に説明する強制設定動作が実行される。すなわち、主電源(ＶＭ)２１０の主電源電圧ＶＭの低下により、他のコンパレータ１１０２の反転入力端子(−)に基準電圧生成回路１１０３から供給される基準電圧よりも他のコンパレータ１１０２の非反転入力端子(＋)に供給される測定回路１１０の分圧抵抗Ｒ１１、Ｒ１２の共通接続ノードの電圧が低下する。従って、測定回路１１０の他のコンパレータ１１０２の出力端子の出力電圧はローレベルに設定されるので、スイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１の第２入力端子の入力電圧はローレベル“０”に強制的に設定される。その結果、第１段目のＣＭＯＳインバータＢ２１の出力端子が出力端子２３０の出力電源電圧ＶＯＵＴにプルアップされる。従って、スイッチ(ＳＷ)回路１３０によって、主電源(ＶＭ)２１０の主電源電圧ＶＭの選択状態から補助電源(ＶＢ)２２０の補助電源電圧ＶＢの選択状態に切り換えられる。
例えば、計測回路１１０のコンパレータ１１０１と他のコンパレータ１１０２の動作下限電圧ＶＭＭｉｎは２．０ボルトであって、基準電圧生成回路１１０３から生成される基準電圧は温度依存性が実質的に無視可能なシリコンのバンドギャップリファレンス電圧の１．２ボルトである。従って、主電源(ＶＭ)２１０の主電源電圧ＶＭが動作下限電圧ＶＭＭｉｎの２．０ボルトである場合には、分圧抵抗Ｒ１１の両端に０．８ボルトの電圧降下が発生して、２個直列接続の分圧抵抗Ｒ１２、Ｒ１２には１．２ボルトの電圧降下が発生するように、３個の分圧抵抗Ｒ１１、Ｒ１２、Ｒ１３の抵抗値が設定される。
従って、主電源(ＶＭ)２１０の主電源電圧ＶＭが動作下限電圧ＶＭＭｉｎの２．０ボルトよりも高い電圧である場合には、他のコンパレータ１１０２の反転入力端子(−)に基準電圧生成回路１１０３から供給される基準電圧よりも他のコンパレータ１１０２の非反転入力端子(＋)に供給される測定回路１１０の分圧抵抗Ｒ１１、Ｒ１２の共通接続ノードの電圧が高レベルとなる。従って、測定回路１１０の他のコンパレータ１１０２の出力端子の出力電圧はハイレベルに設定されるので、スイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１の第２入力端子の入力電圧はハイレベル“１”に設定される。その結果、スイッチ(ＳＷ)制御回路１２０によるスイッチ(ＳＷ)回路１３０の選択動作は、コンパレータ１１０１による主電源電圧ＶＭと補助電源電圧ＶＢとの電圧比較動作によって判定される電源電圧ＶＭ≧ＶＢの大小関係によって決定される。従って、補助電源(ＶＢ)２２０の補助電源電圧ＶＢより主電源(ＶＭ)２１０の主電源電圧ＶＭが高い電圧である場合には、主電源(ＶＭ)２１０の主電源電圧ＶＭがスイッチ(ＳＷ)回路１３０により選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。それと反対に補助電源(ＶＢ)２２０の補助電源電圧ＶＢよりも主電源(ＶＭ)２１０の主電源電圧ＶＭが低い電圧である場合には、補助電源(ＶＢ)２２０の補助電源電圧ＶＢがスイッチ(ＳＷ)回路１３０によって選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。
しかし、主電源(ＶＭ)２１０の主電源電圧ＶＭが動作下限電圧ＶＭＭｉｎの２．０ボルトよりも低い電圧である場合には、他のコンパレータ１１０２の反転入力端子(−)に基準電圧生成回路１１０３から供給される基準電圧よりも他のコンパレータ１１０２の非反転入力端子(＋)に供給される測定回路１１０の分圧抵抗Ｒ１１、Ｒ１２の共通接続ノードの電圧が低レベルとなる。従って、測定回路１１０の他のコンパレータ１１０２の出力端子の出力電圧はローレベルに設定されるので、スイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１の第２入力端子の入力電圧はローレベル“０”に強制設定される。その結果、スイッチ(ＳＷ)制御回路１２０によるスイッチ(ＳＷ)回路１３０の選択動作は、コンパレータ１１０１による主電源電圧ＶＭと補助電源電圧ＶＢとの電圧比較動作と無関係になり、補助電源(ＶＢ)２２０の補助電源電圧ＶＢがスイッチ(ＳＷ)回路１３０によって選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成される。
尚、図９に示した実施の形態３による電源供給回路１００においては、図５に示した実施の形態１による電源供給回路１００と同様に電源バックアップ動作モードではローレベル“０”の負荷制御信号ＬＣに応答して負荷回路３００が低消費電力状態に制御される。すなわち、負荷回路３００ではＳＲＡＭによって構成されたメモリ３１０のリード動作およびライト動作のメモリアクセス動作が禁止され、データ保持動作だけが実行される。更にローレベル“０”の負荷制御信号ＬＣに応答してマイコン(ＭＣＵ)３３０は低消費電力のスタンバイモードに移行する一方、タイマー回路(ＲＴＣ)３２０は所定のタイマー動作を継続する。
［実施の形態４］
図１０は、実施の形態４による電源供給回路１００の構成を示す図である。
図１０に示した実施の形態４による電源供給回路１００が図９に示した実施の形態３による電源供給回路１００と相違するのは、下記の点である。
すなわち、図１０に示した実施の形態４による電源供給回路１００では、測定回路１１０のコンパレータ１１０１の出力端子および他のコンパレータ１１０２の出力端子とスイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１の第１入力端子および第２入力端子の間にレベルシフト回路１１０４が追加されている。
すなわち、測定回路１１０のコンパレータ１１０１の出力端子にはレベルシフト回路１１０４の第１入力端子が接続され、測定回路１１０の他のコンパレータ１１０２の出力端子にはレベルシフト回路１１０４の第２入力端子が接続されている。更に、スイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１の第１入力端子にはレベルシフト回路１１０４の第１出力端子が接続されて、スイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１の第２入力端子にはレベルシフト回路１１０４の第２出力端子が接続されている。
上述した図９に示した実施の形態３による電源供給回路１００で、初期条件としての電源電圧ＶＭ＜ＶＢの大小関係に応答して補助電源(ＶＢ)２２０の補助電源電圧ＶＢがスイッチ(ＳＷ)回路１３０によって選択され出力端子２３０から出力電源電圧ＶＯＵＴとして生成される状態を想定する。この場合には、電源供給回路１００の出力端子２３０に出力電源電圧ＶＯＵＴとして出力される高い電圧の補助電源電圧ＶＢが、スイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１に動作電源電圧として供給されている。更に図９に示した実施の形態３による電源供給回路１００の初期条件として、主電源(ＶＭ)２１０の主電源電圧ＶＭが動作下限電圧ＶＭＭｉｎの２．０ボルトよりも高い電圧である。その結果、他のコンパレータ１１０２の反転入力端子(−)に基準電圧生成回路１１０３から供給される基準電圧よりも非反転入力端子(＋)に供給される測定回路１１０の分圧抵抗Ｒ１１、Ｒ１２の共通接続ノードの電圧が高レベルとなる。従って、測定回路１１０の他のコンパレータ１１０２の出力端子から、主電源電圧ＶＭ(＜ＶＢ)の電圧レベルを有するハイレベルの出力信号が生成される。
図９に示した実施の形態３による電源供給回路１００のスイッチ(ＳＷ)制御回路１２０に含まれた２入力ＡＮＤゲートＡ２１のハイサイド側のＰチャネルＭＯＳトランジスタのしきい値電圧を、ＶthP(負の電圧値)と想定する。測定回路１１０中のコンパレータ１１０１、１１０２に供給される主電源(ＶＭ)２１０の主電源電圧ＶＭと電源供給回路１００の出力端子２３０の出力電源電圧ＶＯＵＴとしてスイッチ(ＳＷ)制御回路１２０に供給される補助電源(ＶＢ)２２０の補助電源電圧ＶＢとＰチャネルＭＯＳトランジスタのしきい値電圧ＶthPとに、着目する。これらの間に電源電圧ＶＭ＜ＶＢ−｜ＶthP｜の関係が成立するように主電源(ＶＭ)２１０の主電源電圧ＶＭの電源レベルが低下することによって、２入力ＡＮＤゲートＡ２１の回路構成によっては、２入力ＡＮＤゲートＡ２１に無視できない電流レベルの貫通電流が流れる。
それに対して図１０に示した実施の形態４による電源供給回路１００で、測定回路１１０のコンパレータ１１０１の出力端子および他のコンパレータ１１０２の出力端子とスイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１の第１入力端子および第２入力端子の間に追加されたレベルシフト回路１１０４は、上述した貫通電流の問題を解消するものである。
すなわち、図１０に示した実施の形態４の電源供給回路１００に追加されたレベルシフト回路１１０４は、コンパレータ１１０１、１１０２の出力端子から生成される主電源電圧ＶＭ(＜ＶＢ)の電圧レベルを有するハイレベルの出力信号を明確なハイレベルを有するレベルシフト出力信号に変換する機能を有するものである。この図１０のレベルシフト回路１１０４によって実現される明確なハイレベルは、スイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１に供給される電源供給回路１００の出力端子２３０の出力電源電圧ＶＯＵＴとして出力される高い電圧の補助電源電圧ＶＢの電圧レベルに設定される。その結果、図１０に示したように、レベルシフト回路１１０４の入力回路と出力回路に主電源(ＶＭ)２１０の主電源電圧ＶＭと出力端子２３０の出力電源電圧ＶＯＵＴがそれぞれ動作電源電圧として供給されている。
《レベルシフト回路の信号伝達回路》
図１１は、図１０に示した実施の形態４のレベルシフト回路１１０４の第１入力端子および第２入力端子と第１出力端子および第２出力端子との間の信号伝達回路の構成を示す図である。
図１１に示すように、レベルシフト回路１１０４の信号伝達回路は、入力段ＣＭＯＳインバータＢ３１と中間段ＣＭＯＳレベルアップ回路Ｂ３２と出力段ＣＭＯＳインバータＢ３３とによって構成されている。
入力段ＣＭＯＳインバータＢ３１は主電源(ＶＭ)２１０の主電源電圧ＶＭと基準電源(ＧＮＤ)の間に接続され、入力段ＣＭＯＳインバータＢ３１の入力端子にレベルシフト回路１１０４の第１入力端子および第２入力端子の入力信号ｉｎＬが供給される。
中間段ＣＭＯＳレベルアップ回路Ｂ３２は、ハイサイド素子であるＰチャネルＭＯＳトランジスタＭ３１、Ｍ３２とローサイド素子であるＮチャネルＭＯＳトランジスタＭ３３、Ｍ３４とによって構成されている。電源供給回路１００の出力端子２３０の出力電源電圧ＶＯＵＴにはハイサイド素子であるＰチャネルＭＯＳトランジスタＭ３１、Ｍ３２のソースが接続され、基準電源(ＧＮＤ)にはローサイド素子であるＮチャネルＭＯＳトランジスタＭ３３、Ｍ３４のソースが接続される。中間段ＣＭＯＳレベルアップ回路Ｂ３２では、ＰチャネルＭＯＳトランジスタＭ３１のドレインはＮチャネルＭＯＳトランジスタＭ３３のドレインと接続され、ＰチャネルＭＯＳトランジスタＭ３２のドレインはＮチャネルＭＯＳトランジスタＭ３４のドレインと接続されている。ハイサイド素子であるＰチャネルＭＯＳトランジスタＭ３１、Ｍ３２はデータラッチ型負荷を構成するように、ＰチャネルＭＯＳトランジスタＭ３１、Ｍ３２のゲートとドレインがいわゆるクロスカップルの形態で接続されている。
ローサイド素子のＮチャネルＭＯＳトランジスタＭ３３のゲートには入力段ＣＭＯＳインバータＢ３１の出力信号が供給され、ローサイド素子のＮチャネルＭＯＳトランジスタＭ３４のゲートには入力段ＣＭＯＳインバータＢ３１の入力端子の入力信号ｉｎＬが供給される。
中間段ＣＭＯＳレベルアップ回路Ｂ３２のＰチャネルＭＯＳトランジスタＭ３２のドレインとＮチャネルＭＯＳトランジスタＭ３４のドレインの共通接続ノードは、中間段ＣＭＯＳレベルアップ回路Ｂ３２の出力端子として機能する。
出力段ＣＭＯＳインバータＢ３３の入力端子に中間段ＣＭＯＳレベルアップ回路Ｂ３２の出力端子の出力信号が供給され、出力段ＣＭＯＳインバータＢ３３の出力端子ｏｕｔＬからは上述した明確なハイレベルを有するレベルシフト出力信号が生成される。
図１１に示したレベルシフト回路１１０４の入力端子での入力信号ｉｎＬがローレベルである場合には、入力段ＣＭＯＳインバータＢ３１の出力信号はハイレベルとなるので、中間段ＣＭＯＳレベルアップ回路Ｂ３２ではＮチャネルＭＯＳトランジスタＭ３３はオン状態となってＮチャネルＭＯＳトランジスタＭ３４はオフ状態となる。従って、中間段ＣＭＯＳレベルアップ回路Ｂ３２のＰチャネルＭＯＳトランジスタＭ３１はオフ状態となって、ＰチャネルＭＯＳトランジスタＭ３２はオン状態となる。その結果、中間段ＣＭＯＳレベルアップ回路Ｂ３２のＰチャネルＭＯＳトランジスタＭ３２とＮチャネルＭＯＳトランジスタＭ３４との共通ドレイン接続ノードの出力端子は出力端子２３０の出力電源電圧ＶＯＵＴの電圧レベルを有するハイレベルとなる。従って、中間段ＣＭＯＳレベルアップ回路Ｂ３２のハイレベルの出力信号に応答して、出力段ＣＭＯＳインバータＢ３３の出力端子ｏｕｔＬから、基準電源(ＧＮＤ)の電圧レベルを有するローレベルのレベルシフト出力信号が生成される。
図１１に示したレベルシフト回路１１０４の入力端子での入力信号ｉｎＬがハイレベルである場合には、入力段ＣＭＯＳインバータＢ３１の出力信号はローレベルとなるので、中間段ＣＭＯＳレベルアップ回路Ｂ３２ではＮチャネルＭＯＳトランジスタＭ３３はオフ状態となってＮチャネルＭＯＳトランジスタＭ３４はオン状態となる。従って、中間段ＣＭＯＳレベルアップ回路Ｂ３２のＰチャネルＭＯＳトランジスタＭ３１はオン状態となって、ＰチャネルＭＯＳトランジスタＭ３２はオフ状態となる。その結果、中間段ＣＭＯＳレベルアップ回路Ｂ３２のＰチャネルＭＯＳトランジスタＭ３２とＮチャネルＭＯＳトランジスタＭ３４との共通ドレイン接続ノードの出力端子は基準電源(ＧＮＤ)の電圧レベルを有するローレベルとなる。従って、中間段ＣＭＯＳレベルアップ回路Ｂ３２のローレベルの出力信号に応答して、出力段ＣＭＯＳインバータＢ３３の出力端子ｏｕｔＬから、出力端子２３０の出力電源電圧ＶＯＵＴの電圧レベルの明確なハイレベルを有するレベルシフト出力信号が生成される。
以上説明した図１０と図１１に示した実施の形態４の電源供給回路１００によれば、スイッチ(ＳＷ)制御回路１２０に含まれた２入力ＡＮＤゲートＡ２１の貫通電流と無駄な消費電力を低減することが可能となる。
［実施の形態５］
図１２は、実施の形態５による電源供給回路１００の構成を示す図である。
図１２に示した実施の形態５による電源供給回路１００は、図８の実施の形態２による電源供給回路１００と図９の実施の形態３による電源供給回路１００とを組み合わせ、更にスイッチ(ＳＷ)制御回路１２０の２入力ＡＮＤゲートＡ２１と基準電源(ＧＮＤ)との間にＮチャネルＭＯＳトランジスタＭ２４が追加されたものである。
従って、図１２に示した実施の形態５による電源供給回路１００では、図８に示した実施の形態２による電源供給回路１００と同様に主電源(ＶＭ)２１０の主電源電圧ＶＭがコンパレータ１１０１の動作下限電圧ＶＭＭｉｎも低い電圧に低下して、コンパレータ１１０１の電圧比較動作が停止される際に、スイッチ(ＳＷ)回路１３０の選択動作の強制設定が可能となる。すなわち、この強制設定された選択動作においては、コンパレータ１１０１による主電源電圧ＶＭと補助電源電圧ＶＢとの電圧比較動作と無関係に、補助電源(ＶＢ)２２０の補助電源電圧ＶＢがスイッチ(ＳＷ)回路１３０により選択されて出力端子２３０から出力電源電圧ＶＯＵＴとして生成されるものである。
更に図１２に示した実施の形態５による電源供給回路１００では、上述したように主電源(ＶＭ)２１０の主電源電圧ＶＭの電源レベルの低下により測定回路１１０のコンパレータ１１０１と他のコンパレータ１１０２の両者から主電源電圧ＶＭ(＜ＶＢ)の電圧レベルを有する出力信号が生成される場合に、２入力ＡＮＤゲートＡ２１の貫通電流が流れることを解消することが可能となる。すなわち、主電源(ＶＭ)２１０の主電源電圧ＶＭがコンパレータ１１０１、１１０２の動作下限電圧ＶＭＭｉｎより低下すると、測定回路１１０の分圧抵抗Ｒ１２、Ｒ１３の共通接続ノードの電圧により、ＮチャネルＭＯＳトランジスタＭ２３、Ｍ２４はオフ状態に制御される。従って、２入力ＡＮＤゲートＡ２１と基準電源(ＧＮＤ)との間に接続されたＮチャネルＭＯＳトランジスタＭ２４のオフ状態によって、２入力ＡＮＤゲートＡ２１の貫通電流が流れることを解消することが可能となる。更に、ＮチャネルＭＯＳトランジスタＭ２３のオフ状態によって、スイッチ(ＳＷ)制御回路１２０の第１段目のＣＭＯＳインバータＢ２１のローサイドスイッチ素子のＮチャネルＭＯＳトランジスタＭ２２が強制的にオフ状態に制御される。従って、スイッチ(ＳＷ)制御回路１２０の第１段目のＣＭＯＳインバータＢ２１のハイサイドスイッチ素子のＰチャネルＭＯＳトランジスタＭ２１が強制的にオン状態に制御されて、第１段目のＣＭＯＳインバータＢ２１の出力端子が出力端子２３０の出力電源電圧ＶＯＵＴにプルアップされる。その結果、スイッチ(ＳＷ)回路１３０によって、主電源(ＶＭ)２１０の主電源電圧ＶＭの選択状態から補助電源(ＶＢ)２２０の補助電源電圧ＶＢの選択状態に切り換えられるものである。
［実施の形態６］
図１３は、実施の形態６による電源供給回路１００の構成を示す図である。
図１３に示す実施の形態６による電源供給回路１００が図１２に示した実施の形態５による電源供給回路１００と相違するのは、下記の点である。
すなわち、図１３に示す実施の形態６による電源供給回路１００においては、図１０に示した実施の形態４によるレベルシフト回路１１０４が追加されている。
従って、図１３に示した実施の形態６による電源供給回路１００では、主電源(ＶＭ)２１０の主電源電圧ＶＭが低下する場合に、２入力ＡＮＤゲートＡ２１に接続されたＮチャネルＭＯＳトランジスタＭ２４のオフ状態とレベルシフト回路１１０４によるレベル変換機能とによって２入力ＡＮＤゲートＡ２１の貫通電流を解消することが可能となる。
［実施の形態７］
図１４は、実施の形態７による電源供給回路１００の構成を示す図である。
図１４に示した実施の形態７による電源供給回路１００が図１に示した実施の形態１による電源供給回路１００と相違するのは、下記の点である。
すなわち、図１４に示した実施の形態７による電源供給回路１００では、図１０に示した実施の形態４によるレベルシフト回路１１０４が追加されている。
従って、図１４に示した実施の形態７による電源供給回路１００では、主電源(ＶＭ)２１０の主電源電圧ＶＭが低下する場合に、スイッチ(ＳＷ)制御回路１２０の第１段目ＣＭＯＳインバータＢ２１に接続されたレベルシフト回路１１０４によるレベル変換機能によって第１段目ＣＭＯＳインバータＢ２１の貫通電流を解消することが可能となる。
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、図１４に示した実施の形態７と同様に、図５に示した実施の形態１による電源供給回路１００を具備した電子装置１０の他の構成において、計測回路１１０のコンパレータ１１０１の出力端子とスイッチ(ＳＷ)制御回路１２０の第１インバータＢ２１の入力端子の間にレベルシフト回路１１０４を追加することも可能である。
更に図８に示した実施の形態２による電源供給回路１００を具備した電子装置１０の構成において、計測回路１１０のコンパレータ１１０１の出力端子とスイッチ(ＳＷ)制御回路１２０の第１インバータＢ２１の入力端子の間にレベルシフト回路１１０４を追加することも可能である。
また更に、スイッチ(ＳＷ)回路１３０を構成するスイッチ素子Ｍ３ｍ、Ｍ３ｂはＭＯＳトランジスタのみに限定されるものではなく、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)や、ＳＣＲ(Silicon Controlled Rectifier)やサイリスタと呼ばれる制御整流素子を使用することが可能である。
また、計測回路１１０とスイッチ(ＳＷ)制御回路１２０とスイッチ(ＳＷ)回路１３０とが集積化された電源供給回路１００は、半導体集積回路のモノリシック半導体チップのみに限定されるものではない。例えば、スイッチ(ＳＷ)回路１３０を構成するスイッチ素子Ｍ３ｍ、Ｍ３ｂのパワー半導体チップと、計測回路１１０とスイッチ(ＳＷ)制御回路１２０とが集積化されたＣＭＯＳ半導体集積回路の半導体チップとを、１個の樹脂封止パッケージに封止したハイブリッド型半導体集積回路に構成することも可能である。このハイブリッド型の半導体デバイスは、半導体業界でシステム・イン・パッケージ(ＳＩＣ：System In Package)またはマルチ・チップ・モジュール(ＭＣＰ：Multi-Chip Module)と呼ばれるものある。
また更に、負荷回路３００として構成された半導体集積回路は、メモリ３１０とタイマー回路３２０とマイコン(ＭＣＵ)３３０とが集積化された半導体チップのみに限定されるものではない。例えば、負荷回路３００としての半導体集積回路は、動画処理プロセッサ等の大規模論理機能を有するＩＰコアが集積化された半導体チップにも適用可能であることは言うまでもない。
１０…電子装置
１００…電源供給回路
２１０…主電源(ＶＭ)
２２０…補助電源(ＶＢ)
２００…基準電源(ＧＮＤ)
３００…負荷回路
１１０…計測回路
１２０…スイッチ(ＳＷ)制御回路
１３０…スイッチ(ＳＷ)回路
１１０１…コンパレータ
Ｂ２１、Ｂ２２…インバータ
Ｍ３ｍ…Ｐチャネル・第１ＭＯＳトランジスタ
Ｍ３ｂ…Ｐチャネル・第２ＭＯＳトランジスタＭ３ｂ
２３０…出力端子
３１０…メモリ
３２０…タイマー回路
３３０…マイコン

Claims (20)

  1. 第１入力端子と第２入力端子と出力端子とを有する電源供給回路を含む半導体集積回路であって、
    前記第１入力端子には主電源からの主電源電圧が供給可能とされて、前記第２入力端子には補助電源からの補助電源電圧が供給可能とされて、前記出力端子から生成される出力電源電圧が負荷に供給可能とされ、
    前記電源供給回路は、計測回路と、スイッチ制御回路と、スイッチ回路とを具備して、
    前記スイッチ回路は、前記第１入力端子と前記出力端子との間に接続された第１スイッチ素子と、前記第２入力端子と前記出力端子との間に接続された第２スイッチ素子とを含み、
    前記計測回路は前記第１入力端子に供給される前記主電源電圧によって動作して、前記第１入力端子に供給される前記主電源電圧と前記第２入力端子に供給される前記補助電源電圧とを比較して、
    前記スイッチ制御回路は、前記計測回路の判定信号に応答して、前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とを制御して、
    前記第１入力端子に供給される前記主電源電圧が前記第２入力端子に供給される前記補助電源電圧よりも高い電圧である場合には、前記計測回路の判定信号に応答して、前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とはそれぞれオン状態とオフ状態とに制御され、
    前記第１入力端子に供給される前記主電源電圧が前記第２入力端子に供給される前記補助電源電圧よりも低い電圧である場合には、前記計測回路の判定信号に応答して、前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とはそれぞれオフ状態とオン状態とに制御される
    半導体集積回路。
  2. 請求項１において、
    前記計測回路は、前記第１入力端子に供給される前記主電源電圧によって動作して前記第１入力端子に供給される前記主電源電圧と前記第２入力端子に供給される前記補助電源電圧とを比較するコンパレータを含み、
    前記計測回路の前記判定信号が、前記コンパレータの出力端子から、生成される
    半導体集積回路。
  3. 請求項２において、
    前記スイッチ回路の前記第１入力端子と前記出力端子との間に接続された前記第１スイッチ素子に、前記出力端子から前記第１入力端子への逆流を防止する構成が採用されて、
    前記スイッチ回路の前記第２入力端子と前記出力端子との間に接続された前記第２スイッチ素子に、前記出力端子から前記第２入力端子への逆流を防止する構成が採用された
    半導体集積回路。
  4. 請求項３において、
    前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とはそれぞれ、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを含み、
    前記出力端子から前記第１入力端子への逆流を防止する前記構成と前記出力端子から前記第２入力端子への逆流を防止する前記構成とは、前記第１ＭＯＳトランジスタのドレインと基板との間の寄生ダイオードと前記第２ＭＯＳトランジスタのドレインと基板との間の寄生ダイオードとをそれぞれ含む
    半導体集積回路。
  5. 請求項４において、
    前記電源供給回路の前記出力端子から生成される前記出力電源電圧が供給される前記負荷は、内部コア回路を含み、
    前記第１入力端子に供給される前記主電源電圧が前記第２入力端子に供給される前記補助電源電圧よりも低い電圧である場合には、前記計測回路の判定信号に応答して前記電源供給回路から前記負荷に供給される負荷制御信号によって前記内部コア回路は低消費電力モードに制御される
    半導体集積回路。
  6. 請求項２において、
    前記スイッチ制御回路は、前記計測回路の前記判定信号が入力端子に供給される第１インバータと、前記第１インバータの出力信号が入力端子に供給される第２インバータとを含み、
    前記スイッチ回路の前記第１スイッチ素子の前記第１ＭＯＳトランジスタと前記第２スイッチ素子の前記第２ＭＯＳトランジスタとは、ＰチャネルＭＯＳトランジスタであり、
    前記スイッチ回路の前記第１ＭＯＳトランジスタのゲートと前記第２ＭＯＳトランジスタのゲートとは、前記スイッチ制御回路の前記第１インバータの前記出力信号と前記第２インバータの出力信号とによってそれぞれ駆動される
    半導体集積回路。
  7. 請求項６において、
    前記第１入力端子に供給される前記主電源電圧が前記コンパレータの動作下限電圧より低い電圧に低下することに応答して、前記スイッチ制御回路は前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とをそれぞれオフ状態とオン状態とに制御する
    半導体集積回路。
  8. 請求項７において、
    前記スイッチ制御回路は、そのドレイン・ソース電流経路が前記第１インバータと基準電位との間に接続されたＮチャネル制御ＭＯＳトランジスタを更に含み、
    前記第１入力端子に供給される前記主電源電圧が前記コンパレータの前記動作下限電圧より低い電圧に低下することに応答して、前記Ｎチャネル制御ＭＯＳトランジスタがオフ状態に制御され、前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とがそれぞれオフ状態とオン状態に制御される
    半導体集積回路。
  9. 請求項７において、
    前記計測回路は、前記第１入力端子に供給される前記主電源電圧によって動作して、前記コンパレータの動作下限電圧よりも低い電圧に前記第１入力端子に供給される前記主電源電圧が低下すること検出する他のコンパレータを更に含み、
    前記スイッチ制御回路は、第１入力端子と第２入力端子と出力端子を有する２入力ＡＮＤゲートを更に含み、
    前記計測回路の前記コンパレータの出力信号と他のコンパレータの出力信号とが、前記スイッチ制御回路の前記２入力ＡＮＤゲートの前記第１入力端子と前記第２入力端子とに、それぞれ供給される。
    前記スイッチ制御回路の前記２入力ＡＮＤゲートの前記出力端子が、前記第１インバータの前記入力端子に接続された
    半導体集積回路。
  10. 請求項９において、
    前記電源供給回路は、前記計測回路と前記スイッチ制御回路との間に接続されたレベルシフト回路を更に含み、
    前記電源供給回路の前記第１入力端子に供給される前記主電源電圧と前記電源供給回路の前記出力端子から生成される前記出力電源電圧とが、前記レベルシフト回路に電源電圧として供給され、
    前記計測回路の前記コンパレータの前記出力信号と前記他のコンパレータの前記出力信号とは、前記レベルシフト回路の第１入力端子と第２入力端子とにそれぞれ供給され、
    前記レベルシフト回路の第１出力端子と第２出力端子とは、前記スイッチ制御回路の前記２入力ＡＮＤゲートの前記第１入力端子と前記第２入力端子とにそれぞれ接続され、
    前記レベルシフト回路は、前記レベルシフト回路の前記第１入力端子と前記第２入力端子とにそれぞれ供給されるハイレベルの入力信号を、前記レベルシフト回路の前記第１出力端子と前記第２出力端子とにそれぞれ生成されるハイレベルのレベルシフト出力信号に変換する機能を有して、
    前記レベルシフト回路の前記第１入力端子と前記第２入力端子とにそれぞれ供給されるハイレベルの前記入力信号は、前記第１入力端子に供給される前記主電源電圧の電圧レベルを有して、
    前記レベルシフト回路の前記第１出力端子と前記第２出力端子とにそれぞれ生成されるハイレベルの前記レベルシフト出力信号は、前記電源供給回路の前記出力端子から生成される前記出力電源電圧の電圧レベルを有する
    半導体集積回路。
  11. 請求項９において、
    前記計測回路は、前記第１入力端子に供給される前記主電源電圧の分圧電圧を生成する分圧回路と、所定の比較基準電圧を生成する基準電圧生成回路とを更に含み、
    前記他のコンパレータは前記分圧回路によって生成される前記分圧電圧と前記基準電圧生成回路によって生成される前記所定の比較基準電圧とを比較することによって、前記コンパレータの前記動作下限電圧よりも低い電圧に前記第１入力端子に供給される前記主電源電圧が低下することを検出する
    半導体集積回路。
  12. 請求項６において、
    前記電源供給回路は、前記計測回路と前記スイッチ制御回路との間に接続されたレベルシフト回路を更に含み、
    前記電源供給回路の前記第１入力端子に供給される前記主電源電圧と前記電源供給回路の前記出力端子から生成される前記出力電源電圧とが、前記レベルシフト回路に供給され、
    前記計測回路の前記コンパレータの前記出力信号は、前記レベルシフト回路の第１入力端子に供給される。
    前記レベルシフト回路の第１出力端子は、前記スイッチ制御回路の前記第１インバータの前記入力端子に接続され、
    前記レベルシフト回路は、前記レベルシフト回路の前記第１入力端子に供給されるハイレベルの入力信号を、前記レベルシフト回路の前記第１出力端子に生成されるハイレベルのレベルシフト出力信号に変換する機能を有して、
    前記レベルシフト回路の前記第１入力端子に供給されるハイレベルの前記入力信号は、前記第１入力端子に供給される前記主電源電圧の電圧レベルを有して、
    前記レベルシフト回路の前記第１出力端子に生成されるハイレベルの前記レベルシフト出力信号は、前記電源供給回路の前記出力端子から生成される前記出力電源電圧の電圧レベルを有する
    半導体集積回路。
  13. 請求項１乃至請求項１２のいずれかにおいて、
    前記負荷は、内部コア回路を含んだ半導体集積回路であり、
    前記電源供給回路を含んだ前記半導体集積回路と前記負荷の前記内部コア回路を含んだ半導体集積回路とは、同一の半導体チップである
    半導体集積回路。
  14. 請求項１乃至請求項１２のいずれかにおいて、
    前記負荷は、内部コア回路を含んだ半導体集積回路であり、
    前記電源供給回路を含んだ前記半導体集積回路と前記負荷の前記内部コア回路を含んだ半導体集積回路とは、それぞれ別個の半導体チップである
    半導体集積回路。
  15. 第１入力端子と第２入力端子と出力端子とを有する電源供給回路を含む半導体集積回路の動作方法であって、
    前記第１入力端子には主電源からの主電源電圧が供給可能とされて、前記第２入力端子には補助電源からの補助電源電圧が供給可能とされて、前記出力端子から生成される出力電源電圧が負荷に供給可能とされ、
    前記電源供給回路は、計測回路と、スイッチ制御回路と、スイッチ回路とを具備して、
    前記スイッチ回路は、前記第１入力端子と前記出力端子との間に接続された第１スイッチ素子と、前記第２入力端子と前記出力端子との間に接続された第２スイッチ素子とを含み、
    前記計測回路は前記第１入力端子に供給される前記主電源電圧によって動作して、前記第１入力端子に供給される前記主電源電圧と前記第２入力端子に供給される前記補助電源電圧とを比較して、
    前記スイッチ制御回路は、前記計測回路の判定信号に応答して、前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とを制御して、
    前記第１入力端子に供給される前記主電源電圧が前記第２入力端子に供給される前記補助電源電圧よりも高い電圧である場合には、前記計測回路の判定信号に応答して、前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とはそれぞれオン状態とオフ状態とに制御され、
    前記第１入力端子に供給される前記主電源電圧が前記第２入力端子に供給される前記補助電源電圧よりも低い電圧である場合には、前記計測回路の判定信号に応答して、前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とはそれぞれオフ状態とオン状態とに制御される
    半導体集積回路の動作方法。
  16. 請求項１５において、
    前記計測回路は、前記第１入力端子に供給される前記主電源電圧によって動作して前記第１入力端子に供給される前記主電源電圧と前記第２入力端子に供給される前記補助電源電圧とを比較するコンパレータを含み、
    前記計測回路の前記判定信号が、前記コンパレータの出力端子から、生成される
    半導体集積回路の動作方法。
  17. 請求項１６において、
    前記スイッチ回路の前記第１入力端子と前記出力端子との間に接続された前記第１スイッチ素子に、前記出力端子から前記第１入力端子への逆流を防止する構成が採用されて、
    前記スイッチ回路の前記第２入力端子と前記出力端子との間に接続された前記第２スイッチ素子に、前記出力端子から前記第２入力端子への逆流を防止する構成が採用された
    半導体集積回路の動作方法。
  18. 請求項１７において、
    前記スイッチ回路の前記第１スイッチ素子と前記第２スイッチ素子とはそれぞれ、第１ＭＯＳトランジスタと第２ＭＯＳトランジスタとを含み、
    前記出力端子から前記第１入力端子への逆流を防止する前記構成と前記出力端子から前記第２入力端子への逆流を防止する前記構成とは、前記第１ＭＯＳトランジスタのドレインと基板との間の寄生ダイオードと前記第２ＭＯＳトランジスタのドレインと基板との間の寄生ダイオードとをそれぞれ含む
    半導体集積回路の動作方法。
  19. 請求項１８において、
    前記電源供給回路の前記出力端子から生成される前記出力電源電圧が供給される前記負荷は、内部コア回路を含み、
    前記第１入力端子に供給される前記主電源電圧が前記第２入力端子に供給される前記補助電源電圧よりも低い電圧である場合には、前記計測回路の判定信号に応答して前記電源供給回路から前記負荷に供給される負荷制御信号によって前記内部コア回路は低消費電力モードに制御される
    半導体集積回路の動作方法。
  20. 請求項１６において、
    前記スイッチ制御回路は、前記計測回路の前記判定信号が入力端子に供給される第１インバータと、前記第１インバータの出力信号が入力端子に供給される第２インバータとを含み、
    前記スイッチ回路の前記第１スイッチ素子の前記第１ＭＯＳトランジスタと前記第２スイッチ素子の前記第２ＭＯＳトランジスタとは、ＰチャネルＭＯＳトランジスタであり、
    前記スイッチ回路の前記第１ＭＯＳトランジスタのゲートと前記第２ＭＯＳトランジスタのゲートとは、前記スイッチ制御回路の前記第１インバータの前記出力信号と前記第２インバータの出力信号とによってそれぞれ駆動される
    半導体集積回路の動作方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104967209A (zh) * 2015-06-15 2015-10-07 吉林省安亿家热能计量有限责任公司 一种热计量产品供电系统
KR20190133220A (ko) * 2017-03-28 2019-12-02 퀄컴 인코포레이티드 능동 부하를 사용한 전력 멀티플렉싱

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102276185B1 (ko) * 2014-12-29 2021-07-13 엘지디스플레이 주식회사 데이터 구동부와 이를 이용한 표시장치
US9319045B1 (en) * 2014-12-29 2016-04-19 Texas Instruments Incorporated Method and apparatus for reducing gate leakage of low threshold transistors during low power mode in a multi-power-domain chip
CN104796117A (zh) * 2015-04-20 2015-07-22 成都岷创科技有限公司 输出级电源选择电路
CN106300628A (zh) * 2015-05-13 2017-01-04 中兴通讯股份有限公司 一种实现切换的方法和装置
US10090674B2 (en) * 2015-09-21 2018-10-02 Silicon Laboratories Inc. Maximum supply voltage selection
US10355477B2 (en) * 2015-10-30 2019-07-16 Silicon Laboratories Inc. Digital signal transfer between multiple voltage domains
US10469085B2 (en) * 2016-04-25 2019-11-05 Microchip Technology Incorporated Seamless switching control for low power battery backup system
CN106100332A (zh) * 2016-06-12 2016-11-09 合肥华耀电子工业有限公司 一种自适应开关电源均流电路
CN107769550A (zh) * 2016-08-19 2018-03-06 北京计算机技术及应用研究所 一种双路冗余并联式同步开关升降压dc‑dc电源
US10381821B2 (en) * 2016-09-26 2019-08-13 Infineon Technologies Ag Power switch device
US10304500B2 (en) 2017-06-29 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Power switch control for dual power supply
GB2562552B (en) * 2017-11-30 2019-06-12 Tclarke Contracting Ltd Switching panel
CN108983940B (zh) * 2018-03-19 2021-06-01 超越科技股份有限公司 一种双控存储掉电保护系统
KR102627594B1 (ko) * 2018-09-18 2024-01-22 삼성전자주식회사 복수의 입력 전압에 기초하여 전압을 출력하는 전자 회로
CN109341411B (zh) * 2018-09-20 2020-12-11 中北大学 一种触发电路
US11157066B2 (en) * 2018-12-13 2021-10-26 Qualcomm Incorporated Floorplan independent and cross-current-free distributed power switch
CN110071571A (zh) * 2019-04-12 2019-07-30 无锡龙翼智能科技有限公司 一种双路直流电源供电的驱动电路
CN112019203B (zh) * 2019-05-28 2024-03-01 中芯国际集成电路制造(上海)有限公司 一种电平转换电路
WO2020256858A1 (en) * 2019-06-20 2020-12-24 Murata Manufacturing Co., Ltd. Power transitioning circuit for dc-dc converter
CN110148999A (zh) * 2019-06-25 2019-08-20 深圳市聚芯影像有限公司 一种usb和电池双电源供电系统的自适应切换开关
TWI692175B (zh) * 2019-06-27 2020-04-21 宏碁股份有限公司 電源控制電路與電源控制方法
CN112713642B (zh) * 2019-10-24 2023-02-17 成都鼎桥通信技术有限公司 一种电源检测切换控制电路
TWI714467B (zh) * 2020-03-02 2020-12-21 盛群半導體股份有限公司 電壓監控裝置以及其電壓偵測電路
US11594879B2 (en) * 2020-07-10 2023-02-28 Infineon Technologies Austria Ag Multi-power supply monitoring, operation, and control
US11640834B2 (en) * 2020-10-24 2023-05-02 Mediatek Singapore Pte. Ltd. Voltage droop reduction with a secondary power supply
CN112636586A (zh) * 2020-11-12 2021-04-09 北京无线电测量研究所 一种n型开关管电源转换电路
CN113126734B (zh) * 2021-04-14 2022-11-22 武汉瑞纳捷半导体有限公司 一种单总线芯片的电源电路
CN113131600B (zh) * 2021-04-16 2024-01-09 深圳市康冠商用科技有限公司 一种电源控制系统、电器设备及电器设备控制方法
CN113285439A (zh) * 2021-07-22 2021-08-20 深之蓝(天津)水下智能科技有限公司 防打火电路、供电装置和机器人
CN115085358A (zh) * 2022-06-29 2022-09-20 蛙野科技有限公司 电源并机控制电路、方法及装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617473A (en) * 1984-01-03 1986-10-14 Intersil, Inc. CMOS backup power switching circuit
US4730121A (en) * 1987-03-11 1988-03-08 Dallas Semiconductor Corporation Power controller for circuits with battery backup
JPH10210684A (ja) * 1996-11-18 1998-08-07 Waferscale Integration Inc 比較器、及び主電源とバッテリ電源との間を切換えるスイッチング回路
JP2012191705A (ja) * 2011-03-09 2012-10-04 Seiko Instruments Inc 電源切換回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05276688A (ja) 1992-03-24 1993-10-22 Sanyo Electric Co Ltd ２次電池の負荷回路
JPH11252825A (ja) 1998-02-25 1999-09-17 Clarion Co Ltd 車載用電源供給システム
TWI323083B (en) * 2007-01-31 2010-04-01 Au Optronics Corp Power switching circuit
US8352835B2 (en) * 2009-06-10 2013-01-08 International Business Machines Corporation Data verification using checksum sidefile

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617473A (en) * 1984-01-03 1986-10-14 Intersil, Inc. CMOS backup power switching circuit
US4730121A (en) * 1987-03-11 1988-03-08 Dallas Semiconductor Corporation Power controller for circuits with battery backup
US4730121B1 (en) * 1987-03-11 1998-09-15 Dallas Semiconductor Power controller for circuits with battery backup
JPH10210684A (ja) * 1996-11-18 1998-08-07 Waferscale Integration Inc 比較器、及び主電源とバッテリ電源との間を切換えるスイッチング回路
JP2012191705A (ja) * 2011-03-09 2012-10-04 Seiko Instruments Inc 電源切換回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104967209A (zh) * 2015-06-15 2015-10-07 吉林省安亿家热能计量有限责任公司 一种热计量产品供电系统
KR20190133220A (ko) * 2017-03-28 2019-12-02 퀄컴 인코포레이티드 능동 부하를 사용한 전력 멀티플렉싱
KR102611894B1 (ko) * 2017-03-28 2023-12-07 퀄컴 인코포레이티드 능동 부하를 사용한 전력 멀티플렉싱

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