KR101876459B1

KR101876459B1 - 전류를 탐지하고 오프셋 전압을 보상하기 위한 방법 및 회로

Info

Publication number: KR101876459B1
Application number: KR1020180035848A
Authority: KR
Inventors: 카렐 프타체크; 로만 슈툴러; 프란티세크 수쿱
Original assignee: 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date: 2009-09-10
Filing date: 2018-03-28
Publication date: 2018-07-10
Also published as: TW201111805A; HK1155527A1; CN102023664A; TWI432741B; KR20170062428A; KR20180037610A; CN102023664B; KR20110027600A; US7956651B2; US20110057704A1; KR101742471B1

Abstract

제1 및 제2 입력들 및 출력을 갖는 래치를 포함하는 회로. 상기 래치의 상기 출력은 상기 래치를 제어하기 위하여 피드백 구성에 연결된다. 상기 래치의 상기 출력이 드라이버에 연결되고, 상기 드라이버의 출력은 동기식 정류 트랜지스터를 구동한다. 상기 회로는, 제1 신호 경로를 통해 상기 래치의 상기 제1 입력에 연결되고 제2 신호 경로를 통해 상기 래치의 상기 제2 입력에 연결되고 코일로부터 신호를 수신하는 입력을 포함한다.

Description

전류를 탐지하고 오프셋 전압을 보상하기 위한 방법 및 회로{METHOD FOR DETECTING A CURRENT AND COMPENSATING FOR AN OFFSET VOLTAGE AND CIRCUIT}

본 발명은, 일반적으로, 전력 공급장치에 관련되고, 보다 상세하게는 스위칭 모드 전력 공급장치에 관련된다.

스위칭 모드 전력 공급장치(SMPS)는 랩탑(laptop) 컴퓨터, 휴대폰, 개인 디지털 기기, 비디오 게임, 비디오 카메라 등의 다양한 휴대용 전자 장치에 사용된다. 이러한 것들은 한 전압 수준의 직류 신호를 다른 전압 수준의 직류 신호로 변환할 수 있으며(이것이 직류-직류 변환기), 교류 전류(AC) 신호를 직류 신호 변환할 수 있으며(이것이 교류-직류 변환기), 직류 신호를 교류 신호로 변환할 수 있으며(이것이 직류-교류 변환기), 교류 신호를 교류신호로 변환할 수 있다(교류-교류 변환기). 많은 적용예에서, 전력 변환기는 소비가능한 전력의 양을 구체화하는 대기(standby) 전력 지침을 가진다. 이러한 지침이 보다 엄격해 지기 때문에, 전력 변환기 제조자들은 가벼운 부하 조건과 부하가 없는 조건에서 활성 모드 효율 증가에 대처해야 한다. 예를들어, 전력 변환기의 전력 소비 지침은 부하가 없는 조건에서 메인에 연결되어 남을 때, 100 밀리와트보다 적게 소비하는 스펙(specification)에 빠르게 접근하고 있다.

오늘날의 높은 효율의 SMPS들은 동기식 정류기를 사용하여 전력단에서 원하는 효율을 얻는다. 동기식 정류기를 사용하는 제어기는 대부분의 전도시간(conduction time) 동안 표준 정류기를 바이패스(bypass)하는 MOSFET 스위치를 제어한다. MOSFET는 대개 SR MOSFET 스위치로 언급된다. SR MOSFET 스위치는 바이패스 구성요소로 사용되는데, 이는 표준 다이오드 또는 쇼트키(Schottky) 정류기에 비하여 낮은 전압 강하를 가지기 때문이다. 이러한 낮은 전압 강하는 전력 손실을 줄이고, SMPS 전력단의 효율을 증가시킨다. 영(zero) 전류 탐지 방법에서, SR MOSFET의 드레인(drain)과 소스(source)간 전압 강하는 SR MOSFET를 턴온(turn on) 또는 턴오프(turn off)할때를 결정하기 위하여 사용된다. 이러한 기술에서, 제2 전류의 턴온과 턴오프 문턱은 대개 영(zero)에 가깝거나 같다. SR MOSFET의 드레인과 소스 간의 턴오프 전압이 영에 가깝거나 같기 때문에, 전류 센스(sense) 비교기의 오프셋은 중대한 턴오프 전류 오류를 야기할 수 있다. 다른 단점은 전류 센스 비교기의 전달 딜레이(Propagation Delay)가 적절한 방식으로 SR MOSFET를 턴오프할 수 있을 정도로 작아야 한다는 것, 즉, 영 전류 조건의 탐지 후 가능한 즉시 턴오프할 수 있을 정도로 작아야 한다는 것이다.

영 전류 조건을 탐지하는 하나의 기술은 두 개의 비교기의 사용을 수반하는데, 여기서 하나의 비교기는 턴온 문턱 전압을 탐지하고, 다른 비교기는 턴오프 문턱 전압을 탐지한다. 이러한 기술의 단점은 작은 입력 오프셋 전압과 낮은 전달 딜레이를 갖기 위하여 차동 입력단(differential input stage)에서 격리된 PNP 바이폴라 트랜지스터를 필요로 한다는 것, 부정확성, 턴오프 문턱 전압을 세팅하기 위한 추가적인 입/출력 핀을 필요로 한다는 것이다.

따라서, 영 전류 조건을 탐지하고, 오프셋 초기화(nullification)를 제공하고, 입/출력 핀들의 개수를 늘리지 않고 턴오프 문턱 전압을 세팅할 수 있는 회로와 방법이 필요하다. 또한, 구현하는데 비용 효과적인 회로와 방법이 필요하다.

전류를 탐지하고 오프셋 전압을 보상하기 위한 방법 및 회로가 제공된다. 상기 회로는 두 개의 비교기들을 포함하고, 상기 비교기들의 하나는 두 개의 입력단자들을 가지고 다른 비교기는 세 개의 입력단자들을 가진다. 두 개의 비교기들의 각각의 입력단자는 함께 공통으로 연결되고, 두 개의 입력 비교기의 다른 입력단자는 제1 참조전압을 수신하도록 연결되고, 세 개의 입력 비교기의 제2 입력단자는 제2 참조전압을 수신하도록 연결된다. 센스 신호의 주기의 제1 부분 동안, 두 개의 비교기들은 센싱모드로 작동하고, 센스 신호의 주기의 제2 부분 동안, 세 개의 입력단자들을 가지는 비교기는 전류 초기화 모드에서 또는 오프셋 전압 보상 모드에서 작동된다. 오프셋 보상 신호는 센스 신호의 제2 부분 동안 발생된다.

본 발명은 첨부된 도면과 관련된 이하의 상세한 설명을 읽으면 더 쉽게 이해될 것이고, 같은 참조 번호는 같은 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른, 오프셋 초기화를 구비하는 영 전류 탐지 회로의 회로도이다.
도 2는 도 1의 영 전류 탐지 회로에 대한 타이밍 도이다.
도 3은 도 1의 영 전류 탐지 회로의 비교기 단의 회로도이다.
도 4는 도 1의 영 전류 탐지 회로의 보상장치의 회로도이다.

도 1은 본 발명의 일 실시예에 따른 오프셋 초기화를 구비한 전류탐지기회로(10)의 회로도이다. 전류탐지기회로(10)는 로직(logic) 회로(32)에 연결된 비교기들(12,20)을 포함한다. 비교기(12)는 반전 입력단자(14)와 참조전압(V_REF1)을 수신하도록 연결된 비반전 입력단자(16)와 로직회로(32)의 입력단자(34)에 연결된 출력단자(18)를 포함한다. 비교기(20)은 비반전 입력단자(22), 참조전압(V_REF2)을 수신하도록 연결된 반전 입력단자(24)와 로직회로(32)의 입력단자(36)에 연결된 출력단자(28)을 포함한다. 비-반전 입력단자(22)는 반전 입력단자(14)에 연결되고, 전류소스(33)의 단자에 연결되어 센싱(sensing) 노드(31)을 형성한다. 예를들어, 전류소스(33)는 100 마이크로-암페어(㎄) 단위의 전류(I₃₃)를 흐르게 한다. 센싱노드(31)는 센싱 핀인 입/출력 핀으로 기능하거나, 센싱 핀으로 기능하는 입/출력 핀에 연결된다는 것을 주의하여야 한다. 작동 공급장치(V_SS)의 기준전압(reference)은 전류탐지기회로(10)에 대해서 나타나지 않았지만, 전류탐지기회로(10)와 기준전압(V_REF1과 V_REF2)은, 바람직하게, 작동 공급장치(V_SS)를 기준으로하고, 이는 그라운드(ground) 신호일 수 있다.

로직회로(32)는 로직회로(32)의 입력단자(34)로 기능하는 입력단자, 래치(44)의 SET 입력단자에 연결된 출력단자를 가지는 원-샷(ONE-SHOT)(40)을 포함한다. 로직회로(32)는 로직회로(32)의 입력단자(36)으로 기능하는 입력단자와 래치(44)의 RESET 입력단자에 연결된 출력단자를 가지는 원-샷(42)을 포함한다. 래치(44)의 출력단자는 로직회로(32)의 출력단자(38)로 기능한다. 출력단자(38)는 비교기(20)의 입력단자(26)에 연결된다. 또한, 출력단자(38)는 드라이버(46)의 입력단자에 연결된다. 드라이버의 출력단자(48)는 전류탐지기회로(10)에 출력단자로 기능한다. 바람직하게는 비교기들(12와 20), 로직회로(32), 전류소스(33)과 드라이버(46)는 단일 반도체 칩에서 형성된다. 당업자가 알 수 있듯이, 반도체 칩은,예를들어, 실리콘 기판 같은 반도체 기판에서 형성된다. 따라서, 전류(I₃₃)는 비교기들(12와 20)과 전류소스(33)이 센싱노드(31)을 통하여 제조되는 반도체 칩의 외부로 흐른다.

전류탐지기회로(10)는 언제 스위칭 모드 전력 공급장치(SMPS)의 제2 면에서 SR(Synchronous Rectification) 트랜지스터가 턴온 또는 턴오프 되는지를 결정하는데 사용하기에 적합하다. 예를들어, SR 트랜지스터(50)는 바디 다이오드(51)을 갖는 MOSFET(Metal Oxide Semiconductor field effect Transistor)이다. 따라서, 전류탐지기(10)의 센싱노드(31)는 SMPS(52)의 제2 면(56)에 있는 SR MOSFET(50)의 드레인 단자에 연결된다. 완결성을 위하여, 도 1은 SMPS(52)의 제1 면(54)와 제2 면(56)을 도시하였다. 제1 면(54)는 입력 전압(V_IN)을 수신하도록 연결된 단자(59)와 스위칭 트랜지스터(60)의 드레인 단자에 연결되는 단자(61)을 가지는 코일 또는 인덕터(58)을 포함한다. 스위칭 트랜지스터(60)의 소스 단자는 예를들어, 작동 포텐셜(V_SS) 같은 작동 포텐셜의 소스를 수신하도록 연결되고, 스위칭 트랜지스터(60)의 게이트 단자는 PWM(Pulse Width Modulation) 제어기(62)에 연결된다. 예를들어, 작동 포텐셜(V_SS)의 소스는 그라운드 포텐셜이다. SMPS(52)의 제2 면(56)은 출력 캐패시터(66)의 단자(67)에 연결된 단자(65)와 쇼트키 다이오드(68)의 캐소드(cathode) 단자와 SR MOSFET(50)의 드레인 단자에 공통으로 연결된 단자(63)을 가지는 코일 또는 인덕터(64)를 포함한다. 쇼트키 다이오드(68)의 앤노드(anode)는 SR MOSFET(50)의 소스 단자와 출력 캐패시터(66)의 단자(69)에 연결되어있다. 드라이버(46)의 출력단자(48)는 SR MOSFET(50)의 게이트 단자에 연결된다. 대안적으로, 쇼트키 다이오드(68)는 정류기 예를들어, 접합(junction) 다이오드에 의하여 대체될 수 있다. 쇼트키 다이오드(68)는 SR MOSFET의 바디(body) 다이오드가 도전은 되나 SR MOSFET(50)가 아직 턴온되지 않을때 또는 적은 부하 때문에 제어기(62)가 턴온되지 않을때 SR MOSFET(50)에 걸리는 스트레스(stress)를 줄이기 위해 SR MOSFET(50)의 바디 다이오드에 병렬로 연결된 선택적인 구성요소라는 것을 주의하여야 한다. 부하가 적게 있을 때, 스위칭 손실 때문에, 바디 다이오드 또는 쇼트키 다이오드를 도전하는 것이 SR MOSFET(50)을 턴온하는 것보다 더 효율적이다. 적은 부하는 노드(65)와 작동 포텐셜(V_SS)의 소스 사이에 연결된 부하 저항이 매우 커서 출력 전류가 작고, 쇼트키 다이오드의 바디 다이오드로부터의 열 손실을 무시할 수 있을 때 발생한다.

도 2는 본 발명의 실시예에 따른 전류탐지기회로(10)의 작동의 타이밍 도(80)이다. 도 2에서 도시되는 것은 센싱노드(31)에서 나타나는 전압 파형(V_SENSE), 출력단자(18)에서 나타나는 전압 파형(V_SET), 출력단자(28)에서 나타나는 전압 파형(V_RESET), 입력단자(26)와 출력단자(28)에서 나타나는 오프셋 초기화 신호(V_ONUL)와 출력단자(48)에서 나타나는 전압 파형(V_DRV)이다. 작동 중, 시간(t₀)에서 SR MOSFET(50)의 바디 다이오드(51)는 도전되고, SR MOSFET(50)의 드레인 전압이 바디 다이오드(51)의 포워드(forward) 전압과 실질적으로 동일한 값이다. 드레인 전압이 바디 다이오드(51)의 포워드 전압과 실질적으로 동일한 것에 반응하여, 센싱노드(31)에 나타나는 전압(V_SENSE)은 바디 다이오드(51)의 포워드 전압과 센스저항(30)의 전압의 합과 실질적으로 같다. 센스저항(30)에 인가되는 전압은 센스저항(30)에 흐르는 전류(I₃₃)에 의하여 발생하는데, 즉, 센스저항(30)에 인가되는 전압은 전류(I₃₃)와 저항(30)의 저항값의 곱이다. 센싱노드(31)에 나타나는 센스전압(V_SENSE)의 주기의 제1 부분 동안, 비교기(12)는 전압(V_SENSE)를 참조전압(V_REF1)과 비교하고, 출력단자(18)로부터 입력단자(34)로 전송되는 비교신호 또는 전압(V_SET)을 발생시킨다. 높은 로직 전압 수준에 있는 전압(V_SET)에 반응하여, 로직회로(32)의 출력단자(38)에 나타나는 오프셋초기화신호(V_ONUL)는 높은 로직 전압 수준에 있다. 오프셋초기화신호(V_ONUL)는 활성 신호(V_ACT)로도 언급된다. 높은 로직 전압 수준에 있는 오프셋초기화신호(V_ONUL)에 반응하여 드라이버(46)의 출력단자(48)에 나타나는 출력신호(V_DRV)도 높은 로직 전압 수준에 있고, 이는 SR MOSFET을 턴온한다. 따라서 비교기(12)는 턴온 비교기로 언급된다. SR MOSFET(50)이 턴온되면, 비교기(20)은 참조전압(V_REF2)과 노드(31)의 전압을 비교한다. 노드(31)의 전압이 참조전압(V_REF2)보다 커지게 되면, 비교기(20)은 래치(44)를 리셋하고 SR MOSFET(50)는 턴오프된다. 다음 주기에서, SR MOSFET(50)은 턴온 비교기(12)에 의하여 턴온될 것이다. 전압센스신호(V_SENSE)의 이러한 부분동안, 오프셋 초기화는 수행된다. SR MOSFET(50)의 드레인의 전압이 턴온 이벤트 동안 그라운드에 대해서 음(negative)라는 것을 주의해야한다. 비록 바디 다이오드(51) 또는 스탠다드 정류기 다이오드에 인가되는 전압이 약 -700 밀리볼트 정도이지만, 전압은 약 -50 밀리볼트이다. 따라서, 손실은 매우 작아진다.

로직회로(32)의 출력단자(38)에 나타나는 오프셋초기화신호(V_ONUL)가 비교기(20)의 입력단자(26)에 전송되고, 출력단자(48)에 나타나는 전압 신호(V_DRV)는 SR MOSFET(50)의 게이트 단자에 전송된다. 전압(V_DRV)이 높은 로직 전압 수준에 있을때, SR MOSFET(50)의 게이트 단자에 나타나는 전압은 도전 모드에서 SR MOSFET(50)을 유지하는 높은 로직 전압 수준에 있게 된다. 오프셋초기화신호(V_ONUL)가 높은 로직 전압 수준에 있을때, 제어단자(26)에 나타나는 전압은 역시 높은 로직 전압 수준에 있게되고, 이는 비교기(20)를 작동시켜서 센싱모드에서 작동하게 한다. 센싱모드에서 비교기(20)은 센싱노드(31)에 나타나는 센스신호(V_SENSE)를 참조전압(V_REF2)과 비교하고, 출력단자(28)에서 비교신호(V_RESET)을 발생시킨다. 센싱노드(31)의 전압이 참조전압(V_REF2)보다 작기 때문에, 비교기(20)에 의하여 출력단자(28)에서 발생되는 비교신호(V_RESET)는 낮은 로직 전압 수준에 있게 된다.

시간(t₁)에서, SR MOSFET(50)과 바디 다이오드(51)에 흐르는 전류는 실질적으로 영(zero)이고, 따라서, SR MOSFET(50)의 드레인 단자의 전압이 참조전압들(V_REF1,V_REF2)보다 크다. 따라서, 출력단자(18)의 비교기(12)에 의하여 발생되는 비교신호(V_RESET)는 낮은 로직 전압 수준에 있고, 출력단자(28)의 비교기(20)에 의하여 발생되는 비교신호(V_SET)는 높은 로직 전압 수준에 있게 된다. 낮은 로직 전압 수준에 있는 비교신호(V_SET)와 높은 로직 전압 수준에 있는 비교신호(V_RESET)에 반응하여, 로직회로(32)에 의한 출력단자(38)에서 발생하는 오프셋초기화신호(V_ONUL)와 드라이버(46)에 의하여 출력단자(48)에서 발생되는 전압(V_DRV)은 낮은 로직 전압 수준에 있게 된다. 낮은 로직 전압 수준에 있는 오프셋초기화신호(V_ONUL)는 비교기(20)의 작동모드를 센싱모드에서 입력오프셋 전류초기화모드로 변화시키고, 낮은 로직 전압 수준에 있는 전압신호(V_DRV)는 SR MOSFET(50)을 턴오프한다. 따라서, 비교기(20)은 턴오프 비교기라고 언급할 수 있다. 입력 오프셋 전류 초기화 모드 동안, 즉, 오프셋초기화신호(V_ONUL)가 낮은 로직 전압 수준에 있을때, 비교기(20)(도 3에 도시된)의 일부인 보상장치(126)는 보상신호를 발생시킨다. 따라서, 보상 신호는 센스전압(V_SENSE)의 주기의 제2 부분 동안에 발생된다.

도 3은 본 발명의 일 실시예에 따른 비교기(20)의 회로도이다. 도 3에 도시된 것은 차동 쌍(105)으로 연결된 한 쌍의 PNP 바이폴라 트랜지스터(102와 104)이다. PNP 바이폴라 트랜지스터들은 콜렉터 단자들이 공통으로 같이 연결되어, 작동 포텐셜(V_SS)의 소스를 수신한다. PNP 바이폴라 트랜지스터(102)의 베이스 단자는 스위치(37)을 통하여 센스 신호 또는 전압(V_SENSE)를 수신하도록 연결되고, PNP 바이폴라 트랜지스터(104)의 베이스 단자는 참조전압(V_REF2)을 수신하도록 연결되고, 스위치(35와 37)을 통하여 센스 신호(V_SENSE)를 수신하도록 연결되고, PNP 바이폴라 트랜지스터(102)의 에미터 단자는 NPN 바이폴라 트랜지스터(106)의 에미터 단자에 연결되고, PNP 바이폴라 트랜지스터(104)의 에이터 단자는 NPN 바이폴라 트랜지스터(108)의 에미터 단자에 연결된다. 스위치(35)는 인버터(39)를 통하여 오프셋초기화신호(V_ONUL)를 수신하도록 연결된 제어단자를 가지고, 스위치(37)의 제어단자는 오프셋초기화신호(V_ONUL)을 수신하도록 연결된다. 바람직하게는 전압(V_REF2)과 작동 포텐셜(V_SS)이 그라운드 포텐셜과 같고, 이는 대개 벌크 또는 실리콘 칩의 기판에 연결된다. 이는 PNP 바이폴라 트랜지스터들(102와 104)의 콜렉터들의 형성을 벌크 또는 실리콘 기판으로부터 가능하게 한다. NPN 바이폴라 트랜지스터(106)의 베이스 단자는 콜렉터 단자에 공통으로 연결되고, NPN 바이폴라 트랜지스터(108)의 베이스 단자에 연결되고, 전류미러(mirror,110)의 출력단자(112)에 연결된다. NPN 바이폴라 트랜지스터(108)의 콜렉터 단자는 전류미러(110)의 출력단자(114)에 연결된다. 기판(substrate) PNP 바이폴라 트랜지스터을 사용하는 것이 이들의 콜렉터들이 기판에 연결되어 생산력을 향상시켜 바람직하다는 점을 주의해야한다. 그러나, 격리된(isolated) PNP 바이폴라 트랜지스터들도 사용되는데, 이들은 원하는 포텐셜에 콜렉터의 연결을 가능하게 한다. 격리된 PNP 바이폴라 트랜지스터들의 제품은 기판 PNP 바이폴라 트랜지스터들의 제품에 비하여 추가적인 처리 단계를 사용하는데, 이는 제조 원가를 증가시킨다.

예를들어, 전류미러(110)는 P-채널 FET들(113,115,117)을 포함하고, 그들의 소스 단자들은 작동 포텐셜(VDD)의 소스를 수신하도록 함께 연결되어 있다. P-채널 FET들(113과 115)의 게이트 단자가 공통으로 함께 연결되어 있고, 이는 P-채널 FET(115)의 드레인 단자에 연결되어있다. P-채널 FET(113)의 드레인 단자는 전류미러(110)의 출력단자(112)로 기능하고, P-채널 FET(115)의 게이트와 드레인의 공통 연결된 단자는 전류미러(110)의 출력단자(114)로 기능한다. P-채널 FET(117)의 게이트 단자와 드레인 단자는 공통으로 함께 연결되어있다. P-채널 FET(117)의 드레인 단자는 전류미러(110)의 출력단자(116)으로 기능한다. 바이어스 전류소스(121)는 작동 포텐셜(V_DD)의 소스를 수신하도록 연결된 단자와, 전류미러(110)의 출력단자(112)에 연결된 단자를 가진다. 전류(I₂와 I₅)는 전류미러(110)의 출력단자(114와 116)에 각각 흐른다. 예를들어, P-채널 FET들(113,115,117)은 싸이징(size)되어 그들의 면적 비가 각각 1:2:2로 되도록 한다.

비교기(20)은 예를들어, V_SS 같은 작동 포텐셜의 소스를 수신하고, 공통으로 함께 연결된 소스단자들을 가지며, 게이트 단자들이 공통으로 함께 연결되고, N-채널 FET(118)의 드레인 단자에 연결된 게이트 단자들을 가지는 N-채널 FET(118)을 더 포함한다. N-채널 FET(118)의 드레인 단자는 일정한(constant) 전류소스(122)에 연결된다. 트랜지스터들(118과 120)은 전류미러(123)를 형성한다. 보상장치(126)는 오프셋초기화신호(V_ONUL)를 수신하도록 연결된 입력단자(26)(도 1과 3에서 도시), N-채널 FET(120)의 드레인 단자와 전류미러(110)의 출력단자(116)에 공통으로 연결된 입력단자(130), 출력단자(112), NPN 바이폴라 트랜지스터(106)의 콜렉터 단자, 및 NPN 바이폴라 트랜지스터들(106,108)의 베이스 단자들에 연결된 출력단자(132)를 갖는다. 전류(I₃)는 일정한(constant) 전류소스(122)로부터 도전되어, 공통으로 연결된 게이트와 N-채널 FET들(118, 120)의 드레인 단자로 도전되고, 전류(I₄)는 보상장치(126)의 출력단자(132)로 도전된다.

작동 중에, 센스전압(V_SENSE)은 입력단자(22)에 인가되는데, 즉, 스위치(37)을 통하여 트랜지스터(102)의 베이스 단자에 인가된다. 만약 전압(V_SENSE)이 전압(V_REF2)보다 작으면, 전류(I₂와 I₅)는 전류(I₃)보다 작고, 비교기(20)의 출력 전압은 낮은 로직 전압 수준에 있다. 전류(I₅)는 전류(I₂)와 같은 값을 가지는데, 이는 그들의 소스 면적의 비가 2:2이기 때문이다. 전압(V_SENSE)가 증가해서, 전류(I₁,I₂,I₅)도 증가한다. 전류(I₃)가 일정한 전류이고, 전류미러(123)에 의하여 반사(mirror)된다. 전류 I₁, I₂, I₃이 실질적으로 서로 같은 경우 비교기(20)의 출력단자(28)의 전압은 같게 된다. 전류(I₁)는 바이어스 전류(I_BIAS)와 전류미러(110)의 출력단자(112)로 흘러 나오는 전류의 합이다. 바람직하게는, PNP 바이폴라 트랜지스터들(102,104)의 입력단자들(22와 24)의 전압이 실질적으로 같을때, 즉, 전류(I₂)는 영(zero) 오프셋에 대한 필요 이상이면, 일정한 전류소스(121)는 전류(I₁)이 전류(I₂)보다 크도록 디자인된다. 따라서 비교기(20)는 최초로 네가티브(negative) 오프셋, 즉, 20 밀리볼트 정도 오프셋을 가진다.

전류(I₂)가 전류(I₃)보다 크면, 즉, 턴오프 이벤트가 발생하면, 비교기(20)은 턴오프 이벤트를 탐지하고, 입력단자(26)의 신호(V_ONUL)는 낮은 로직 전압 수준에 있고, 비교기(20)는 오프셋 초기화 작동 모드로 들어간다. 턴오프 비교기(20)가 턴오프 이벤트를 탐지한 후, 신호(V_ONUL)는 낮은 로직 전압 수준으로 천이된다는 것을 주의해야 한다. 본 발명의 일 실시예에 따라서, 스위치(37)가 단락(그리고 스위치 35는 개방)되면, 센싱노드(31)의 전압(V_SENSE)은 PNP 바이폴라 트랜지스터의 베이스, 즉, 입력단자(22)(도 1과 도 3에서 도시)에 연결되고, 스위치(35)가 단락(그리고 스위치 37은 개방)되면, PNP 바이폴라 트랜지스터(102와 104)의 베이스, 즉 단자(22와 24)(도 1과 도 3에서 도시)가 함께 단락된다. 전압(V_SENSE)이 실질적으로 전압(V_REF2)와 같은 것에 반응하여, 비교기(20)는 이상적으로 평형 상태에 있을 수 있는데, 출력단자(28)의 출력 전압이 공급 전압(V_DD)의 절반에 가까운 값을 가지게 된다. 그러나, 전류(I₁)가 영(zero) 오프셋에 대한 필요 이상이므로, 비교기(20)의 출력은 높은 포화(saturation) 상태에 있다. 보상장치(126)는 높은 포화 상태를 탐지하고, 전류(I₄)를 가라앉히기 시작하여, 비교기(20)의 평형을 가져온다. 따라서 전류(I₄)는 비교기(20)의 턴오프 문턱을 변화시키고, 그것의 입력 오프셋 전압을 발랜싱(balance)한다. 예를들어, 전류(I₄)가 비교기(20)의 턴오프 문턱을 증가시킨다. 전류(I₄)의 값은 트랙과 도 4의 참조 번호(156)에 의하여 식별되는 홀드(hold) 시스템에 저장되어, 신호(V_ONUL)가 높은 로직 전압 수준에 천이되면, 즉, 비교기(20)가 SR MOSFET(50)(도 1에 도시된)의 드레인 전압을 센싱하면, 보상장치(126)는 여전히 전류(I₄)를 가라앉혀서 비교기(20)을 영 오프셋으로 유지한다. 전류(I₄)는 보상신호로 언급된다.

도 4는 본 발명의 일 실시예에 따른 보상장치(126)의 회로도이다. 도 4에 도시된 것은, 트랙과 홀드(hold) 시스템(156)과 전압 분배기(divider) 회로(154)에 연결된 오류(error) 증폭기(152)이다. 더욱 상세하게, 오류 증폭기(152)는 한 쌍의 N-채널 FET들(158과 160)을 포함하고, 이들은 공통 소스 차동 쌍 구성에 연결된다. N-채널 FET들(158과 160)의 소스 단자들은 공통으로 함께 연결되고, 전류소스(162)에 연결된다. N-채널 FET들(158과 160)은 보상 장치(126)의 입력 단을 형성한다. N-채널 FET들(158과 160)의 드레인 단자들은 전류미러(164)의 출력단자들(166과 168)에 연결된다. N-채널 FET(158)의 게이트 단자는 턴오프 비교기(20)의 출력단자(28)에 연결되어, 입력 신호(V_RESET)을 수신하고, N-채널 FET(160)의 게이트 단자는 전압 분배기 회로(154)의 저항(172와 174)의 연결에 의하여 형성된 노드(170)에 연결된다. 저항들(172와 174)의 단자들은 함께 연결되어 노드(170)을 형성하고, 저항들(172와 174)의 다른 단자들은 연결되어, 작동 포텐셜 V_DD와 V_SS의 수신 소스들을 각각 연결한다.

트랙과 홀드 시스템(156)은 N-채널 FET(178)과 P-채널 FET(180)을 포함하는데, N-채널 FET(178)의 드레인 단자는 P-채널 FET(180)의 소스 단자, 전류미러(164)의 단자(168), N-채널 FET(160)의 드레인 단자에 연결되고, N-채널 FET(178)의 소스 단자는 P-채널 FET(180)의 드레인 단자에 연결된다. P-채널 FET(180)의 게이트 단자는 인버터(inverter)(182)의 입력단자에 연결되고, N-채널 FET(178)의 게이트 단자는 인버터(182)의 출력단자에 연결된다. 인버터(182)의 입력단자는 오프셋 초기화 신호(V_ONUL)을 수식하도록 연결되고, 이는 홀드 신호로 언급된다. N-채널 FET(178)의 소스 단자와 P-채널 FET(180)의 드레인 단자는 N-채널 FET의 게이트 단자, 및 캐패시터(184)의 단자에 연결된다. 캐패시터(184)의 다른 단자는 예를들어 V_SS 같은 작동 포텐셜의 소스를 수신하도록 연결된다. N-채널 FET(186)의 소스 단자는 저항(188)을 통하며 작동 포텐셜의 소스를 수신하도록 연결되고, N-채널 FET(186)의 드레인 단자는 보상장치(126)에 대한 전류(I₄)가 흐르는 출력단자로써 기능한다. 예를들어, 작동 포텐셜의 소스는 그라운드 된다.

작동 중에, FET(160)의 게이트 단자는 공급 전압(V_DD)의 절반과 실질적으로 같은 전압을 수신하고, FET(158)의 게이트 단자는 보상장치(126)의 입력단자(130)에 연결된다. 오류 증폭기(152)는 평형에서 턴오프 비교기(20)을 위치하는 캐패시터(184)를 충전하는 전류를 발생시킨다. 전류(I₄)는 N-채널 FET(186)의 게이트 단자에서 전압에 의하여 발생된다. N-채널 FET(186)의 게이트 단자의 전압은 세팅되어 비교기(20)의 출력단자(28)의 전압은 FET(160)의 게이트 단자의 전압과, 예를들어, 공급전압(VDD)의 절반과 같다. 비교기(20)가 불활성화 모드에 있으면, 단자(168)의 전압은 N-채널 FET(186)의 게이트 단자에 나타나서, 보상 전류(I₄)를 발생시키도록 한다. 비교기(20)가 활성화 모드에 들어가면, 트랜지스터들(178과 180)은 N-채널 FET(186)의 게이트 단자에 의하여 수신되는 것으로부터 단자(168)의 전압을 블록하도록 바이어스 된다. 이러한 조건에서 캐패시터(184)는 게이트 전압을 N-채널 FET(186)에 공급하여 이는 전류(I₄)가 발생되는 것을 가능하게 한다. 따라서, N-채널 FET(186)은 전압 제어 전류소스로써 작동한다. 전류(I₄)는 트랜지스터(186)의 게이트 단자 상의 전압이 여전히 영 오프셋 전압 값을 나타내는 동일한 전압 값을 갖는다.

지금까지, 전류를 탐지하고 입력 오프셋 전압을 초기화(nullify)하는 방법과 전류를 탐지하고 입력 오프셋 전압을 초기화하기에 적절한 회로가 제공되었다. 본 발명의 실시예에 따른 회로의 장점은 비교기들(12와 20), 로직회로(32), 전류소스(33)과 드라이버(46)을 포함하는 반도체 칩의 외부에 있는 전압 수준 시프터(shifter,30)는,예를들어, 저항은 추가적인 입/출력 핀을 포함하지 않고, 턴오프 문턱 전압을 시프트(shift)하는데 사용될 수 있다는 것이다. 또한, 이것은 턴오프 전류를 선택하는 것을 가능하게 한다. 또한, 본 발명의 실시예들은 턴오프 비교기, 즉, 비교기(20)의 입력 오프셋 전압을 동적으로 보상하는 것을 가능하게 한다. 다른 장점은 턴오프 비교기의 입력 오프셋 전압이 온도에 무관하다는 것이다.

비록 구체적인 실시예들은 여기에서 개시되었지만, 이것은 본 발명이 개시된 실시예들에 한정되는 것을 의도하는 것은 아니다. 당업자는 변형과 수정은 본 발명의 사상에서 벗어나지 않고 만들 수 있다는 것을 알 수 있다. 예를들어, 턴온 비교기(12)의 입력 오프셋 전압은 비교기(20)의 유사한 회로 구조를 사용하여 제조된 비교기(12)에 의하여 동적으로 보상될 수 있다. 본 발명은 그러한 모든 변형과 수정을 첨부된 청구항의 범위 안에서 포함하는 것으로 의도된다.

10: 전류탐지기회로 12, 20: 비교기들
14: 반전 입력단자 16: 비반전 입력단자
31: 센싱 노드 35, 37: 스위치
39: 인버터 44: 래치
46: 드라이버 50: SR 트랜지스터
51: 바디 다이오드 58: 인덕터
60: 스위칭 트랜지스터 62: 제어기
66: 출력 캐패시터 68: 쇼트키 다이오드
102, 104: PNP 바이폴라 트랜지스터
106, 108: NPN 바이폴라 트랜지스터 110: 전류미러
113, 115, 117, 180: P-채널 FET들
118, 120, 158, 160, 178, 186: N-채널 FET들 126: 보상장치
152: 오류 증폭기 172, 174, 188: 저항들
182: 인버터

Claims

회로에 있어서,
제1 입력, 제2 입력, 및 출력을 갖는 래치로서, 상기 래치의 상기 출력은 상기 래치를 제어하기 위하여 피드백 구성에 연결되는, 래치;
입력 및 출력을 갖는 제1 원 샷(one shot)으로서, 상기 제1 원 샷의 상기 출력은 상기 래치의 상기 제1 입력에 연결되는, 제1 원 샷;
제1 및 제2 입력 단자들 및 출력 단자를 갖는 제1 비교기로서, 상기 제1 비교기의 상기 출력 단자는 상기 제1 원 샷의 상기 입력에 연결되는, 제1 비교기;
제1, 제2, 제3 입력 단자들과 출력 단자를 갖는 제2 비교기로서, 상기 제1 비교기의 상기 제1 입력 단자는 상기 제2 비교기의 상기 제2 입력 단자에 연결되고, 상기 제1 비교기의 상기 제2 입력 단자는 제1 기준 전압을 수신하기 위하여 연결되고, 상기 제2 비교기의 상기 제1 입력 단자는 제2 기준 전압을 수신하기 위하여 연결되는, 제2 비교기;
입력 및 출력을 갖는 드라이버로서, 상기 드라이버의 상기 입력은 상기 래치의 상기 출력에 연결되고 상기 드라이버의 상기 출력은 동기식 정류 트랜지스터를 구동하고, 상기 드라이버의 상기 입력은 상기 제2 비교기의 상기 제3 입력 단자에 연결되는, 드라이버; 및
제1 신호 경로 및 제2 신호 경로를 형성하기 위하여 상기 제1 비교기의 상기 제1 입력 단자 및 상기 제2 비교기의 상기 제2 입력 단자에 연결되는 입력으로서, 상기 제1 신호 경로는 상기 입력에서 상기 제1 비교기 및 상기 제 1 원 샷을 통해 상기 래치의 상기 제1 입력에 연결되고 상기 제2 신호 경로는 상기 입력에서 상기 제2 비교기를 통해 상기 래치의 상기 제2 입력에 연결되고, 상기 회로의 상기 입력은 코일로부터 신호를 수신하는, 입력;을 포함하는 회로.
제 1 항에 있어서,
상기 동기식 정류 트랜지스터를 더 포함하고,
상기 동기식 정류 트랜지스터의 게이트는 상기 드라이버의 상기 출력에 연결되고 상기 동기식 정류 트랜지스터의 드레인은 상기 회로의 상기 입력에 연결되는, 회로.
제 1 항에 있어서,
입력 및 출력을 갖는 제2 원 샷을 더 포함하고,
상기 제2 원 샷의 상기 출력은 상기 래치의 상기 제2 입력에 연결되는, 회로.
보상 회로에 있어서,
제1 및 제2 입력단자들과 출력단자를 갖는 제1 비교기;
제1, 제2, 제3 입력단자들과 출력단자를 갖는 제2 비교기로서, 상기 제1 비교기의 상기 제1 입력 단자는 상기 제2 비교기의 상기 제2 입력 단자에 연결되고, 상기 제1 비교기의 상기 제2 입력 단자는 제1 기준 전압을 수신하기 위하여 연결되고, 상기 제2 비교기의 상기 제1 입력 단자는 제2 기준 전압을 수신하기 위하여 연결되는, 상기 제2 비교기;
제1 및 제2 입력단자들과 출력단자를 갖는 로직회로로서, 상기 로직회로는 제1 원 샷(one shot)을 포함하고, 상기 로직회로의 상기 제1 입력단자는 상기 제1 비교기의 상기 출력단자에 연결되고, 상기 로직회로의 상기 제2 입력단자는 상기 제2 비교기의 상기 출력단자에 연결되고, 상기 로직회로의 상기 출력단자는 상기 제2 비교기의 상기 제3 입력단자에 연결되는, 상기 로직회로; 및
입력단자 및 출력단자를 갖는 드라이버 회로로서, 상기 드라이버 회로의 상기 입력단자는 상기 로직회로의 상기 출력단자에 연결되는, 상기 드라이버 회로를 포함하는, 보상 회로.
제 4 항에 있어서,
상기 로직회로는 제2 원 샷을 더 포함하고, 상기 제1 원 샷은 상기 제1 비교기의 상기 출력 단자에 연결되고, 상기 제2 원 샷은 상기 제2 비교기의 상기 출력 단자에 연결되는, 보상 회로.
제 4 항에 있어서,
상기 제1 비교기의 상기 제1 입력단자 및 상기 제2 비교기의 상기 제2 입력단자에 연결된 저항을 더 포함하는, 보상 회로.
회로에 있어서,
제1 및 제2 입력단자들과 출력단자를 갖는 제1 비교기; 및
제1, 제2, 제3 입력단자들과 출력단자를 갖는 제2 비교기로서, 상기 제1 비교기의 상기 제1 입력 단자는 상기 제2 비교기의 상기 제2 입력 단자에 연결되고, 상기 제1 비교기의 상기 제2 입력 단자는 제1 기준 전압을 수신하기 위하여 연결되고, 상기 제2 비교기의 상기 제1 입력 단자는 제2 기준 전압을 수신하기 위하여 연결되는, 상기 제2 비교기;를 포함하고,
상기 제2 비교기는,
제어단자, 제1 및 제2 전류 운반 단자들을 가지는 제1 트랜지스터;
제어단자, 제1 및 제2 전류 운반 단자들을 가지는 제2 트랜지스터로서, 상기 제1 및 제2 트랜지스터들의 상기 제1 전류 운반 단자들은 함께 공통으로 연결되는, 제2 트랜지스터; 및
상기 제1 및 제2 트랜지스터들의 상기 제2 전류 운반 단자들이 연결된 전류 미러를 포함하고,
상기 회로는,
상기 전류 미러에 연결된 단자를 가지는 수준 시프트 단; 및
제1 및 제2 입력 단자들 및 출력 단자를 가지는 보상 장치;를 더 포함하고,
상기 보상 장치는,
입력 단;
상기 입력 단에 연결된 전압 분배 단; 및
상기 전압 분배 단 및 상기 입력 단에 연결된 트랙과 홀드 단;을 포함하는, 회로.