JP4120069B2

JP4120069B2 - スイッチング電源回路

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Application number: JP32809098A
Authority: JP
Inventors: 貴久子安
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Filing date: 1998-11-18
Publication date: 2008-07-16
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Description

【０００１】
【発明の属する技術分野】
本発明は、複数の電圧を出力可能なスイッチング電源回路に関する。
【０００２】
【従来の技術】
近年、マイクロコンピュータ（以下、マイコンと称す）の電源電圧は、低電圧化の要請によって従来において主流であった５Ｖから例えば３．３Ｖあるいは２．５Ｖへと徐々に低下する傾向にある。また、マイコンの動作周波数は高速化の要請から年々上昇する傾向にある。それに伴ってマイコンの電源回路は、比較的熱損失の大きいシリーズレギュレータに替わりスイッチングレギュレータ（以下、スイッチング電源と称す）が主流となってきている。この場合、スイッチング電源の出力電圧をマイコンの電源電圧よりやや高めに設定し、この出力電圧をさらにシリーズレギュレータにより安定化することにより、マイコンに対してスイッチングノイズの少ないより安定した電源電圧を供給することができる。
【０００３】
これに対して、センサなどの電源電圧は依然として５Ｖ仕様のものが多い。従って、電源電圧仕様の異なるマイコンおよびセンサを備えたシステムにおいて、スイッチング電源の出力電圧をシリーズレギュレータによって安定化する場合、その出力電圧は最も高い電源電圧仕様に合わせて例えば６Ｖ以上に設定する必要がある。このとき、マイコンの電源電圧が例えば２．５Ｖであるとすると、マイコンの電源回路に用いられるシリーズレギュレータには約３．５Ｖもの入出力電圧差が発生することになり、その熱損失が非常に大きくなってしまう。そこで、このような場合には２つのスイッチング電源を備え、その一方の出力電圧をマイコン用として例えば４Ｖに設定し、その他方の出力電圧をセンサ用として例えば６Ｖに設定することが行われている。
【０００４】
一方、例えば車載用制御装置に用いられるスイッチング電源においては、電源であるバッテリー電圧が低下したときにスイッチング素子のオン抵抗増加やオン動作の失敗などが発生しないように、スイッチング素子の駆動電圧レベルを補償する電圧補償回路を設けることがある。
【０００５】
図６には、このような電圧補償回路を備えた２出力のスイッチング電源回路の一例が示されている。この図６において、入力端子ＩＮにはコイル１とコンデンサ２とからなるフィルタ回路３を介して、マイコン用およびセンサ用の電源回路４および５が接続されている。このうち電源回路４は、ＰチャネルＭＯＳＦＥＴ６、フライホイールダイオード７、コイル８、およびコンデンサ９からなる降圧チョッパ回路１０、並びに、抵抗１１、１２からなる出力電圧Ｖ1 の検出回路１３、検出電圧Ｖ1sと基準電圧Ｖ1rとが入力されるエラーアンプ１４、コンパレータ１５、前記ＦＥＴ６を駆動する駆動回路１６、および電圧補償回路１７から構成されている。
【０００６】
同様にして、電源回路５は、ＰチャネルＭＯＳＦＥＴ１８、フライホイールダイオード１９、コイル２０、およびコンデンサ２１からなる降圧チョッパ回路２２、並びに、抵抗２３、２４からなる出力電圧Ｖ2 の検出回路２５、検出電圧Ｖ2sと基準電圧Ｖ2rとが入力されるエラーアンプ２６、コンパレータ２７、前記ＦＥＴ１８を駆動する駆動回路２８、および電圧補償回路２９から構成されている。また、コンパレータ１５および２７には三角波発生回路３０から共通の三角波信号Ｓc が与えられるようになっている。
【０００７】
そして、入力端子ＩＮに入力される直流電圧ＶB がＦＥＴ６、１８を低オン抵抗の状態で駆動するのに不十分な電圧レベルにまで低下した時には、電圧補償回路１７、２９は負電圧を生成する昇圧動作を行い、駆動回路１６、２８に対してその負の昇圧電圧を供給するようになっている。
【０００８】
上記構成によれば、ＰＷＭ制御による電圧安定化制御が行われ出力端子ＯＵＴ１およびＯＵＴ２からそれぞれ４Ｖの出力電圧Ｖ1 および６Ｖの出力電圧Ｖ2 を得ることができる。さらに、入力直流電圧ＶB が低下した場合にあっても、電圧補償回路１７、２９の動作によってＦＥＴ６、１８を低オン抵抗の状態で駆動することが可能となる。
【０００９】
【発明が解決しようとする課題】
ところで、上述した構成を１チップのＩＣとして構成しようとする場合においては、電源回路４および５を作り込むことになるが、このＩＣ化に際して特に面積を要する部分が電圧補償回路１７や２９である。この場合、電圧補償回路１７、２９をチャージポンプ回路により構成するものにあっては、そのコンデンサ部分の面積はチャージポンプ回路からの瞬時的な出力電流の大きさ（電流容量）に応じた分だけ必要となる。
【００１０】
従って、回路上で電圧補償回路１７および２９を１つの電圧補償回路としてまとめた構成とした場合でも、結局、電源回路４および５の両方の電流容量を加算しただけのコンデンサ容量を得るための面積が必要となる。このため、チップ面積の点から見た場合に大きな省スペース化にはつながらず、コストアップを避け難いという事情があった。
【００１１】
本発明は、上記事情に鑑みてなされたもので、その目的は、電圧補償回路を備えるとともに複数の出力電圧を得る電源回路において、電圧補償回路の回路規模を縮小化することのできるスイッチング電源回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記した目的を達成するために請求項１、２に記載した手段を採用できる。この手段によれば、駆動回路が例えば電力変換回路への入力電圧（一例としてバッテリー電圧）に基づいてスイッチング素子を駆動する場合などにおいて、その入力電圧が低下して駆動電圧レベルがスイッチング素子を十分にオンすることができない程度に低下すると、電圧補償回路によって駆動電圧レベルの補償が行われる。つまり、電圧補償回路は、前記入力電圧などに基づいて昇圧動作などを行い、スイッチング素子を十分にオンすることができる電圧を生成する。
【００１３】
本スイッチング電源回路は２つの単出力電源回路を備えるため、前記電圧補償回路に負荷として接続される駆動回路の数も２つとなる。そして、駆動回路がスイッチング素子をオンするための駆動電圧を出力している間、電圧補償回路から当該駆動回路に対して動作電流が供給される。この場合、本手段の制御回路によれは、スイッチング素子のオン期間を他のスイッチング素子のオフ期間の範囲内で設定してスイッチング動作を制御する構成となっているので、電圧補償回路から出力される動作電流の瞬時値が１つの駆動回路に対する動作電流の瞬時値を越えることがなくなる。
【００１４】
従って、電圧補償回路が２つの駆動回路の駆動電圧を補償する場合であっても、各スイッチング素子のオン期間を重複しないようにスイッチング動作を制御することで、電圧補償回路の電流供給能力を増やす必要がなくなり、１つの単出力電源回路について使用されていた回路をそのままの回路規模で用いることが可能となる。これにより、複数の出力電圧を有するスイッチング電源を構成するにあたり、電圧補償回路の設計コストや製造コストを下げることができる。また、電圧補償回路が制御回路や駆動回路とともにＩＣ化される場合にあっては、電圧補償回路例えばチャージポンプ回路はその電流供給能力に応じた大きなチップ面積を占めるが、電流供給能力の増加が不要となる本手段によればチップ面積を縮小できコストを低減することができる。
【００１５】
２つの制御回路はそれぞれ電力変換回路の出力電圧をフィードバックして制御信号のデューティ比を制御するので、各電力変換回路の出力電圧は基準電圧に等しくなるように制御される。また、２つの制御信号生成回路は、上記定電圧制御の下で、共通に与えられるキャリア信号を基準レベル（例えば５０％レベル）で２分した場合におけるキャリア信号の一方（正側）部分および他方（負側）部分を用いて制御信号を生成するように構成されているので、２つの制御信号が同時にスイッチング素子のオンレベルとなることがない。本手段は、制御信号のデューティ比を制御して定電圧化を図る従来の手段に対し、キャリア信号の使用範囲をその正側または負側に制限することで実現できるので、大きな設計変更を要せず採用し易い回路構成となっている。
【００１６】
２つの制御回路は、それぞれ前記キャリア信号の一方（正側）部分および他方（負側）部分に対して制御信号の取り得る最大のデューティ比（例えば５０％）の範囲内において、制御信号を所定のデューティ比に制限するクランプ回路を備える。これにより、定電圧制御の結果にかかわらず、２つのスイッチング素子が同時にオンすることを確実に回避可能になっている。
【００１７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明を降圧チョッパ型のスイッチング電源回路に適用した第１の実施形態について図１ないし図３を参照しながら説明する。
図１には、例えば車載用制御装置の電源として用いられるスイッチング電源回路の電気的構成が概略的に示されている。この図１において、スイッチング電源回路４１は、２つの電源回路（本発明でいう単出力電源回路に相当）４２、４３から構成されている。スイッチング電源回路４１の入力端子ＩＮには、例えば図示しないバッテリーの電圧に基づいた直流の入力電圧ＶB が与えられている。この入力電圧ＶB はバッテリーの状態などにより、例えば０Ｖから３５Ｖまでの範囲内で変動する特性を有している。また、電源回路４２の出力端子ＯＵＴ１および電源回路４２の出力ＯＵＴ２は、それぞれ図示しないシリーズレギュレータを介して前記車載用制御装置に備えられているマイクロコンピュータおよび各種センサ（何れも図示せず）の電源端子に接続されている。
【００１８】
上記電源回路４２と４３はほぼ同様の回路構成を有している。電源回路４２は、降圧型チョッパ回路として構成される電源主回路（本発明でいう電力変換回路に相当）４４、この電源主回路４４の出力電圧Ｖ1 を例えば４Ｖに定電圧制御する制御回路４５、および駆動回路４６から構成されている。また、電源回路４３は、電源主回路４７、この電源主回路４７の出力電圧Ｖ2 を例えば６Ｖに定電圧制御する制御回路４８、および駆動回路４９から構成されている。
【００１９】
入力端子ＩＮには、コイル５０とコンデンサ５１とから構成されるラジオノイズ防止用のＬ型フィルタ回路５２を介して、上記２つの電源主回路４４、４７が接続されている。このうち電源主回路４４は、スイッチング素子たるＰチャネルのＭＯＳＦＥＴ５３、フライホイールダイオード５４、ローパスフィルタとしてのコイル５５およびコンデンサ５６から構成されており、前記フィルタ回路５２の出力端子はＦＥＴ５３のソース−ドレイン間とコイル５５とを介して出力端子ＯＵＴ１に接続されている。また、ＦＥＴ５３のドレインとグランド端子との間にはグランド端子側をアノードとするフライホイールダイオード５４が接続され、出力端子ＯＵＴ１とグランド端子との間には平滑用のコンデンサ５６が接続されている。これに対して、電源主回路４７も、ＰチャネルのＭＯＳＦＥＴ５７、フライホイールダイオード５８、コイル５９、およびコンデンサ６０を、電源主回路４４と同様に接続することにより構成されている。
【００２０】
制御回路４５は、出力端子ＯＵＴ１とグランド端子との間に直列に接続されたフィードバック用の抵抗６１、６２から構成される電圧検出回路６３、この電圧検出回路６３から得られる検出電圧Ｖ1sと基準電圧Ｖ1r（出力電圧Ｖ1 （例えば４Ｖ）に相当する電圧）との電圧偏差を増幅するエラーアンプ（本発明でいう偏差演算回路に相当）６４、このエラーアンプ６４から出力される電圧設定信号Ｓ1aの大きさを制限するクランプ回路６５、および三角波発生回路（本発明でいうキャリア信号発生回路に相当）６６からキャリア信号として出力される三角波信号Ｓc と前記電圧設定信号Ｓ1aとのレベルを比較して制御信号Ｓ1bを出力するコンパレータ（本発明でいう制御信号生成回路に相当）６７から構成されている。ここで、エラーアンプ６４は、その非反転入力端子に検出電圧Ｖ1sが入力され、その反転入力端子に基準電圧Ｖ1rが入力されるようになっている。また、コンパレータ６７は、その非反転入力端子に電圧設定信号Ｓ1aが入力され、その反転入力端子に三角波信号Ｓc が入力されるようになっている。
【００２１】
制御回路４８も、制御回路４５と同様に、出力端子ＯＵＴ２とグランド端子との間に直列に接続された抵抗６８、６９から構成される電圧検出回路７０、この電圧検出回路７０から得られる検出電圧Ｖ2sと基準電圧Ｖ2r（出力電圧Ｖ2 （例えば６Ｖ）に相当する電圧）との電圧偏差を増幅するエラーアンプ７１、このエラーアンプ７１から出力される電圧設定信号Ｓ2aの大きさを制限するクランプ回路７２、および前記三角波信号Ｓc と前記電圧設定信号Ｓ2aとのレベルを比較して制御信号Ｓ2bを出力するコンパレータ７３から構成されている。ここで、エラーアンプ７１は、その反転入力端子に検出電圧Ｖ2sが入力され、その非反転入力端子に基準電圧Ｖ2rが入力されるようになっている。また、コンパレータ７３は、その反転入力端子に電圧設定信号Ｓ2aが入力され、その非反転入力端子に三角波信号Ｓc が入力されるようになっている。
【００２２】
このように制御回路４５と４８は、エラーアンプ６４の入力信号Ｖ1s、Ｖ1rに対する動作とエラーアンプ７１の入力信号Ｖ2s、Ｖ2rに対する動作とが互いに反転した動作となるとともに、コンパレータ６７の入力信号Ｓ1a、Ｓc に対する動作とコンパレータ７３の入力信号Ｓ2a、Ｓc に対する動作とが互いに反転した動作となるように構成した点に特徴を有する。
【００２３】
駆動回路４６、４９は、それぞれコンパレータ６７、７３から出力される制御信号Ｓ1b、Ｓ2bを電力増幅して、ＦＥＴ５３、５７のゲート端子に印加する駆動電圧を生成するものである。そして、この駆動電圧の低下を補償するために、駆動回路４６、４９に対し共通の電圧補償回路７４が設けられている。
【００２４】
この電圧補償回路７４は、例えば図２に示すチャージポンプ回路として構成されている。この図２において、インバータ回路７５の出力端子はコンデンサ７６と順方向のダイオード７７とを介してグランド端子に接続され、さらにインバータ回路７５と直列に接続されたインバータ７８の出力端子はコンデンサ７９と順方向のダイオード８０とを介して前記ダイオード７７のアノードに接続されている。また、グランド端子と前記ダイオード８０のアノードとの間にはコンデンサ８１と順方向のダイオード８２とが直列に接続され、そのダイオード８２のアノードが出力端子とされている。
【００２５】
なお、上述した制御回路４５、４８、駆動回路４６、４９、および電圧補償回路７４は１つのモノリシックＩＣ８３として構成されており、このＩＣ８３を動作させるための電源電圧は、ＩＣ８３内部に設けられた図示しない内蔵電源回路によって生成されるようになっている。
【００２６】
次に、本実施形態の作用について、図３も参照しながら説明する。
まず、入力端子ＩＮに所定電圧（例えば３Ｖ）以上の入力電圧ＶB が与えられるとＩＣ８３が動作可能となる。このときの電源主回路４４の降圧に係る電力変換動作は、よく知られているように、ＦＥＴ５３のオンによって負荷（シリーズレギュレータを介したマイクロコンピュータ）に電力を供給するとともにコイル５５に電流エネルギーを蓄積し、ＦＥＴ５３のオフによってダイオード５４を介して前記電流エネルギーをコンデンサ５６に移すように行われる。この電力変換動作は電源主回路４７についても同様となる。
【００２７】
図３は、これら電源主回路４４、４７を制御する制御回路４５、４８の動作について示したタイミング図である。電源回路４２の出力電圧Ｖ1 は、電圧検出回路６３の抵抗６１と６２とによって分圧されて検出電圧Ｖ1sとしてエラーアンプ６４に入力される。エラーアンプ６４は、その検出電圧Ｖ1sから基準電圧Ｖ1rを減算することにより電圧偏差を得、その電圧偏差を増幅して電圧設定信号Ｓ1aを出力する。
【００２８】
コンパレータ６７は、この電圧設定信号Ｓ1aと三角波信号Ｓc とを入力し、図３（ａ）に示すように両信号レベルの比較を行い、その結果を制御信号Ｓ1bとして出力する。つまり、制御信号Ｓ1bは、図３（ｂ）に示すように、電圧設定信号Ｓ1aのレベルが三角波信号Ｓc のレベル以上となる時にはＦＥＴ５３をオフさせるＨレベルとなり、電圧設定信号Ｓ1aのレベルが三角波信号Ｓc のレベル未満となる時にはＦＥＴ５３をオンさせるＬレベルとなる。
【００２９】
従って、例えば検出電圧Ｖ1s（すなわち出力電圧Ｖ1 ）が基準電圧Ｖ1rよりも大きくなると、電圧設定信号Ｓ1aのレベルが高くなり、制御信号Ｓ1bのＬレベル期間が狭まる。その結果、ＦＥＴ５３のオン期間が短くなり出力電圧Ｖ1 の上昇が抑えられる。このＰＷＭ制御方式を用いたフィードバック制御により、出力電圧Ｖ1 が定電圧（４Ｖ）に保たれる。
【００３０】
上述した制御動作は、制御回路４８についてもほぼ同様となる。ただし、制御回路４８においては、エラーアンプ７１は基準電圧Ｖ2rから検出電圧Ｖ2sを減算することにより電圧偏差を得る。また、コンパレータ７３から出力される制御信号Ｓ2bは、図３（ｃ）に示すように、電圧設定信号Ｓ2aのレベルが三角波信号Ｓc のレベルを越える時にＬレベルとなり、電圧設定信号Ｓ2aのレベルが三角波信号Ｓc のレベル以下となる時にＨレベルとなる。
【００３１】
ここで、制御信号Ｓ1b、Ｓ2bに着目すると、両者のＬレベル期間は三角波信号Ｓc の１／２周期だけずれた状態にあって重なることがなく、従ってＦＥＴ５３と５７とが同時にオン状態となることがないことが分かる。これは、エラーアンプ６４と７１並びにコンパレータ６７と７３とをそれぞれ反転した状態（逆位相の状態）で動作させたことによる。このとき、制御信号Ｓ1bとＳ2bとについて常にＬレベル期間が重ならないようにするためには、さらに制御信号Ｓ1bとＳ2bとのとり得るデューティ比（三角波信号Ｓc の１周期Ｔに対するＬレベル期間）を例えば互いに５０％以下となるように制限する必要がある。
【００３２】
そこで、この制限を行うためにクランプ回路６５、７２が設けられている。すなわち、三角波信号Ｓc を図３（ａ）に一点鎖線で示す基準レベル（例えば５０％レベル）で２分し、クランプ回路６５は電圧設定信号Ｓ1aがその基準レベル以下（負側）とならないように制限し、クランプ回路７２は電圧設定信号Ｓ2aがその基準レベル以上（正側）とならないように制限する。その結果、制御回路４５、４８は、ともにＦＥＴ５３、５７を０〜５０％のデューティ比の範囲内においてスイッチング動作させることになり、ＦＥＴ５３、５７が同時にオン状態となることを回避しつつ定電圧制御を行うことが可能となる。
【００３３】
さて、これら制御信号Ｓ1b、Ｓ2bは、それぞれ駆動回路４６、４９を介してＦＥＴ５３、５７のゲート端子に駆動電圧として与えられる。ＦＥＴ５３、５７は、オン状態においてゲート−ソース間電圧が例えば５Ｖ以下に低下するとオン抵抗が増大しドレイン損失が増加するという特性を有している。そこで、チャージポンプ動作により入力電圧ＶB から負の電圧ＶP （＜０）を生成する電圧補償回路７４が用いられる。この電圧補償回路７４には、入力電圧ＶB に応じてチャージポンプ動作を運転または停止するための図示しない昇圧動作制御回路を備えている。
【００３４】
すなわち、入力電圧ＶB が所定電圧（例えば８Ｖ）以上の場合には、電圧補償回路７４はチャージポンプ動作を停止し、駆動回路４６、４９は、制御信号Ｓ1b、Ｓ2bのＬレベルに対応してほぼ０Ｖの駆動電圧をゲート端子に出力し（ゲート−ソース間電圧としてはＶB ）、制御信号Ｓ1b、Ｓ2bのＨレベルに対応してＶB の駆動電圧をゲート端子に出力する（ゲート−ソース間電圧としては０Ｖ）。これに対して、入力電圧ＶB が前記所定電圧よりも低い場合には、電圧補償回路７４はチャージポンプ動作を行い、駆動回路４６、４９は、制御信号Ｓ1b、Ｓ2bのＬレベルに対応して前記負の電圧ＶP を有する駆動電圧をゲート端子に出力し（ゲート−ソース間電圧としてはＶB −ＶP ）、制御信号Ｓ1b、Ｓ2bのＨレベルに対応してＶB の駆動電圧をゲート端子に出力する（ゲート−ソース間電圧としては０Ｖ）。これにより、入力電圧ＶB が低下した場合にあっても、駆動回路４６、４９はＦＥＴ５３、５７のゲート端子にオンするのに十分な駆動電圧を与えることができ、ＦＥＴ５３、５７のドレイン損失の増大やスイッチング動作の停止を防止することができる。
【００３５】
上記電圧補償回路７４は、インバータ回路７５の入力端子に適当な周波数（例えば１ＭＨｚ）を持つ矩形波を入力することにより動作する（図２参照）。このとき、矩形波の電圧レベルが０Ｖと電圧ＶB とを交互に繰り返す毎に各ダイオード７７、８０、８２がオンとオフとを交互に繰り返し、コンデンサ７６の電荷が順次コンデンサ７９、コンデンサ８１に移されるポンプ動作が行われる。なお、図２に示すチャージポンプ回路は２段の構成を備えているが、必要に応じて３段、４段、…と増やしても良い。
【００３６】
このように、チャージポンプ回路の形態を有する電圧補償回路７４はコンデンサ７６、７９、８１を介した負の昇圧動作を行うので、その出力電流、特にその瞬時値が増えるに従って昇圧電圧が低下するという特性を有している。従って、図６に示したスイッチング電源回路のように、２つのＦＥＴ６、１８が同時にオンするものの場合、各駆動回路１６、２８毎にチャージポンプ回路としての電圧補償回路１７、２９を設けるか、もしくは２倍の電流供給能力を有する共通の電圧補償回路を設ける必要があった。
【００３７】
これに対して、本スイッチング電源回路４１では、２つのＦＥＴ５３、５７が同時にオンすることがないので、電圧補償回路７４は１つの電源回路４２（または４３）に対する電流供給能力を備えれば十分であり、電圧補償回路７４として従来用いていた電圧補償回路１７（または２９）をほぼそのままの回路規模で用いることができる（図３（ｄ）参照）。従って、コンデンサ７６、７９、８１の静電容量は、図６に示した電圧補償回路１７および２９に使用される全静電容量の約半分で済み、ＩＣ８３のチップ面積を縮小化することができる。
【００３８】
以上述べたように、本実施形態によれば、駆動回路４６、４９が出力する駆動信号のオンレベルの低下を防ぐため共通に電圧補償回路７４を設けるとともに、ＦＥＴ５３と５７との同時オン状態を回避するために、制御回路４５、４８それぞれが基準レベルで２分された三角波信号ＳC を用いて定電圧制御するように構成した点に特徴を有する。
【００３９】
これにより、電圧補償回路７４は、駆動回路４６と４９とに同時に電流を供給する必要がなくなるので、駆動回路が２つになってもその電流供給能力を増やす必要がなくコストの低減を図れる。特に、電圧補償回路７４をＩＣ化する場合にあっては、そのチップ面積を大幅に節約することができるのでコスト低減の効果が大きい。
【００４０】
（第２の実施形態）
次に、第１の実施形態に変形を加えた第２の実施形態について、図４および図５を参照して説明する。なお、図４において図１と同一構成部分には同一符号を付して説明を省略し、以下異なる構成部分について説明する。
図４には、スイッチング電源回路の電気的構成が概略的に示されている。この図４において、スイッチング電源回路８４は、単出力電源回路である上述した電源回路４２と電源回路８５とから構成されている。
【００４１】
この電源回路８５の制御回路８６において、エラーアンプ７１は、その非反転入力端子に検出電圧Ｖ2sが入力され、その反転入力端子に基準電圧Ｖ2rが入力されるようになっている。また、コンパレータ７３は、その非反転入力端子に電圧設定信号Ｓ2aが入力され、その反転入力端子には三角波信号Ｓc を反転回路８７を介して反転した三角波信号Ｓc'が入力されるようになっている。さらに、クランプ回路８８は、電圧設定信号Ｓ2aが三角波信号Ｓc'を２分する際の基準レベル（例えば５０％レベル）以下とならないように制限するものである（図５（ｃ）参照）。
【００４２】
上記構成によれば、エラーアンプ７１の入力信号Ｖ2s、Ｖ2rに対する動作はエラーアンプ６４の入力信号Ｖ1s、Ｖ1rに対する動作と同位相の動作となるとともに、コンパレータ７３の入力信号Ｓ2a、Ｓc に対する動作はコンパレータ６７の入力信号Ｓ1a、Ｓc に対する動作と同位相の動作となる。従って、制御回路８６の定電圧制御は、前述した制御回路４５の定電圧制御と同様に行われる。
【００４３】
しかしながら、制御回路８６と４５とでは、使用する三角波信号Ｓc'とＳc とが逆位相の関係にある。そのため、図５のタイミング図に示すように、制御信号Ｓ2bとＳ1bのＬレベル期間は三角波信号Ｓc の１／２周期だけずれて互いに重なることがない。従って、上記構成によっても、ＦＥＴ５３と５７とが同時にオン状態となることがなく、電圧補償回路７４について第１の実施形態と同様の作用および効果を得ることができる。
【００４４】
（その他の実施形態）
なお、本発明は、上述した各実施形態にのみ限定されるものではなく、次のように変形または拡張することができる。
電源主回路４４、４７として降圧型チョッパ回路を用いたが、昇圧型チョッパ回路やスイッチングトランスを備えた絶縁型の電源回路などを用いても良い。また、スイッチング素子としてＮチャネルのＭＯＳＦＥＴを用いても同様に適用できる。
【００４５】
制御回路４５、４８、８６は定電圧制御を行うように構成したが、定電流制御を行うように構成した場合であっても同様に適用できる。また、制御方式についても、スイッチング素子が互いのオン期間が重複しないように制御される限りＰＷＭ制御方式に限定されない。この場合、各スイッチング素子のオン期間を時分割制御する制御手段を新たに設けても良い。
【００４７】
駆動回路４６、４９は、入力電圧ＶB を利用して駆動電圧を出力するように構成され、この入力電圧ＶB の低下によるゲート電圧の低下を補償する目的から電圧補償回路７４を用いた。しかし、駆動回路４６、４９は、入力電圧ＶB 以外の別の系統の電圧を利用して駆動電圧を出力するように構成しても良く、その場合ゲート電圧の低下を補償する目的、あるいは高い電圧から最適なゲート電圧を生成する目的により電圧補償回路７４を設けることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すスイッチング電源回路の概略的な電気的構成図
【図２】電圧補償回路の電気的構成図
【図３】制御回路の作用を説明するためのタイミング図
【図４】本発明の第２の実施形態を示す図１相当図
【図５】図３相当図
【図６】従来構成を示す図１相当図
【符号の説明】
４１、８４はスイッチング電源回路、４２、４３、８５は電源回路（単出力電源回路）、４４、４７は電源主回路（電力変換回路）、４５、４８、８６は制御回路、４６、４９は駆動回路、５３、５７はＭＯＳＦＥＴ（スイッチング素子）、６３、７０は電圧検出回路、６４、７１はエラーアンプ（偏差演算回路）、６５、７２、８８はクランプ回路、６６は三角波発生回路（キャリア信号発生回路）、６７、７３はコンパレータ（制御信号生成回路）、７４は電圧補償回路である。

Claims

スイッチング素子を備えそのスイッチング動作に従って電力変換を行う電力変換回路と、この電力変換回路の出力が所定出力となるように前記スイッチング素子のスイッチング動作を制御する制御回路と、この制御回路から出力される制御信号に従って前記スイッチング素子を駆動する駆動回路とから構成される単出力電源回路を２つ備えたスイッチング電源回路において、
前記２つの駆動回路から出力される駆動電圧が前記スイッチング素子が十分にオンできるレベルの電圧となるように補償する電圧補償回路を備え、
前記２つの制御回路は、それぞれ
前記電力変換回路の出力電圧を検出する電圧検出回路と、
この電圧検出回路の検出電圧と基準電圧との差を演算する偏差演算回路と、
この偏差演算回路の出力信号とキャリア信号とを比較して制御信号を生成する制御信号生成回路と、
前記制御信号を０〜５０％のデューティ比に制限するクランプ回路とを備え、
前記２つの制御回路に共通して与えられるキャリア信号を生成するキャリア信号発生回路を設け、
前記２つの偏差演算回路および前記２つの制御信号生成回路は、それぞれ、入力信号に対し互いに逆位相の状態で動作し、
前記一方のクランプ回路は、前記一方の偏差演算回路の出力信号が前記キャリア信号の５０％レベルである基準レベル以下とならないように制限し、
前記他方のクランプ回路は、前記他方の偏差演算回路の出力信号が前記キャリア信号の５０％レベルである基準レベル以上とならないように制限することにより、
前記制御回路は、前記スイッチング素子のオン期間を他のスイッチング素子のオフ期間の範囲内で設定してスイッチング動作を制御する構成となっていることを特徴とするスイッチング電源回路。
スイッチング素子を備えそのスイッチング動作に従って電力変換を行う電力変換回路と、この電力変換回路の出力が所定出力となるように前記スイッチング素子のスイッチング動作を制御する制御回路と、この制御回路から出力される制御信号に従って前記スイッチング素子を駆動する駆動回路とから構成される単出力電源回路を２つ備えたスイッチング電源回路において、
前記２つの駆動回路から出力される駆動電圧が前記スイッチング素子が十分にオンできるレベルの電圧となるように補償する電圧補償回路を備え、
前記２つの制御回路は、それぞれ
前記電力変換回路の出力電圧を検出する電圧検出回路と、
この電圧検出回路の検出電圧と基準電圧との差を演算する偏差演算回路と、
この偏差演算回路の出力信号とキャリア信号とを比較して制御信号を生成する制御信号生成回路と、
前記制御信号を０〜５０％のデューティ比に制限するクランプ回路とを備え、
前記一方の制御回路にそのまま与えられ、前記他方の制御回路に反転して与えられるキャリア信号を生成するキャリア信号発生回路を設け、
前記２つの偏差演算回路および前記２つの制御信号生成回路は、それぞれ、入力信号に対し互いに同位相の状態で動作し、
前記クランプ回路は、前記偏差演算回路の出力信号が前記キャリア信号の５０％レベルである基準レベル以下とならないように制限することにより、
前記制御回路は、前記スイッチング素子のオン期間を他のスイッチング素子のオフ期間の範囲内で設定してスイッチング動作を制御する構成となっていることを特徴とするスイッチング電源回路。