KR101164348B1

KR101164348B1 - 전원 공급 회로

Info

Publication number: KR101164348B1
Application number: KR1020107014773A
Authority: KR
Inventors: 요히치 시와야
Original assignee: 가부시키가이샤 리코
Priority date: 2008-01-15
Filing date: 2008-12-05
Publication date: 2012-07-09
Also published as: JP4997122B2; CN101911456A; KR20100084582A; CN101911456B; JP2009171710A; US8278991B2; US20100277227A1; WO2009090812A1

Abstract

전원 공급 회로는, 입력 단자로부터 입력된 전압을 승압하고, 그 승압된 전압을 출력 단자로부터 주어진 부하로 공급하도록 구성되는 차지 펌프 회로 및 제어 회로 유닛을 포함한다. 차지 펌프 회로는, 입력 단자로부터 입력되는 전압의 전하를 저장하도록 구성되는 플라이백(fly-back) 커패시터 및 플라이백 커패시터의 일 단자와 차지 펌프 회로의 출력 단자 사이에 접속되는 출력 트랜지스터를 포함한다. 제어 회로 유닛은, 기준 전압 및 차지 펌프 회로로부터 출력된 전압을 수신하고, 차지 펌프 회로로부터 출력된 전압에 비례하는 비례 전압을 생성하고, 비례 전압이 기준 전압과 동일한 전압 레벨을 가지도록 비례 전압과 기준 전압 사이의 차에 의존하여 출력 트랜지스터를 제어하는 전압을 출력하도록 구성된다.

Description

전원 공급 회로{POWER SUPPLY CIRCUIT}

본 발명은 부하를 안정하게 구동시키기 위하여 부하에 전원을 공급하도록 구성되는 전원 공급 회로 및 그 전원 공급 회로의 동작을 제어하는 방법에 관한 것이다.

전원 전압보다 더 높은 전압이 요구되는 경우, 인덕터를 이용하는 DC-DC 컨버터가 종래에 전원 공급 회로로서 사용되고 있다. DC-DC 컨버터는, 원하는 레벨에서의 전압이 생성될 수 있고, 전원을 대량의 전류를 소비하는 부하에 효율적으로 공급할 수 있으므로, 많은 애플리케이션들에 사용되고 있다. 그러나, 변압기 및 코일과 같은 구성요소들이 요구되므로 DC-DC 컨버터를 소형화하기는 어렵다. 따라서, 반도체 집적 회로에 DC-DC 컨버터의 모든 구성요소들을 포함시키는 것은 불가능하였다.

이러한 문제점을 고려하여, 차지 펌프 회로는, 이 차지 펌프 회로가 소형화될 수 있고 효율을 높일 수 있으므로, 전원 공급 회로로서 종종 사용되고 있다. 그러나, 차지 펌프 회로는, DC 전원의 전압에 의해 충전되는 커패시터의 전압을 가산함으로써 출력 전압을 승압시키므로, 차지 펌프 회로의 출력 전압은 전원 전압에 크게 의존한다. 또한, 전지가 DC 전원으로서 사용되는 경우, 차지 펌프 회로의 출력 전압은, 전지 전압의 저하에 따라, 전지 전압의 저하 전압에 전압의 승압배율을 승산함으로서 획득된 전압 레벨 만큼 저하한다. 그 결과, 차지 펌프 회로의 출력 전압은 급속하게 감소한다.

전원 전압의 변동의 이러한 영향을 피하기 위하여, 다음과 같은 3가지 방법이 제안되고 있다. 제1 방법으로서, 도 5에 도시된 바와 같이, 전원 전압(VCC)이 전압 레귤레이터(101)에 의해 정전압이 되도록 제어되고, 차지 펌프 회로(102)에 입력되어 승압된다. 그 후, 승압된 전압은, 부하(110)에 공급된다(예를 들어, 특허 문헌 1 참조). 제2 방법으로서, 도 6에 도시된 바와 같이, 입력 전원 전압(VCC)을 차지 펌프 회로(102)에 입력하여 승압시킨다. 그 후, 승압된 전압은 전압 레귤레이터(101)에 입력되고, 정전압으로서 제어되고, 부하(110)에 공급된다. 제3 방법으로서, 도 7에 도시된 바와 같이, 차지 펌프 회로의 출력 전압(Vout)이 미리 결정된 검출 전압 이상이 되면, 차지 펌프 회로의 플라이백 커패시터(C1)와 차지 펌프 회로의 외부에 제공된 캐치백(catch-back) 커패시터(Cout)를 접속하는 트랜지스터(M101)의 각각의 온(on) 기간은, 정전압 출력을 얻도록 강제적으로 단축된다.

[특허 문헌 1] 일본 특허 출원 제2006-320158호 공보

출력 전압은 제1 방법 및 제2 방법에 의해 안정된 리플 진폭으로 안정화될 수 있다. 그러나, 이 경우에, 차지 펌프 회로의 최대 출력 전류가 흐를 수 있는 큰 출력 드라이버를 갖는 전압 레귤레이터가 요구된다. 따라서, 칩 사이즈가 증가된다고 하는 문제점이 있다.

제3 방법에 의해, 정전압은, 차지 펌프 회로의 출력 전압을 모니터링하는 것만으로 안정하게 출력될 수 있고, 차지 펌프 회로의 출력 전압이 미리 결정된 레벨 이상이 되는 경우, 차지 펌프 회로의 ON/OFF를 제어하는 클록 유닛에 검출 신호를 피드백시킨다. 그러나, 차지 펌프 회로의 각각의 온(on) 기간이 강제적으로 단축되므로, 출력 전압의 리플 진폭이 더 커지게 되는 문제점이 있다.

본 발명은 상기 문제점을 고려하여 이루어지며, 본 발명의 하나 이상의 실시형태의 목적은 차지 펌프 회로에 포함되는 트랜지스터의 게이트 전압을 최적으로 제어함으로써 전원 전압의 변동에 관계없이 부하를 안정하게 구동하는데 필요한 정전압을 출력할 수 있는 전원 공급 회로 및 그 전원 공급 회로의 동작을 제어하는 방법을 제공하는 것이다.

본 발명의 일 양태에 따르면, 전원 공급 회로는, 입력 단자로부터 입력되는 전압을 승압하고 그 승압된 전압을 출력 단자로부터 주어진 부하에 공급하도록 구성되는 차지 펌프 회로 및 제어 회로 유닛을 포함한다. 차지 펌프 회로는 입력 단자로부터 입력되는 전압의 전하를 저장하도록 구성되는 플라이백 커패시터 및 상기 플라이백 커패시터의 일 단자와 차지 펌프 회로의 출력 단자 사이에 접속되는 출력 트랜지스터를 포함한다. 제어 회로 유닛은, 기준 전압 및 상기 차지 펌프 회로부터 출력되는 전압을 수신하고, 상기 차지 펌프 회로로부터 출력되는 전압에 비례하는 비례 전압을 생성하고, 그 비례 전압이 기준 전압과 동일한 전압 레벨을 가지도록 그 비례 전압과 기준 전압 사이의 차에 의존하여 출력 트랜지스터를 제어하는 전압을 출력하도록 구성된다.

본 발명의 또 다른 양태에 따르면, 입력 단자로부터 입력된 전압을 승압시키고 그 승압된 전압을 출력 단자로부터 주어진 부하로 공급하도록 구성되는 차지 펌프 회로를 포함하는 전원 공급 회로의 동작을 제어하는 방법이 제공된다. 상기 차지 펌프 회로는, 입력 단자로부터 입력된 전압의 전하를 저장하도록 구성되는 플라이백 커패시터 및 상기 플라이백 커패시터의 일 단자와 상기 차지 펌프 회로의 출력 단자 사이에 접속되는 트랜지스터를 포함한다. 상기 방법은 승압된 전압에 비례하는 전압이 기준 전압과 동일한 레벨이 되도록 트랜지스터를 제어하는 단계 및 상기 트랜지스터를 제어하는 단계에 기초하여 상기 승압된 전압을 일정하게 유지하여 부하에 제공하는 단계를 포함한다.

본 발명에 의하면, 차지 펌프 회로에 포함되는 트랜지스터의 게이트 전압을 최적으로 제어함으로써 전원 전압의 변동에 관계없이 부하를 안정하게 구동하는데 필요한 정전압을 출력할 수 있는 전원 공급 회로 및 그 전원 공급 회로의 동작을 제어하는 방법을 제공할 수 있다.

도 1은 본 발명의 제 1 실시형태의 전원 공급 회로의 일례 및 클록 신호의 일례를 나타내는 도면이다.
도 2는 도 1에 도시된 전원 공급 회로의 출력 신호(AMPOUT)와 출력 전압(Vout)과의 관계예를 나타내는 타이밍 차트이다.
도 3은 본 발명의 제 1 실시형태의 전원 공급 회로의 또 다른 일례 및 클록 신호의 일례를 나타내는 도면이다.
도 4는 도 3에 도시된 전원 공급 회로의 출력 신호(AMPOUT)와 출력 전압(Vout)과의 관계예를 나타내는 타이밍 차트이다.
도 5는 종래의 전원 공급 회로의 일례를 나타내는 도면이다.
도 6은 종래의 전원 공급 회로의 또 다른 일례를 나타내는 도면이다.
도 7은 종래의 전원 공급 회로에서의 트랜지스터(M101)의 동작과 출력 전압(Vout)과의 관계의 일례를 나타내는 타이밍 차트이다.

본 발명을 도면에 예시된 실시형태에 기초하여 상세히 설명한다.

(제 1 실시형태)

도 1은 본 발명의 제 1 실시형태의 전원 공급 회로의 일례를 나타내는 도면이다. 도 1에 도시된 전원 공급 회로(1)에서, 입력 단자(IN)에 입력된 전원 전압(VCC)을 승압하여 미리 결정된 정전압을 생성한다. 그 생성된 정전압은 출력 전압으로서 출력 단자(OUT)로부터 부하(10)로 출력된다. 이러한 방식으로, 전원이 부하(10)에 공급된다.

전원 공급 회로(1)는 차지 펌프 회로(2); 미리 결정된 기준 전압(Vref)을 생성하여 출력할 수 있는 기준 전압 생성 회로(3); 출력 전압(Vout)을 분압하고 분압 전압(Vfb)을 생성하여 출력할 수 있는, 출력 전압 검출용 저항(R1 및 R2); 에러 증폭기 회로(4); 및 캐치백 커패시터(Cout)를 포함한다. 차지 펌프 회로(2)는, PMOS 트랜지스터(M1 내지 M3), NMOS 트랜지스터(M4) 및 플라이백 커패시터(C1)를 포함한다. 에러 증폭기 회로(4)는 연산 증폭기 회로(11), 정전류원(12) 및 NMOS 트랜지스터(M11)를 포함한다.

PMOS 트랜지스터(M3)는 출력 트랜지스터로서 기능하며, 저항(R1 및 R2)은 비례 전압 생성 회로 유닛으로서 기능하며, 에러 증폭기 회로(4)는 에러 증폭기 회로 유닛으로서 기능하며, NMOS 트랜지스터(M11)는 제 1 트랜지스터로서 기능하며, 정전류원(12) 및 NMOS 트랜지스터(M11)는 출력 회로로서 기능한다. 또한, 도 1은, PMOS 트랜지스터(M1～M3), NMOS 트랜지스터(M4), 기준 전압 생성 회로(3), 에러 증폭기 회로(4) 및 저항(R1 및 R2)이 하나의 IC에 집적되는 경우의 일례를 나타낸다. 이 IC는, 입력 단자(IN), 출력 단자(OUT) 및 접속 단자 (C1P 및 C1M)를 포함한다.

PMOS 트랜지스터(M1)는 입력 단자(IN)와 접속 단자(C1P) 사이에 접속된다. PMOS 트랜지스터(M2)는 입력 단자(IN)와 접속 단자(C1M) 사이에 접속된다. 플라이백 커패시터(C1)는 접속 단자(C1P)와 접속 단자(C1M) 사이에 접속된다. PMOS 트랜지스터(M3)는 접속 단자(C1P)와 출력 단자(OUT) 사이에 접속된다. NMOS 트랜지스터(M4)는 접속 단자(C1M)와 접지 전위 사이에 접속된다. 캐치백 커패시터(Cout)는 출력 단자(OUT)와 접지 전위 사이에 접속된다. 저항(R1 및 R2)은 출력 단자(OUT)와 접지 전위 사이에 직렬로 접속된다. 분압 전압(Vfb)은 저항(R1)과 저항(R2) 사이의 접속부로부터 출력되고, 연산 증폭기 회로(11)의 반전 입력 단자에 입력된다.

기준 전압(Vref)은 연산 증폭기 회로(11)의 비반전 입력 단자에 입력된다. 연산 증폭기 회로(11)의 출력 단자는 NMOS 트랜지스터(M11)의 게이트에 접속된다. 정전류원(12)과 NMOS 트랜지스터(M11)는 전원 전압(VCC)와 접지 전위 사이에 직렬로 접속된다. 에러 증폭기 회로(4)의 출력 단자로서 기능하는 정전류원(12)과 NMOS 트랜지스터(M11)와의 접속부는 PMOS 트랜지스터(M3)의 게이트에 접속된다. 클록 신호(φ1), 클록 신호(φ2) 및 반전 클록 신호(φ1)인 반전 신호(φ1B)는, 각각 PMOS 트랜지스터(M1)의 게이트, PMOS 트랜지스터(M2)의 게이트 및 NMOS 트랜지스터(M4)의 게이트에 입력된다. 클록 신호(φ1및 φ2)는, 도 1의 하부 도면에 도시된 바와 같이 타이밍을 갖는 직사각형 파형에 의해 표현된다는 점에 주목한다.

이러한 구성에 있어서, PMOS 트랜지스터(M1, M2) 및 NMOS 트랜지스터(M4)는, 클록 신호(φ1 및 φ2)에 따라서 온/오프된다. 에러 증폭기 회로(4)는, 분압 전압(Vfb)이 기준 전압(Vref)과 동일한 레벨을 가지도록 PMOS 트랜지스터(M3)의 동작을 제어한다. 이러한 방식으로, 에러 증폭기 회로(4)는, 출력 전압(Vout)이 미리 결정된 레벨에서 일정하게 되도록 PMOS 트랜지스터(M3)의 온저항을 제어한다.

도 2는 PMOS 트랜지스터(M3)의 게이트에 입력되는 에러 증폭기 회로(4)의 출력 신호(AMPOUT)와 출력 전압(Vout)과의 관계예를 도시한 타이밍 차트이다. 도 2를 참조하면서 도 1에 도시된 전원 공급 회로(1)의 동작을 더 상세히 설명한다.

클록 신호(φ1)가 로우 레벨인 경우에, PMOS 트랜지스터(M1)와 NMOS 트랜지스터(M4)는 온되어 도전 상태가 된다. 이 때, 클록 신호(φ2)가 하이 레벨에 있으므로, PMOS 트랜지스터(M2)는 오프되어 비도전 상태가 된다. 이 경우에, 도 2에 도시된 바와 같이 출력 전압(Vout)은 설정 전압보다 더 높다. 따라서, 연산 증폭기 회로(11)는, 출력 전압(Vout)을 설정 전압까지 저하시키기 위하여 NMOS 트랜지스터(M11)를 오프시켜 비도전 상태로 만든다. 따라서, 에러 증폭기 회로(4)의 출력 신호(AMPOUT)는 PMOS 트랜지스터(M3)를 오프시켜 비도전 상태로 만들 수 있는 전압을 가진다. 이를 고려하여, 플라이백 커패시터(C1)는 전원 전압(VCC)에 의해 충전된다.

또한, 클록 신호(φ1)가 하이 레벨인 경우에, PMOS 트랜지스터(M1)와 NMOS 트랜지스터(M4)는 오프되어 비도전 상태가 된다. 이 때, 클록 신호(φ2)가 로우 레벨에 있으므로, PMOS 트랜지스터(M2)는 온되어 도전 상태가 된다. 도 2에 도시된 바와 같이, 출력 전압(Vout)은 설정 전압보다 낮다. 따라서, 연산 증폭기 회로(11)는, 출력 전압(Vout)을 설정 전압까지 승압시키기 위하여, NMOS 트랜지스터(M11)를 온시키고, NMOS 트랜지스터(M11)의 온저항을 제어한다. 그 결과, 에러 증폭기 회로(4)의 출력 신호(AMPOUT)는 PMOS 트랜지스터(M3)를 온시킬 수 있는 전압을 가진다. 에러 증폭기 회로(4)는, PMOS 트랜지스터(M3)의 게이트 전압을 제어하고, 출력 전압(Vout)이 미리 결정된 전압이 되도록 PMOS 트랜지스터(M3)의 온저항을 제어한다.

차지 펌프 회로(2)를 구동시키는 클록 신호의 주파수와 동기하여 이러한 동작을 반복함으로써, PMOS 트랜지스터(M3)의 게이트 전압이 제어되어, PMOS 트랜지스터(M3)의 온저항이 최적화된다. 이러한 방식으로, 출력 전압(Vout)은, 출력 전압(Vout)의 리플 진폭을 더 증가시키지 않고 안정화될 수 있다.

도 3은 본 발명의 제 1 실시형태의 전원 공급 회로의 또 다른 일례를 나타내는 도면이다. 도 3에서, 도 1의 구성요소와 동일하거나 또는 유사한 구성요소는, 동일한 참조 부호에 의해 표시되며, 여기서는 그 설명을 생략한다. 이하에서는 도 1과 도 3 사이의 차이점만을 설명한다.

도 3은 NMOS 트랜지스터(M12)와 PMOS 트랜지스터(M13)를 부가적으로 제공한다는 점에서 도 1과 다르다. NMOS 트랜지스터(M12)는 제 2 트랜지스터로서 기능하고, PMOS 트랜지스터(M13)는 제 3 트랜지스터로서 기능한다. 또한, PMOS 트랜지스터(M1～M3, M13), NMOS 트랜지스터 (M4 및 M12), 기준 전압 생성 회로(3), 에러 증폭기 회로(4) 및 저항(R1 및 R2)은 이 일례에서 하나의 IC에 집적된다.

NMOS 트랜지스터(M12)는, 연산 증폭기 회로(11)의 출력 단자와 접지 전위 사이에 접속된다. NMOS 트랜지스터(M12)의 게이트에는 클록 신호(φ2)가 입력된다. 또한, PMOS 트랜지스터(M13)는, 정전류원(12)에 병렬로 접속된다. 반전 클록 신호(φ2)인 반전 신호(φ2B)는 PMOS트랜지스터(M13)의 게이트에 입력된다.

이러한 방식으로, 에러 증폭기 회로(4)의 출력 신호(AMPOUT)는 급속하게 상승되거나 또는 하강될 수 있고, 도 2의 출력 신호(AMPOUT)는 도 4에 도시된 바와 같은 파형을 가질 수 있다. 도 3에 있어서, NMOS 트랜지스터(M12)와 PMOS 트랜지스터(M13) 중 어느 하나만이 제공될 수도 있다.

본 발명의 제 1 실시형태의 전원 공급 회로에서, 플라이백 커패시터(C1)에 저장된 전하는 플라이백 커패시터(C1)의 일 단자에 접속된 접속 단자(C1P)와 캐치백 커패시터(Cout)의 일 단자에 접속되는 출력 단자(OUT)를 접속하는 PMOS 트랜지스터(M3)에 의해 캐치백 커패시터(Cout)에 주입되므로, 전원 전압(VCC)이 승압된다. 출력 전압(Vout)을 일정하게 제어하기 위하여, 승압된 출력 전압(Vout)은, 저항(R1 및 R2)으로 형성되며 출력 단자(OUT)에 접속된 피드백 회로를 통하여, PMOS 트랜지스터(M3)의 게이트 전압을 제어하는 에러 증폭기 회로(4)로 피드백되므로, PMOS 트랜지스터(M3)의 온저항이 제어된다. 그 결과, 전원 전압의 변동에 관계없이, 부하를 안정하게 구동하는데 요구되는 정전압을 출력할 수 있다.

본 발명의 전원 공급 회로 및 본 발명의 전원 공급 회로의 동작 제어 방법에 따르면, 차지 펌프 회로에 포함되며, 상기 차지 펌프 회로에 포함되는 플라이백 커패시터의 일 단자와 상기 차지 펌프 회로의 출력 단자 사이에 접속되는 출력 트랜지스터의 동작은, 출력 단자로부터 출력되는 출력 전압에 비례하는 비례 전압이 미리 결정된 기준 전압과 동일한 레벨이 되도록 제어된다. 그 결과, 차지 펌프 회로의 출력 전압은 정전압이 되도록 제어되어 부하에 공급된다. 이러한 방식으로, 부하를 안정하게 구동하기 위하여 요구되는 정전압은 전원 전압의 변동에 관계없이 출력될 수 있다.

또한, 전압을 안정하게 출력하기 위하여 더 큰 출력 구동기를 가지는 레귤레이터를 이용하는 대신에, 플라이백 커패시터의 일 단자와 차지 펌프 회로의 출력 단자를 접속하는 트랜지스터로서 기능하는 출력 구동기를 가지는 레귤레이터 회로는, 차지 펌프 회로에 포함되는 트랜지스터들 중에서 사용된다. 그 결과, 칩 사이즈의 증가가 방지될 수 있다.

또한, 리플 진폭을 증가시키는 출력 전압을 안정화시키기 위하여 차지 펌프 회로의 각각의 온 주기를 단축시키는 종래의 방법을 사용하는 대신에, 플라이백 커패시터에 저장된 전하를 캐치백 커패시터에 송신하는 트랜지스터의 게이트 전압을, 출력 전압의 레벨에 따라서 제어한다. 그 결과, 트랜지스터의 온 저항이 제어된다. 이러한 방식으로, 리플 진폭을 증가시키지 않고 안정한 출력 전압을 획득할 수 있다.

본 출원은 일본 특허청에 2008년 1우러 15일자로 출원된 일본 우선권 주장 출원 제2008-005844호에 기초하며, 이것의 전체 내용은 참고로 여기에 포함된다.

1 : 전원 공급 회로 2 : 차지 펌프 회로
3 : 기준 전압 생성 회로 4 : 에러 증폭기 회로
10 : 부하 11 : 연산 증폭기 회로

Claims

입력 단자로부터 입력된 전압을 승압하고, 그 승압된 전압을 출력 단자로부터 주어진 부하로 공급하도록 구성되는 차지 펌프 회로; 및
제어 회로 유닛을 구비하며,
상기 차지 펌프 회로는,
상기 입력 단자로부터 입력되는 전압의 전하를 저장하도록 구성되는 플라이백(fly-back) 커패시터; 및
상기 플라이백 커패시터의 일 단자와 상기 차지 펌프 회로의 출력 단자 사이에 접속되는 출력 트랜지스터를 포함하고,
상기 제어 회로 유닛은, 기준 전압 및 상기 차지 펌프 회로로부터 출력된 전압을 수신하고, 상기 차지 펌프 회로로부터 출력된 전압에 비례하는 비례 전압을 생성하고, 상기 비례 전압이 상기 기준 전압과 동일한 전압 레벨을 가지도록 상기 비례 전압과 상기 기준 전압 사이의 차에 의존하여 상기 출력 트랜지스터를 제어하는 전압을 출력하도록 구성되며,
상기 제어 회로 유닛은,
상기 차지 펌프 회로의 출력 단자로부터 출력되는 전압을 미리 결정된 분압비로 분압하여 상기 비례 전압을 생성하도록 구성되는 비례 전압 생성 회로 유닛; 및
상기 비례 전압과 상기 기준 전압 사이의 차에 대응하는 전압을 증폭하여 그 증폭된 전압을 상기 출력 트랜지스터의 제어 전극에 출력하도록 구성되는 에러 증폭기 회로를 포함하고,
상기 에러 증폭기 회로는,
상기 비례 전압을 수신하는 입력 단자, 상기 기준 전압을 수신하는 또 다른 입력 단자 및 출력 신호를 출력하도록 구성되는 출력 단자를 포함하는 연산 증폭기 회로; 및
미리 결정된 정전류를 생성하여 출력할 수 있는 정전류원 및 상기 연산 증폭기 회로에 의해 출력되는 출력 신호가 입력되는 제어 전극을 가지는 제1 트랜지스터를 포함하는 출력 회로로서, 상기 정전류원 및 상기 제 1 트랜지스터는 상기 입력 전압과 접지 전위 사이에 직렬로 접속되는 것인, 출력 회로를 더 포함하며,
상기 정전류원과 상기 제 1 트랜지스터 사이의 접속부는, 상기 출력 트랜지스터의 제어 전극에 접속되는 출력 단자로서 기능하는 것인 전원 공급 회로.
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제1항에 있어서, 상기 연산 증폭기 회로의 출력 단자와 상기 접지 전위 사이에 접속되는 제 2 트랜지스터를 더 포함하며, 상기 제 2 트랜지스터는 상기 플라이백 커패시터가 방전되는 사이클 동안에만 온되도록 제어되는 것인 전원 공급 회로.
제1항에 있어서, 상기 정전류원에 병렬로 접속되는 제 3 트랜지스터를 더 포함하며, 상기 제 3 트랜지스터는 상기 플라이백 커패시터가 충전되는 사이클 동안에만 온되도록 제어되는 것인 전원 공급 회로.
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