JP4362382B2

JP4362382B2 - 定電圧回路

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Description

本発明は、差動増幅回路を用いて負荷への出力電圧を一定に保つ定電圧回路に関するものである。

近年携帯機器の電源としてリチウムイオン電池が広く用いられるようになってきた。リチウムイオン電池の作動電圧は約３．７Ｖもあり、ニカド電池やニッケル水素電池の約３倍と高く、電池の使用本数を減らすことができる。しかも軽量のため、携帯機器の小型・軽量化にも貢献できる。しかし、例えば携帯機器の場合、充電直後の電圧は４．３Ｖほどあり、使用終止電圧は３．２Ｖ程度となるため、定電圧回路による電圧の安定化が必要である。

図５に従来の定電圧回路の構成を示す。従来の定電圧回路５１は、主に、基準電圧源Ｒｐ、差動増幅回路Ｄａｍｐ、差動増幅回路Ｄａｍｐの出力電圧を増幅する増幅回路Ｖａｍｐ、負荷Ｌｏへ出力電圧Ｖｐｏｔを出力する出力電圧制御用トランジスタ（出力電圧制御素子：例えばＰｃｈＭＯＳＦＥＴ）Ｍ８、及び、負荷Ｌｏへの出力電圧Ｖｏｕｔを検出する出力電圧検出抵抗Ｒ１，Ｒ２を備えて構成されている。

差動増幅回路Ｄａｍｐは、カレントミラー回路Ｃｍ１，Ｃｍ２、二つの差動入力用トランジスタ（例えばＮｃｈＭＯＳＦＥＴ）Ｍ１，Ｍ２、バイアス電圧Ｖｂｉ１を出力するバイアス電源Ｂｐ、及び、バイアス電圧Ｖｂｉ１で駆動する電流一定化用トランジスタ（電流一定化素子：例えばＮｃｈＭＯＳＦＥＴ）Ｍ５を備えて構成されている。

カレントミラー回路Ｃｍ１は、電源Ｐに対し接続された二つのトランジスタ（例えばＰｃｈＭＯＳＦＥＴ）Ｍ３，Ｍ４から構成されている。各トランジスタＭ３，Ｍ４は、各々のソースが電源Ｐに接続されており、各々のゲートはトランジスタＭ３のドレインに接続されている。差動入力用トランジスタＭ１，Ｍ２のうち、一方の差動入力用トランジスタＭ１は、ゲートが基準電圧源Ｒｐの正電圧側に接続されており、他方の差動入力用トランジスタＭ２は、ゲートが出力電圧検出抵抗Ｒ１，Ｒ２の間（分圧点）に接続されている。双方の差動入力用トランジスタＭ１，Ｍ２の各々のドレインは、カレントミラー回路Ｃｍ１を構成する各トランジスタＭ３，Ｍ４のドレインに接続されている。

一方、差動入力用トランジスタＭ１，Ｍ２の各々のソースはカレントミラー回路Ｃｍ２の一部を構成する電流一定化用トランジスタＭ５のドレインに接続されている。電流一定化用トランジスタＭ５は、ゲートがバイアス電源Ｂｐに接続されており、ドレインは差動入力用トランジスタＭ１，Ｍ２のソースに共通に接続されている。電流一定化用トランジスタＭ５のソースはＧＮＤに接続されている。電流一定化用トランジスタＭ５は、双方の差動入力用トランジスタＭ１，Ｍ２のドレイン電流を一定にする。後述する増幅回路ＶａｍｐとＧＮＤとの間には、カレントミラー回路Ｃｍ２の一部を構成する電流調整用トランジスタ（電流調整素子：例えばＮｃｈＭＯＳＦＥＴ）Ｍ７が接続されている。

増幅回路Ｖａｍｐは、電源Ｐに対し接続された増幅用トランジスタ（例えばＰｃｈＭＯＳＦＥＴ）Ｍ６から構成されている。増幅用トランジスタＭ６は、ゲートが差動入力用トランジスタＭ２のドレインに接続されており、ソースは電源Ｐに接続されている。電流調整用トランジスタＭ７は、ゲートがバイアス電源Ｂｐに接続されており、ドレインは増幅用トランジスタＭ６のドレイン（増幅回路Ｖａｍｐの出力Ｖａ点）に接続されている。電流調整用トランジスタＭ７のソースはＧＮＤに接続されている。

出力電圧制御用トランジスタＭ８は、ゲートが増幅用トランジスタＭ６のドレインに接続されており、ソースは電源Ｐに接続されている。出力電圧制御用トランジスタＭ８のドレインには、出力電圧検出抵抗Ｒ１，Ｒ２が直列に接続されるとともに、出力端子Ｖｒを介して所定の負荷Ｌｏが接続されている。出力電圧検出抵抗Ｒ１，Ｒ２の間（出力の分圧点）は差動入力用トランジスタＭ２のゲートに接続されている。出力電圧検出抵抗Ｒ２はＧＮＤに接続されている。

次に上記定電圧回路５１の動作を簡単に説明する。今、出力端子Ｖｒの出力電圧Ｖｏｕｔが何らかの原因で低下したとする。すると、差動入力用トランジスタＭ２のゲート電圧が低下し、差動入力用トランジスタＭ２のドレイン電流Ｉｄ２が減少するとともにドレイン電圧Ｖｄ２が上昇する。差動入力用トランジスタＭ２のドレイン電圧Ｖｄ２は増幅用トランジスタＭ６のゲート電圧でもあるので、増幅用トランジスタＭ６のゲート電圧が上昇する。すると、増幅用トランジスタＭ６のドレイン電圧（増幅回路Ｖａｍｐの出力Ｖａ点の電位：Ｖｄ６）が低下する。増幅用トランジスタＭ６のドレイン電圧（Ｖａ点の電位）は出力電圧制御用トランジスタＭ８のゲートに接続されているので、出力電圧制御用トランジスタＭ８のゲート電圧が低下し、出力端子Ｖｒからの出力電圧Ｖｏｕｔが所定の電圧まで上昇する。

逆に、出力電圧Ｖｏｕｔが何らかの原因で上昇した場合は、上記の説明とは逆の動作となり、即ち差動入力用トランジスタＭ２のゲート電圧が上昇し、差動入力用トランジスタＭ２のドレイン電流Ｉｄ２が増加するとともにドレイン電圧Ｖｄ２が減少する。差動入力用トランジスタＭ２のドレイン電圧Ｖｄ２は増幅用トランジスタＭ６のゲート電圧でもあり、増幅用トランジスタＭ６のゲート電圧が低下する。このため増幅用トランジスタＭ６のドレイン電圧（増幅回路Ｖａｍｐの出力Ｖａ点の電位）が増加する。増幅用トランジスタＭ６のドレイン電圧（Ｖａ点の電位）は出力電圧制御用トランジスタＭ８のゲートに接続されており、出力電圧制御用トランジスタＭ８のゲート電圧が上昇し、この結果、出力端子Ｖｒからの出力電圧Ｖｏｕｔが所定の電圧まで減少する。

即ち上記定電圧回路５１は、出力電圧Ｖｏｕｔが何らかの原因で変動した場合でも、出力電圧Ｖｏｕｔの変動に伴う差動入力用トランジスタＭ２のゲート電圧の変動に対して増幅用トランジスタＭ６のゲート電圧が逆方向に作用するため、Ｖａ点の電位の逆方向への変動とともに出力電圧制御用トランジスタＭ８のゲート電圧を逆方向に変位させ、この結果として出力端子Ｖｒからの出力電圧Ｖｏｕｔを一定に保つことが可能となる。

しかしながら、従来の定電圧回路５１では、差動増幅回路Ｄａｍｐを構成している差動入力用トランジスタＭ１，Ｍ２のドレイン電流Ｉｄ１，Ｉｄ２のバランスが崩れて、入力にオフセット電圧が発生し、出力電圧Ｖｏｕｔの精度を低下させるという課題があった。以下、その理由を説明する。

入力オフセット電圧を小さくするためには、双方の差動入力トランジスタＭ１，Ｍ２のドレイン電流Ｉｄ１，Ｉｄ２を等しくする必要がある。そのためには、カレントミラー回路Ｃｍを構成する双方のトランジスタＭ３，Ｍ４のドレイン−ソース間電圧Ｖｄｓ３，Ｖｄｓ４を等しくすればよい。また、トランジスタＭ３のドレイン−ソース間電圧Ｖｄｓ３は同トランジスタＭ３のゲート−ソース間電圧Ｖｇｓ３と同じであり、トランジスタＭ４のドレイン−ソース間電圧Ｖｄｓ４は増幅用トランジスタＭ６のゲート−ソース間電圧Ｖｇｓ６と同じである。トランジスタＭ３のゲート−ソース間電圧Ｖｇｓ３と増幅用トランジスタＭ６のゲート−ソース間電圧Ｖｇｓ６とを同じにすればよいことが分かる。

トランジスタＭ４のドレイン−ソース間電圧Ｖｄｓ４、即ち増幅用トランジスタＭ６のゲート−ソース間電圧Ｖｇｓ６は下記の数式１で表される。

ここに、β６は増幅用トランジスタＭ６のトランスコンダクタンス係数、Ｖｔｈ６は増幅用トランジスタＭ６の閾値電圧である。

トランジスタｍ３のゲート−ソース間電圧Ｖｇｓ３は下記の数式２で表される。

ここに、β３はトランジスタＭ３のトランスコンダクタンス係数、Ｖｔｈ３はトランジスタＭ３の閾値電圧である。

数式１と数式２が等しくなる条件は下記の数式３で表される。

通常、数式３を満足するように差動入力用トランジスタＭ１から増幅用トランジスタＭ７の素子サイズは決定されている。

電源Ｐとして、例えばリチウム電池の電圧ＶＢＡＴは使用するに従い４．３Ｖから徐々に低下し、使用終止電圧３．２Ｖまで低下する。このとき増幅回路Ｖａｍｐの出力（Ｖａ点の電圧）も徐々に低下する。これは、負荷Ｌｏに流れる電流ＩＬがほぼ一定の場合は、下記の数式４に示すように、出力電圧制御素子Ｍ８のゲート−ソース間電圧Ｖｇｓ８もほぼ一定に保たれるためである。

ここに、β８は出力電圧制御用トランジスタＭ８のトランスコンダクタンス係数、Ｖｔｈ８は出力電圧制御用トランジスタＭ８の閾値電圧である。

即ち増幅回路Ｖａｍｐの出力（Ｖａ点の電位）は４．３Ｖ（Ｖｇｓ８）から３．２Ｖ（Ｖｇｓ８）まで約１．１Ｖ変化することになる。また、電源Ｐの電圧ＶＢＡＴが一定であっても、負荷Ｌｏの電流ＩＬが変化すると、出力電圧制御用トランジスタＭ８のゲート−ソース間電圧Ｖｇｓ８が変化するため、やはり増幅回路Ｖａｍｐの出力（Ｖａ点の電圧）は変化する。増幅回路Ｖａｍｐの出力（Ｖａ点の電圧）は電流調整用トランジスタＭ７のドレイン−ソース間電圧Ｖｄｓ７でもある。電流調整用トランジスタＭ７のゲート−ソース間電圧Ｖｇｓ７が一定でも、電流調整用トランジスタＭ７のドレイン−ソース間電圧Ｖｄｓ７が変化すると、チャネル長変調効果により電流調整用トランジスタＭ７のドレイン電流Ｉｄ７が変化してしまう。ドレイン電流Ｉｄ７の変化は、増幅用トランジスタＭ６及び電流調整用トランジスタＭ７のドレイン電流Ｉｄ６，Ｉｄ７は同じであるから、増幅用トランジスタＭ６のドレイン電流Ｉｄ６を変化させてしまう。

一方、電流一定化用ランジスタＭ５のドレイン−ソース間電圧Ｖｄｓ５は、基準電圧Ｖｒｅｆ、及び差動入力用トランジスタＭ１のゲート−ソース間電圧Ｖｇｓ１の関係から下記の式５で表される。

ここに、β１は差動入力用トランジスタＭ１のトランスコンダクタンス係数、Ｖｔｈ１は差動入力用トランジスタＭ１の閾値電圧である。

即ち差動入力用トランジスタＭ１のゲート−ソース間電圧Ｖｇｓ１はほぼ一定電圧なので、数式５より、電流一定化用トランジスタＭ５のドレイン−ソース間電圧Ｖｄｓ５は電源Ｐの電圧ＶＢＡＴの変動あるいは負荷Ｌｏの電流ＩＬの変動に関わらずほぼ一定であることが分かる。この結果、電流一定化用トランジスタＭ５のドレイン電流Ｉｄ５もほぼ一定となる。

前記したように、増幅用トランジスタＭ６のゲート−ソース間電圧Ｖｇｓ６はトランジスタＭ４のドレイン−ソース間電圧Ｖｄｓ４であるので、増幅用トランジスタＭ６のゲート−ソース間電圧Ｖｇｓ６が変化すると、トランジスタＭ４のドレイン−ソース間電圧Ｖｄｓ４が変化することになる。すると、チャネル長変調効果によってトランジスタＭ４のドレイン電流Ｉｄ４が変化してしまう。

トランジスタＭ４及び差動入力用トランジスタＭ２のドレイン電流Ｉｄ４，Ｉｄ２は同じであり、さらに、差動入力用トランジスタＭ１のドレイン電流Ｉｄ１と差動入力用トランジスタＭ２のドレイン電流Ｉｄ２の和は電流一定化用トランジスタＭ５のドレイン電流Ｉｄ５であり、前記したように電流一定化用トランジスタＭ５のドレイン電流Ｉｄ５は一定であるから、差動入力用トランジスタＭ２のドレイン電流Ｉｄ２が変化すると、差動入力用トランジスタＭ１のドレイン電流Ｉｄ１は逆方向に変化してしまう。この結果、差動入力用トランジスタＭ１のゲート−ソース間電圧Ｖｇｓ１と差動入力用トランジスタＭ２のゲートーソース間電圧Ｖｇｓ２に電圧差が生じ、即ちこの電圧差が入力オフセット電圧となって、出力電圧Ｖｏｕｔを変化させてしまう原因となっていた。

尚、出力電圧Ｖｏｕｔには、オフセット電圧を（Ｒ１＋Ｒ２）／Ｒ２倍した電圧が誤差として加算されることになる。

本発明は、上記従来技術の課題を解決し、入力オフセット電圧を低減して出力電圧（Ｖｏｕｔ）を一定に保つ精度を向上させることができる定電圧回路を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明は、電源からの電圧、基準電圧源からの基準電圧、及び負荷への出力電圧に伴う差動入力に基づいて差動増幅する差動増幅回路と、前記差動増幅回路の出力電圧を増幅する増幅回路と、前記増幅回路の出力に基づいて前記負荷へ出力電圧を出力する出力電圧制御素子と、前記増幅回路の電流特性を調整する電流調整素子と、前記電流調整素子の状態を安定化する安定化回路とを備え、前記電流調整素子と前記安定化回路を構成するゲート電位が一定の安定化用トランジスタとを直列に接続したことを特徴とする。

かかる発明は、安定化用トランジスタが電流調整素子の状態を安定化するため、増幅回路の電流特性が安定化し、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧が低減する。

請求項２に記載の発明は、前記差動増幅回路は、前記電源からの電圧を入力するカレントミラー回路と、該カレントミラー回路に接続されるとともに前記差動入力に基づいて差動増幅する二つの差動入力用トランジスタと、前記双方の差動入力用トランジスタの電流特性を一定化する電流一定化素子とを備え、前記増幅回路は、増幅用トランジスタの電流特性を調整する前記電流調整素子を含むことを特徴とする。

請求項３に記載の発明は、前記安定化回路は、前記電流調整素子を安定化すべく、ゲートをバイアス電源に接続するとともにソースを前記増幅回路と前記電流調整素子との間で該電流調整素子のドレインに接続した安定化用トランジスタで構成したことを特徴とする。

かかる発明は、バイアス電圧の入力に伴い安定化用トランジスタが電流調整素子の状態を安定化するため、増幅回路の電流特性が安定化し、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧が低減する。

請求項４に記載の発明は、前記安定化回路は、前記電流調整素子を安定化すべく、ゲートを前記電流調整素子のソースに接続するとともにソースを前記増幅回路と前記電流調整素子との間で該電流調整素子のドレインに接続したデプレッション型の安定化用トランジスタで構成したことを特徴とする。

かかる発明は、デプレッション型の安定化用トランジスタのゲート電圧が一定であり、電流調整素子のドレイン電圧が安定化するため、増幅回路の電流特性が安定化し、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧が低減する。

請求項５に記載の発明は、前記安定化回路は、前記電流調整素子を安定化すべく、定電流源と、前記電流調整素子及び前記電流一定化素子の各ゲートに前記定電流源を介してバイアス電圧を与える第１のバイアス電圧発生素子と、ソースを前記増幅回路と前記電流調整素子との間で該電流調整素子のドレインに接続した安定化用トランジスタと、前記安定化用トランジスタのゲートに前記定電流源を介してバイアス電圧を与える第２のバイアス電圧発生素子とを備えたことを特徴とする。

かかる発明は、第２のバイアス電圧発生素子から得られるバイアス電圧に伴う安定化用トランジスタのドレイン−ソース間電圧の安定とともに電流調整素子のドレイン電圧が安定化し、電流調整素子の状態が安定化するため、増幅回路の電流特性が安定化し、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧が低減する。

請求項６に記載の発明は、前記第２のバイアス電圧発生素子は、ドレイン及びゲートを前記定電流源に接続し、前記第１のバイアス電圧発生素子は、ドレイン及びゲートを前記第２のバイアス電圧発生素子のソースに接続したことを特徴とする。

請求項７に記載の発明は、前記安定化回路は、前記電流調整素子を安定化すべく、ゲートを前記基準電圧源に接続するとともにドレインまたはソースを前記増幅回路と前記電流調整素子との間で該電流調整素子のドレインまたはソースに接続した安定化用トランジスタで構成したことを特徴とする。

かかる発明は、基準電圧の入力に伴い安定化用トランジスタが電流調整素子の状態を安定化するため、増幅回路の電流特性が安定化し、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧が低減する。

請求項１に記載の発明によれば、安定化用トランジスタが電流調整素子の状態を安定化するため、差動増幅回路の電流バランスが改善され、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧を低減し、出力電圧の安定化精度を大幅に向上出来るようになった。

請求項２に記載の発明によれば、前記差動増幅回路が、カレントミラー回路、差動入力用トランジスタ、差動入力用トランジスタの電流特性を一定化する電流一定化素子を備え、かつ増幅回路が電流調整素子を含むため、請求項１に記載の発明を定電圧回路の他、一般の演算増幅回路等にも適用することが可能である。

請求項３に記載の発明によれば、ゲート電圧の一定に伴い安定化用トランジスタが電流調整素子の状態を安定化するため、差動増幅回路の電流バランスが改善され、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧を低減し、出力電圧の安定化精度を大幅に向上出来るようになった。

請求項４に記載の発明によれば、デプレッション型の安定化用トランジスタのゲート電圧が一定であり、電流調整素子のドレイン電圧が安定化するため、差動増幅回路の電流バランスが改善され、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧を低減し、出力電圧の安定化精度を大幅に向上出来るようになった。また、バイアス電源を用いないため、その分、回路素子数、及び回路消費電流を低減することが可能である。

請求項５に記載の発明によれば、第２のバイアス電圧発生素子を介するバイアス電圧に伴う安定化用トランジスタのドレイン電圧の安定とともに電流調整素子の状態が安定化するため、差動増幅回路の電流バランスが改善され、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧を低減し、出力電圧の安定化精度を大幅に向上出来るようになった。

請求項６に記載の発明によれば、前記第２のバイアス電圧発生素子は、ドレイン及びゲートを前記定電流源に接続し、前記第１のバイアス電圧発生素子は、ドレイン及びゲートを前記第２のバイアス電圧発生素子のソースに接続したため、差動増幅回路の電流バランスが改善され、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧を低減し、出力電圧の安定化精度を大幅に向上出来るようになった。

請求項７に記載の発明によれば、基準電圧の入力に伴い安定化用トランジスタが電流調整素子の状態を安定化するため、差動増幅回路の電流バランスが改善され、これに伴い差動増幅回路への差動入力の際に生ずる入力オフセット電圧を低減し、出力電圧の安定化精度を大幅に向上出来るようになった。また、基準電圧を使用するため、回路素子数、及び回路消費電流を低減することが可能である。

以下、図１を参照して、本発明の第１の実施の形態に係る定電圧回路について説明する。図１は本実施の形態に係る定電圧回路１１の構成を示す回路構成図である。本実施の形態の定電圧回路１１の説明に際して、図５に示した定電圧回路５１と同一部分には同一符合を付して重複する説明を省略する。図１に示すように、本例の定電圧回路１１は、安定化回路として、バイアス電源Ｂｐ２、及び、電流調整用トランジスタＭ７の状態（例えばドレイン電流Ｉｄ７）を安定化する安定化用トランジスタ（例えばＰｃｈＭＯＳＦＥＴ）Ｍ９を備えて構成されている。

バイアス電源Ｂｐ２は、負電圧側がＧＮＤに接続されており正電圧側からバイアス電圧Ｖｂｉ２を出力する。安定化用トランジスタＭ９は、ゲートがバイアス電源Ｂｐ２の正電圧側に接続される一方、ドレインが増幅用トランジスタＭ６のドレイン（Ｖａ点）に接続されるとともに、ソースが電流調整用トランジスタＭ７のドレインに接続されている。

この定電圧回路１１においては、電流調整用トランジスタＭ７のドレイン−ソース間電圧Ｖｄｓ７（Ｖｂ点）が安定化する。即ち安定化用トランジスタＭ９のドレイン電圧Ｖｄｓ９は、バイアス電源Ｂｐ２から安定化用トランジスタＭ９のゲート−ソース間電圧Ｖｇｓ９を引いた値（Ｖｄｓ９＝Ｖｂｉ２−Ｖｇｓ９）である。安定化用トランジスタＭ９のドレイン電流Ｉｄ９は電流調整用トランジスタＭ７のドレイン電流Ｉｄ７と同じで、しかも定電流であり、安定化用トランジスタＭ９のゲートに印加されているバイアス電圧Ｖｂｉ２も定電圧に保たれているから、安定化用トランジスタＭ９のゲート−ソース間電圧Ｖｇｓ９は一定である。従って、安定化用トランジスタＭ９のゲート−ソース間電圧Ｖｇｓ９が一定であることで、電流調整用トランジスタＭ７のドレイン−ソース間電圧Ｖｄｓ７は一定に保たれる。

従って、電源Ｐの電圧ＶＢＡＴまたは負荷Ｌｏの電流ＩＬが変化して増幅用トランジスタＭ６の出力（Ｖａ点の電圧）が変化した場合でも、電流調整用トランジスタＭ７のドレイン−ソース間電圧Ｖｄｓ７（Ｖｂ点）が安定化して、電流調整用トランジスタＭ７のドレイン電流Ｉｄ７も変化せず安定化する。この結果、電流調整用トランジスタＭ７のドレイン電流Ｉｄ７が安定化することで、増幅用トランジスタＭ６のドレイン電流Ｉｄ６が変化しなくなり、増幅用トランジスタＭ６のゲート−ソース間電圧Ｖｇｓ６も一定に保たれる。このためチャネル長変調効果が改善されてトランジスタＭ４のドレイン電流Ｉｄ４が安定するとともに、差動入力用トランジスタＭ１のゲート−ソース間電圧Ｖｇｓ１と差動入力用トランジスタＭ２のゲートーソース間電圧Ｖｇｓ２の間に電圧差が生ぜず、双方の差動入力用トランジスタＭ１，Ｍ２の電流バランスを崩すことが無く、入力オフセット電圧が低減される。

本実施の形態においては、ゲート電圧が一定の安定化用トランジスタＭ９により電流調整用トランジスタＭ７のドレイン電流Ｉｄ７を安定化し、これにより増幅用トランジスタＭ６のドレイン電流Ｉｄ６の安定化を図ってトランジスタＭ４のドレイン電圧及びドレイン電流Ｉｄ４が一定になり入力オフセット電圧を低減するため、電源Ｐの電圧ＶＢＡＴまたは負荷Ｌｏの電流ＩＬが変化しても出力電圧Ｖｏｕｔを一定化する精度が向上する。

次に、図２を参照して、本発明の第２の実施の形態に係る定電圧回路について説明する。図２は本実施の形態に係る定電圧回路２１の構成を示す回路構成図である。本実施の形態の定電圧回路２１の説明に際しても、図５に示した定電圧回路５１と同一部分には同一符合を付して重複する説明を省略する。図２に示すように、本例の定電圧回路２１は、安定化回路として、デプレッション型の安定化用トランジスタ（例えばＤ−ＮｃｈＭＯＳＦＥＴ）ＤＭ９を備えて構成されている。

安定化用トランジスタＤＭ９は、ゲートが電流調整用トランジスタＭ７のソース（ＧＮＤ接地側）に接続される一方、ドレインが増幅用トランジスタＭ６のドレイン（Ｖａ点）に接続されるとともに、ソースが電流調整用トランジスタＭ７のドレインに接続されている。

電流調整用トランジスタＭ７のドレイン−ソース間電圧Ｖｄｓ７は、安定化用トランジスタＤＭ９のゲート電圧から安定化用トランジスタＤＭ９のゲート−ソース間電圧Ｖｇｓ９を引いた値（Ｖｄｓ７＝−Ｖｇｓ９）であり、電流調整用トランジスタＭ７が飽和領域で動作しドレイン−ソース間電圧Ｖｄｓ７を一定に保つ。即ち安定化用トランジスタＤＭ９の動作を介して電流調整用トランジスタＭ７は必要なドレイン−ソース間電圧Ｖｄｓ７を確保するため飽和領域で動作する。この結果、電流調整用トランジスタＭ７のドレイン電流Ｉｄ７は変化せず安定化するため、増幅用トランジスタＭ６のドレイン電流Ｉｄ６が変化しなくなり、増幅用トランジスタＭ６のゲート−ソース間電圧Ｖｇｓ６も一定に保たれる。トランジスタＭ４のドレイン電流Ｉｄ４も安定するとともに、差動入力用トランジスタＭ１のゲート−ソース間電圧Ｖｇｓ１と差動入力用トランジスタＭ２のゲートーソース間電圧Ｖｇｓ２の間に電圧差が生ぜず、双方の差動入力用トランジスタＭ１，Ｍ２の電流バランスを崩すことが無く、入力オフセット電圧が低減される。

本実施の形態においても、電流調整用トランジスタＭ７が飽和領域で安定化して、電流調整用トランジスタＭ７のドレイン電流Ｉｄ７を安定化し、これにより増幅用トランジスタＭ６のドレイン電流Ｉｄ６の安定化を図って入力オフセット電圧を低減するため、電源Ｐの電圧ＶＢＡＴまたは負荷Ｌｏの電流ＩＬが変化しても出力電圧Ｖｏｕｔを一定化する精度が向上する。しかも本実施の形態においては、バイアス電圧Ｖｂｉ２を生成するための回路素子が不要であり、消費電流を低減することが可能である。

次に、図３を参照して、本発明の第３の実施の形態に係る定電圧回路について説明する。図３は本実施の形態に係る定電圧回路３１の構成を示す回路構成図である。本実施の形態の定電圧回路３１の説明に際しても、図５に示した定電圧回路５１と同一部分には同一符合を付して重複する説明を省略する。図３に示すように、本例の定電圧回路３１は、安定化回路として、定電流源Ｉ１、第１のバイアス電圧発生素子としてのバイアス電圧発生用トランジスタ（例えばＮｃｈＭＯＳＦＥＴ）Ｍ１０、安定化用トランジスタ（例えばＮｃｈＭＯＳＦＥＴ）Ｍ９、及び、第２のバイアス電圧発生素子としてのバイアス電源発生用トランジスタ（例えばＰｃｈＭＯＳＦＥＴ）Ｍ１１を備えて構成されている。

定電流源Ｉ１は、電源Ｐに接続されている。バイアス電圧発生用トランジスタＭ１０は、ゲートが電流一定化用トランジスタＭ５のゲートに接続される一方、ドレインがバイアス電圧発生用トランジスタＭ１１を介して定電流源Ｉ１に接続されるとともに、ドレインとゲートの間（同じくドレインと電流一定化用トランジスタＭ５のゲートとの間）がバイアス回路Ｂｓ１で接続されている。バイアス回路Ｂｓ１には電流調整用トランジスタＭ７のゲートが接続されている。バイアス電圧発生トランジスタＭ１０のソースはＧＮＤに接続されている。バイアス電圧発生用トランジスタＭ１０は、電流一定化用トランジスタＭ５のゲートにバイアス電圧Ｖｂｉ１を与えるとともに、電流調整用トランジスタＭ７のゲートにもバイアス電圧を与える。

安定化用トランジスタＭ９は、ドレインが増幅用トランジスタＭ６のドレイン（Ｖａ点）に接続されており、ソースが電流調整用トランジスタＭ７のドレインに接続されている。

バイアス電圧発生用トランジスタＭ１１は、ゲートが安定化用トランジスタＭ９のゲートに接続される一方、ドレインが定電流源Ｉ１に接続されるとともに、ドレインとゲートの間（同じくドレインと安定化用トランジスタＭ９のゲートとの間）がバイアス回路Ｂｓ２で接続されている。バイアス電圧発生トランジスタＭ１１のソースはバイアス電圧発生トランジスタＭ１０のドレインに接続されている。バイアス電圧発生用トランジスタＭ１１は、安定化用トランジスタＭ９のゲートにバイアス電圧Ｖｂｉ２を与える。

電流一定化用トランジスタＭ５は、バイアス電圧Ｖｂｉ１に伴って差動入力用トランジスタＭ１，Ｍ２のドレイン電流Ｉｄ１，Ｉｄ２をほぼ一定にすべく動作する。一方、電流調整用トランジスタＭ７のドレイン−ソース間電圧Ｖｄｓ７は、バイアス電圧発生用トランジスタＭ１０のゲート−ソース間電圧Ｖｇｓ１０とバイアス電圧発生用トランジスタＭ１１のゲート−ソース間電圧Ｖｇｓ１１を加えた値から安定化用トランジスタＭ９のゲート−ソース間電圧Ｖｇｓ９を引いた値（Ｖｄｓ７＝Ｖｇｓ１０＋Ｖｇｓ１１−Ｖｇｓ９）である。電流調整用トランジスタＭ７、安定化用トランジスタＭ９、バイアス電圧発生用トランジスタＭ１０、バイアス電圧発生用トランジスタＭ１１のサイズを適切に設定すれば、バイアス電圧Ｖｂｉ２に伴う安定化用トランジスタＭ９のドレイン−ソース間電圧Ｖｄｓ９の安定とともに電流調整用トランジスタＭ７が飽和領域で動作し、電流調整用トランジスタＭ７のドレイン−ソース間電圧Ｖｄｓ７は一定に保たれる。このため電流調整用トランジスタＭ７のドレイン電流Ｉｄ７は変化せず、増幅用トランジスタＭ６のドレイン電流Ｉｄ６を安定化させ、トランジスタＭ４のドレイン電流Ｉｄ４を安定させるとともに入力オフセット電圧を低減する。

本実施の形態においては、バイアス電圧Ｖｂｉ２に伴う安定化用トランジスタＭ９により電流調整用トランジスタＭ７を飽和領域で動作させ、電流調整用トランジスタＭ７のドレイン−ソース間電圧Ｖｄｓ７を一定に保つように構成したため、増幅用トランジスタＭ６のドレイン電流Ｉｄ６の安定化を図って入力オフセット電圧を低減し、これにより電源Ｐの電圧ＶＢＡＴまたは負荷Ｌｏの電流ＩＬが変化しても出力電圧Ｖｏｕｔを一定化する精度を向上させることができる。

次に、図４を参照して、本発明の第４の実施の形態に係る定電圧回路について説明する。図４は本実施の形態に係る定電圧回路４１の構成を示す回路構成図である。本実施の形態の定電圧回路４１の説明に際しては、図１に示した定電圧回路１１と同一部分には同一符合を付して重複する説明を省略する。図４に示すように、本例の定電圧回路４１は、安定化回路として、安定化用トランジスタＭ９を備える点は第１の実施の形態の場合と同様であるが、安定化用トランジスタＭ９ゲートを基準電圧源Ｒｐに接続した点が相違する。

誤差増幅器Ｍ１〜Ｍ５に供給される電流を出力する電流一定化用トランジスタＭ５のドレイン電流Ｉｄ５は、定電圧回路４１の安定状態では主に差動入力用トランジスタＭ１のドレイン−ソース電流Ｉｄｓ１と差動入力用トランジスタＭ１のゲートにバイアスされる基準電圧Ｖｒｅｆと、差動入力用トランジスタＭ１のもつ閾値電圧とトランスコンダクタンス係数で決まる。従って、安定化用トランジスタＭ９のドレイン−ソース電流Ｉｄｓ９と差動入力用トランジスタＭ１のドレイン−ソース電流Ｉｄｓ１の比が決まっていれば、安定化用トランジスタＭ９のゲートにバイアスされる電圧を基準電圧Ｖｒｅｆとすることにより、安定化用トランジスタＭ９の種類とサイズを調整することで電流一定化用トランジスタＭ５とカレントミラー回路Ｃｍを構成する電流調整用トランジスタＭ７のドレイン電圧Ｖｄ７を、電流一定化用トランジスタＭ５のドレイン電圧Ｖｄ５と同電位にすることが可能である。

電流一定化用トランジスタＭ５と電流調整用トランジスタＭ７のソースは双方とも負側の電源Ｇに接続されており、ドレイン電圧Ｖｄ５，Ｖｄ７が同電位であれば、双方のサイズ比に比例したドレイン−ソース間電流Ｉｄｓ７が流れる。さらに、差動入力用トランジスタＭ１と安定化用トランジスタＭ９を同一サイズ、同一特性のトランジスタ（例えばＮｃｈＭＯＳＦＥＴ）とすることで、温度特性や基準電圧Ｖｒｅｆの変動などによるこれら差動入力用トランジスタＭ１、安定化用トランジスタＭ９のソース電位の変化も同一となり、環境変化に対する電流一定化用トランジスタＭ５と電流調整用トランジスタＭ７に流れる電流の定電流整合性がより高まり、結果として定電圧回路４１の出力電圧Ｖｏｕｔの安定性が高まることになる。

本実施の形態の場合、増幅用トランジスタＭ６のドレイン電流Ｉｄ６の安定化を図って入力オフセット電圧を低減し、これにより出力電圧Ｖｏｕｔを一定化する精度を向上させる他、バイアス電源Ｂｐ２を不要とする分、第２の実施の形態の場合と同様に回路素子数及び回路消費電流を減らして生産工数の低減と生産コストの低減を図りランニングコストの低減をも可能にする利点がある。

尚、本発明においては、上記各実施の形態の回路図で図示したＮｃｈＭＯＳＦＥＴをＰｃｈＭＯＳＦＥＴに置き換え、ＰｃｈＭＯＳＦＥＴをＮｃｈＭＯＳＦＥＴに置き換えても構わない。

さらに、本発明における誤差増幅回路Ｍ１〜Ｍ７及びＭ９は、定電圧回路１１，２１，３１，４１での使用に限らず、一般の演算増幅回路にも応用可能であり、一般の演算増幅回路に本発明を採用することで、入力端子におけるオフセット電圧の発生を抑制し、演算増幅回路の利得を大幅に向上させ、より理想の演算増幅回路に近づけることができる。

本発明においては、入力オフセット電圧を低減して出力電圧を一定化する精度を向上させるため、定電圧回路の他、演算増幅回路等にも利用することが可能である。

本発明の第１の実施の形態に係る定電圧回路の構成を示す回路構成図である。本発明の第２の実施の形態に係る定電圧回路の構成を示す回路構成図である。本発明の第３の実施の形態に係る定電圧回路の構成を示す回路構成図である。本発明の第４の実施の形態に係る定電圧回路の構成を示す回路構成図である。従来の定電圧回路の構成を示す回路構成図である。

符号の説明

１１，２１，３１，４１，５１定電圧回路
Ｂｐ，Ｂｐ２バイアス電源
ＢＳ１，Ｂｓ２バイアス回路
Ｃｍ１，Ｃｍ２カレントミラー回路
Ｄａｎｐ差動増幅回路
Ｉ１定電流源
Ｌｏ負荷
Ｍ１，Ｍ２差動入力用トランジスタ
Ｍ３，Ｍ４トランジスタ
Ｍ５電流一定化用トランジスタ
Ｍ６増幅用トランジスタ
Ｍ７電流調整用トランジスタ
Ｍ８出力電圧制御用トランジスタ
Ｍ９安定化用トランジスタ
ＤＭ９安定化用トランジスタ（デプレッション型）
Ｍ１０，Ｍ１１バイアス電圧発生用トランジスタ
Ｐ，Ｇ電源
Ｒｐ基準電圧源
Ｖａｍｐ増幅回路
Ｖｒ出力端子

Claims

電源からの電圧、基準電圧源からの基準電圧、及び負荷への出力電圧に伴う差動入力に基づいて差動増幅する差動増幅回路と、
前記差動増幅回路の出力電圧を増幅する増幅回路と、
前記増幅回路の出力に基づいて前記負荷へ出力電圧を出力する出力電圧制御素子と、
前記増幅回路の電流特性を調整する電流調整素子と、
前記電流調整素子の状態を安定化する安定化回路と、
を備え、前記電流調整素子と前記安定化回路を構成するゲート電位が一定の安定化用トランジスタとを直列に接続したことを特徴とする定電圧回路。
前記差動増幅回路は、前記電源からの電圧を入力するカレントミラー回路と、該カレントミラー回路に接続されるとともに前記差動入力に基づいて差動増幅する二つの差動入力用トランジスタと、前記双方の差動入力用トランジスタの電流特性を一定化する電流一定化素子とを備え、
前記増幅回路は、増幅用トランジスタの電流特性を調整する前記電流調整素子を含むことを特徴とする請求項１に記載の定電圧回路。
前記安定化回路は、前記電流調整素子を安定化すべく、ゲートをバイアス電源に接続するとともにソースを前記増幅回路と前記電流調整素子との間で該電流調整素子のドレインに接続した安定化用トランジスタで構成したことを特徴とする請求項１または２に記載の定電圧回路。
前記安定化回路は、前記電流調整素子を安定化すべく、ゲートを前記電流調整素子のソースに接続するとともにソースを前記増幅回路と前記電流調整素子との間で該電流調整素子のドレインに接続したデプレッション型の安定化用トランジスタで構成したことを特徴とする請求項１または２に記載の定電圧回路。
前記安定化回路は、前記電流調整素子を安定化すべく、定電流源と、前記電流調整素子及び前記電流一定化素子の各ゲートに前記定電流源を介してバイアス電圧を与える第１のバイアス電圧発生素子と、ソースを前記増幅回路と前記電流調整素子との間で該電流調整素子のドレインに接続した安定化用トランジスタと、前記安定化用トランジスタのゲートに前記定電流源を介してバイアス電圧を与える第２のバイアス電圧発生素子とを備えたことを特徴とする請求項１または２に記載の定電圧回路。
前記第２のバイアス電圧発生素子は、ドレイン及びゲートを前記定電流源に接続し、前記第１のバイアス電圧発生素子は、ドレイン及びゲートを前記第２のバイアス電圧発生素子のソースに接続したことを特徴とする請求項５に記載の定電圧回路。
前記安定化回路は、前記電流調整素子を安定化すべく、ゲートを前記基準電圧源に接続するとともにソースを前記増幅回路と前記電流調整素子との間で該電流調整素子のドレインに接続した安定化用トランジスタで構成したことを特徴とする請求項１または２に記載の定電圧回路。