KR20060035617A

KR20060035617A - 탠덤식 트랜스컨덕턴스 증폭기와 연산 증폭기를 이용한부하 및 선로 조정

Info

Publication number: KR20060035617A
Application number: KR1020057023558A
Authority: KR
Inventors: 필리페 드발; 마허 카얄; 파비엔 바우셔
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2003-06-09
Filing date: 2004-06-07
Publication date: 2006-04-26
Also published as: US7091785B2; EP1632025B1; ATE413724T1; CN1802788A; EP1632025A1; CN100539403C; KR100819862B1; US20040246052A1; WO2004112243A1; DE602004017602D1

Abstract

트랜스컨덕턴스 증폭기와 탠덤식으로 연산증폭기 회로, 예를 들어 2단 연산증폭기 회로를 포함하는 전자 증폭기 회로가 개시된다. 이 전자 증폭기 회로는 광범위한 연산 파라미터에 걸쳐 안정성을 유지하면서 높은 개회로 이득과 높은 이득-대역을 갖는다.

연산 증폭기, 이득, 대역

Description

탠덤식 트랜스컨덕턴스 증폭기와 연산 증폭기를 이용한 부하 및 선로 조정{IMPROVED LOAD AND LINE REGULATION USING OPERATIONAL TRANSCONDUCTANCE AMPLIFIER AND OPERATIONAL AMPLIFIER IN TANDEM}

본 발명은 연산 증폭기 회로에 관한 것으로, 특히 고이득, 고대역의 연산 증폭기 회로에 관한 것이다.

전자 조정기 회로, 예를 들어 전압 조정기 회로 등은 피드백 루프에서 연산 증폭기에 의해 제어되는 전원출력장치를 종종 사용한다(도 1 참조). 정밀한 출력값을 얻기 위하여, 루프에는 고이득과 광대역이 요구된다. 고이득은 출력선, 예를 들어 전압 조정을 개선시키고 광대역은 갑작스런 부하 변화에 대한 응답 시간을 개선시킨다. 하지만, 고이득, 광대역의 연산증폭기 회로는 안정성 문제를 야기한다. 양호한 조정력을 갖는 안정된 고이득 조정기를 얻기 위한 현재의 접근방식은 게인 부스팅(gain boosting) 연산증폭기 회로 및/또는 네스티드(nested) 연산증폭기 회로를 사용하는 것이다. 게인 부스팅 연산증폭기 회로의 안정성은 외부 부하특성에 의존한다. 네스티드 연산증폭기 회로는 제한된 대역을 갖기 때문에 안정적이지만 만족스럽지 못한 부하조정을 야기한다.

전자장치에 리튬 이온과 같이 재충전할 수 있는 높은 기술의 배터리의 사용 증가는 제어루프에 고이득과 고대역 에러 증폭기를 필요로 하는 저비용, 고성능의 전압 조정기 및 배터리 충전회로에 대한 요구를 증대시키고 있다. 또한, 전압 변환기는 그 제어루프에 고성능 전압 조정기를 필요로 한다.

따라서, 선로 및 부하 조정을 동시에 개선시킬 수 있는 전자 증폭기 회로가 요구된다. 바람직하게는, 이 전자증폭기는 고이득(저감된 루프 에러)과 광대역(부하 변화에 대한 급속한 응답)을 유지하면서 양호한 안정성을 얻을 것이다.

본 발명은 광범위한 연산 파라미터에 걸쳐 안정성을 유지하면서 높은 개회로 이득과 높은 이득-대역을 갖는 전자 증폭기 회로를 제공함으로써 상술한 문제점 뿐만 아니라 현재 기술의 단점 및 결점을 극복한다. 본 발명의 전자 증폭기 회로는 배터리 충전기, DC-DC 변환기, LDO(Low Drop Out) 전압 조정기 등에 효과적으로 사용될 수 있다. 본 발명의 전자 증폭기 회로는 매우 안정적이며 출력 전압을 정확하게 조정할 수 있다.

본 발명의 전자 증폭기 회로는 광대역과 고이득을 갖는 폐회로 전압 조정기에 사용될 수 있으며 모든 연산 조건에서 안정적인 광대역, 고이득 증폭기 회로를 보이기 위하여 연산증폭기(OA)와 결합된 트랜스컨덕턴스 증폭기(OTA)를 포함한다. OA는 예를 들면 캐스케이드 2단 OTA, 3단 증폭기 등일 수 있다. OA는 고이득이지만 제한된 대역을 갖는다. OTA는 광대역이지만 제한된 이득을 갖는다. 따라서, OTA는 광대역을 제공하는 반면에 OA는 높은 개회로 이득을 제공한다.

도 2는 광대역과 높은 개회로 이득을 얻기 위하여 함께 결합된 OTA(100)와 OA(200)를 나타낸다. OTA(100)는 광대역을 가지며 주신호 경로에 있다. 하지만, OTA(100)는 낮은 이득을 갖기 때문에 폐회로 구성에서 중대한 정적 에러를 야기할 수 있다. OA(200)는 입력 노드(114 및 116)간의 차동 전압 함수로서 광대역 OTA(100)의 오프셋을 모니터링하는데 사용될 수 있다. OA(200)는 폐회로 구성에서 OTA(100)의 오프셋이 실질적으로 상쇄되도록 결합될 수 있다. 저주파 정적 에러는 OA(200)에 의한 오프셋으로 간주되기 때문에 상쇄되거나 매우 낮은 레벨로 저감된 다.

본 발명의 기술적인 장점은 크게 변하는 부하 범위와 급속하게 변하는 부하특성에 걸쳐 양호한 안정성을 갖는 것이다. 다른 기술적인 장점은 개선된 운영 특성에 대한 저감된 전력소비이다. 또 다른 기술적인 장점은 증가된 이득-대역이다.

본 발명의 특징과 장점들은 개시를 위한 목적으로 제공되고 첨부한 도면과 관련하여 설명되는 다음 실시예의 설명으로부터 명백할 것이다.

본 개시물의 보다 완전한 이해와 그 장점은 첨부한 도면과 관련된 아래의 설명을 참조하여 얻을 수 있다.

도 1은 피드백 루프에서 연산 증폭기에 의해 제어되는 출력 전원 장치를 갖는 종래기술의 전자 전압 조정기의 블록도.

도 2는 본 발명의 실시예에 따른 고이득, 광대역을 갖는 연산 증폭기의 회로도.

도 3은 트랜스컨덕턴스 증폭기(OTA)의 회로도.

도 4는 2단 저대역 연산 증폭기의 회로도.

도 5는 2단 연산 증폭기의 회로도.

도 6은 본 발명의 실시예에 따른 고이득, 광대역 연산 증폭기의 회로도.

본 발명은 다양한 수정물 및 대체물이 가능하지만, 본 발명의 실시예는 도면에 예시로서 도시되어 있으며 여기에 상세히 기재되어 있다. 하지만, 특정 실시예에 대한 설명은 본 발명을 개시한 특정 형태에 한정하려 하지 않고, 반대로 첨부한 청구범위에 의해 한정되는 본 발명의 정신과 범위내의 모든 수정물, 등가물, 및 대체물을 포함하려 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소는 동일한 부호로 나타내고 유사한 구성요소는 아래첨자를 다르게 하여 동일한 부호로 나타낸다.

도 2는 본 발명의 실시예에 따른 고이득, 광대역 연산 증폭기의 회로도로서 참조부호(300)로 나타낸다. 고이득, 광대역의 연산증폭기(300)는 이하(도 3,4,5,6 참조)에 보다 상세히 기술된 것과 같이 함께 결합되어 있는 OTA(100)와 2단 연산증폭기(200)(증폭기(200)는 3단 증폭기 등일 수 있음)를 포함한다. 증폭기(300)는 부하 임피던스(320)의 광범위한 특성에 걸쳐 안정적이며, 또한 바람직하게는 약 1 피코패러드 내지 약 10 나노패러드의 부하용량에 걸쳐 적어도 70도의 위상 마진을 갖는다.

도 3은 도 2에 도시한 OTA(100)에 사용될 수 있는 트랜스컨덕턴스 증폭기의 회로도이다. OTA(100)는 입력(114 및 116)간의 차동 입력 전압에 의해 제어되는 전류 출력(112)을 갖는다. 출력 전류는 OTA(100)의 차동 입력(114 및 116)간의 전압차와 트랜스컨덕턴스(gM)에 비례한다.

입력(114 및 116)은 각각 트랜지스터(106 및 108)의 게이트에 결합되어 차동 전압 입력을 받는다. 트랜지스터(102)는 트랜지스터(104)에 전류 미러이다. 트랜지스터(108)의 드레인은 트랜지스터(102 및 104)로 구성된 전류 미러의 입력(118)에 결합되어 있다. 트랜지스터(104 및 106)의 드레인은 전류 출력(112)을 구성한다. 전류원(130)은 트랜지스터(106 및 108)와, 공통 또는 접지(110) 사이에 결합되어 있다. 또한, 트랜지스터(102 및 104)는 + 전원전압 V_DD(120)에 결합되어 있다. OTA(100)는 제한된 이득이지만 광대역을 갖는 것을 특징으로 한다. 또한, 전류원(130)은 정전류원일 수 있다.

도 4는 도 2에 도시한 2단 연산증폭기(200)에 사용될 수 있는 2단 연산증폭기의 회로도이다. 2단 연산증폭기(200)는 캐스케이드 연결된 OTA(201 및 202)와, 보상용 콘덴서(203)를 포함한다. 보상용 콘덴서(203)는 고이득과 저이득 모두에서 위상 안정성을 제공한다. 2단 연산증폭기(200)는 고이득이지만 제한된 대역을 갖는 것을 특징으로 한다. 2단 연산증폭기(200)가 3단 증폭기(도시하지 않음) 등으로 구성될 수도 있다는 것은 본 발명의 범위내에 있다.

도 5는 도 4에 도시한 2단 연산증폭기(200)에 사용될 수 있는 2단 연산증폭기의 회로도이다. 1/f 노이즈 성능을 개선시키기 위하여, 제 1 OTA(201)(트랜지스 터(216,218,212,214))에는 P 타입 차동입력쌍이 사용될 수 있는 반면에 OTA(202)(트랜지스터(222,224,226,228))는 도 3에 도시한 OTA(100)와 유사할 수 있다.

제 1 OTA(201)의 입력(114a 및 116a)은 각각 트랜지스터(216 및 218)의 게이트에 결합되어 차동 전압 입력을 받는다. 전류원(230)은 트랜지스터(216 및 218)와, + 전원전압 V_DD(120) 사이에 결합되어 있다. 트랜지스터(212)는 트랜지스터(214)에 전류 미러이다. 트랜지스터(218)의 드레인은 트랜지스터(212 및 214)로 구성된 전류 미러의 입력(213)에 결합되어 있다. 트랜지스터(214 및 216)의 드레인은 제 1 OTA(201)의 전류 출력(211)을 구성한다. 또한, 트랜지스터(212 및 214)는 공통 또는 접지(110a)에 결합되어 있다.

노드(211 및 213)는 각각 트랜지스터(226 및 228)의 게이트에 결합되어 차동 전압 입력을 받는다. 전류원(240)은 트랜지스터(226 및 228)와, 공통 또는 접지(110a) 사이에 결합되어 있다. 트랜지스터(222)는 트랜지스터(224)에 전류미러이다. 트랜지스터(228)의 드레인은 트랜지스터(222 및 224)로 구성된 전류 미러의 입력(221)에 결합되어 있다. 트랜지스터(224 및 226)의 드레인은 제 2 OTA(202)의 전류 출력(118a)을 구성한다. 또한, 트랜지스터(222 및 224)는 + 전원전압 V_DD(120)에 결합되어 있다. 보상용 콘덴서(203)는 노드(211 및 213) 사이에 결합되어 있다. 트랜지스터(204)는 전압 스윙을 고정하는데 사용될 수 있다.

도 5는 본 발명의 실시예에 따른 고이득, 광대역 연산증폭기의 회로도이다. 임피던스(420)는 트랜지스터(302)의 트랜스컨덕턴스와 jωCp의 합의 역에 비례하 며, 여기서 Cp는 도 5에 콘덴서(322)로 지시한 기생 용량이다. 증폭기(300)는 부하 임피던스(320)의 광범위한 특성에 걸쳐 안정적이며, 또한 바람직하게는 약 1 피코패러드 내지 약 10 나노패러드의 부하용량에 걸쳐 적어도 70도의 위상 마진을 갖는다.

도 6은 도 3,4,5에 도시한 회로의 결합에 따른 고이득, 광대역 연산증폭기의 회로도이다. 증폭기(300)는 도 4 및 5에 도시한 2단 연산증폭기(200)와 결합하여 도 3에 도시한 OTA(100)를 포함할 수 있다(증폭기(200)는 3단 증폭기 등일 수 있음). 증폭기(300)의 출력(112)은 부하 임피던스(320), 예를 들어 출력 전원 장치에 결합되어 있다. 입력(114 및 116)은 차동 전압 입력신호를 받는다. 입력(114 및 116)은 각각 트랜지스터(106 및 108)의 게이트에 결합되어 차동 전압 입력을 받는다. 트랜지스터(102)는 트랜지스터(104)에 전류 미러이다. 트랜지스터(104 및 106)의 접합부는 전류 출력(112)을 구성한다. 전류원(130)은 트랜지스터(106 및 108)와, 공통 또는 접지(110) 사이에 결합되어 있다. 또한, 트랜지스터(102 및 104)는 + 전원전압 V_DD(120)에 결합되어 있다. 증폭기(200)의 출력(118a)은 트랜지스터(302 및 304)의 게이트에 결합되어 있고, 증폭기(200)의 입력(114a 및 116a)은 각각 입력(114 및 116)에 결합되어 있다. 임피던스(420)(도 2)는 트랜지스터(102)의 트랜스컨덕턴스와 jωCp의 합의 역에 비례하며, 여기서 Cp는 콘덴서(322)로서 지시한 기생 용량이다.

대안적으로, 도 5에 도시한 증폭기(200)는 노드(118 및 112)에 차동적으로 결합될 수 있다. 하지만, 도 5에 도시한 증폭기(200)의 결합은 동적 범위의 증폭기(200) 출력에 대한 요구를 저감시킬 수 있다. 더욱이, 여기에 개시된 실시예로 구현되는 전압 조정기의 전류 제한 및/또는 온도 보호를 수행하는 데 사용될 수 있는 추가 입력으로서 노드(118)를 사용할 수 있도록 한다.

이 증폭기(300)는 집적회로(도시하지 않음)상에서 제조될 수 있다. 또한, 집적회로는 디지털 프로세서를 포함하지만 한정되지는 않는 다른 아날로그 및/또는 디지털 회로를 포함할 수 있다. 디지털 프로세서는 마이크로프로세서, 마이크로컨트롤러, PLA(Programmable Logic Array), ASIC(Application Specific Integrated Circuit) 등일 수 있다. 증폭기(300)가 전압 및 전류 조정기, 배터리 충전기, 전력 관리기, 저전압강화 전력 조정기, DC-DC 변환기 등에 유리하게 사용될 수 있다는 것은 본 발명의 범위내에 있다.

전류원(예를 들면, (130),(230),(240))이 정전류원, PTAT 전류원, 역 PTAT 전류원 등일 수 있다는 것은 본 발명의 범위내에 있다.

따라서, 본 발명은 언급한 목적 및 장점 뿐만 아니라 여기에 속하는 다른 모든 것도 달성할 수 있다. 본 발명이 실시예를 참조하여 도시, 기술, 및 한정되었지만, 이러한 참조는 본 발명을 한정하지 않으며 이러한 한정을 암시하지도 않는다. 본 발명은 이 기술분야의 당업자에 의해 창안될 수 있는 형태와 기능에 있어서의 수정물, 변형물, 및 등가물을 고려할 수 있다. 본 발명의 도시 및 기재한 실시예는 예시일 뿐 본 발명의 범위를 한정하지 않는다. 그 결과, 본 발명은 모든 측면에 있 어 등가물에 대한 완전한 인식을 제공하는 첨부한 청구범위의 정신과 범위에 의해서만 한정되어야 한다.

Claims

입력 및 출력을 갖는 트랜스컨덕턴스 증폭기; 및

입력과 출력을 갖는 연산 증폭기를 포함하고,

상기 연산증폭기의 입력은 상기 트랜스컨덕턴스 증폭기의 입력과 병렬로 결합되어 있고 상기 연산 증폭기의 출력은 상기 트랜스컨덕턴스 증폭기에 결합되어 있는 것을 특징으로 하는 전자 증폭기.
제 1항에 있어서, 상기 트랜스컨덕턴스 증폭기의 입력은 차동입력인 것을 특징으로 하는 전자 증폭기.
제 1항에 있어서, 상기 연산 증폭기의 입력은 차동입력인 것을 특징으로 하는 전자 증폭기.
제 1항에 있어서, 상기 트랜스컨덕턴스 증폭기의 입력은 차동입력이고, 상기 연산 증폭기의 입력은 차동입력이고, 상기 트랜스컨덕턴스 증폭기와 상기 연산 증폭기의 각 차동입력이 함께 결합되어 있는 것을 특징으로 하는 전자 증폭기.
제 1항에 있어서, 상기 연산 증폭기는 2단 연산증폭기인 것을 특징으로 하는 전자 증폭기.
제 5항에 있어서, 상기 2단 연산증폭기는:

입력과 출력을 갖는 제 1 연산증폭기; 및

입력과 출력을 갖는 제 1 트랜스컨덕턴스 증폭기를 포함하고,

상기 제 1 연산증폭기의 출력은 상기 제 1 트랜스컨덕턴스 증폭기의 입력에 결합되어 상기 제 1 연산증폭기의 입력이 상기 연산증폭기의 입력이고 상기 제 1 트랜스컨덕턴스 증폭기의 출력이 상기 연산 증폭기의 출력인 것을 특징으로 하는 전자 증폭기.
제 6항에 있어서, 상기 제 1 연산증폭기의 출력과 상기 제 1 트랜스컨덕턴스 증폭기의 입력에 결합된 보상용 콘덴서를 더 포함하는 것을 특징으로 하는 전자 증폭기.
제 7항에 있어서, 상기 보상용 콘덴서는 상기 2단 연산증폭기에 위상 안정성을 제공하는 것을 특징으로 하는 전자 증폭기.
제 1항에 있어서, 상기 트랜스컨덕턴스 증폭기는:

제 1 게이트, 제 1 소스, 및 제 1 드레인을 갖는 제 1 트랜지스터;

제 2 게이트, 제 2 소스, 및 제 2 드레인을 갖는 제 2 트랜지스터;

제 3 게이트, 제 3 소스, 및 제 3 드레인을 갖는 제 3 트랜지스터;

제 4 게이트, 제 4 소스, 및 제 4 드레인을 갖는 제 4 트랜지스터; 및

제 1 전류원을 포함하고,

상기 제 1 전류원은 전압원과 상기 제 3 및 제 4 소스 사이에 결합되어 있고,

상기 제 3 및 제 4 소스는 함께 결합되어 있고,

상기 제 4 드레인은 상기 제 1 드레인과, 상기 제 1 및 제 2 게이트에 결합되어 있고,

상기 제 2 드레인은 상기 제 3 드레인에 결합되어 있고,

상기 제 1 및 제 2 소스는 공통 노드에 결합되어 있고,

상기 제 3 게이트는 제 1 차동 입력으로 적용되고,

상기 제 4 게이트는 제 2 차동 입력으로 적용되고,

상기 제 2 및 제 3 드레인은 전류 출력으로 적용되는 것을 특징으로 하는 전자 증폭기.
제 9항에 있어서, 상기 제 1 및 제 2 게이트와 상기 전압원 사이에 기생 용량을 더 포함하는 것을 특징으로 하는 전자 증폭기.
제 9항에 있어서, 상기 제 1 및 제 4 드레인과, 상기 제 1 및 제 2 게이트에 결합된 전류 제한 제어입력을 더 포함하는 것을 특징으로 하는 전자 증폭기.
제 9항에 있어서, 상기 제 1 및 제 4 드레인과, 상기 제 1 및 제 2 게이트에 결합된 온도 보호 제어입력을 더 포함하는 것을 특징으로 하는 전자 증폭기.
제 9항에 있어서, 상기 연산 증폭기의 출력은 상기 제 1 및 제 4 드레인과, 상기 제 1 및 제 2 게이트에 결합되어 있는 것을 특징으로 하는 전자 증폭기.
제 9항에 있어서, 상기 연산 증폭기는 상기 제 3 게이트에 결합된 제 1 차동 입력과 상기 제 4 게이트에 결합된 제 2 차동 입력을 갖는 것을 특징으로 하는 전자 증폭기.
제 7항에 있어서, 상기 연산 증폭기는:

제 5 게이트, 제 5 소스, 및 제 5 드레인을 갖는 제 5 트랜지스터;

제 6 게이트, 제 6 소스, 및 제 6 드레인을 갖는 제 6 트랜지스터;

제 7 게이트, 제 7 소스, 및 제 7 드레인을 갖는 제 7 트랜지스터;

제 8 게이트, 제 8 소스, 및 제 8 드레인을 갖는 제 8 트랜지스터; 및

제 2 전류원을 포함하고,

상기 제 2 전류원은 상기 공통 노드와 상기 제 5 및 제 6 드레인 사이에 결합되어 있고,

상기 제 5 및 제 6 드레인은 함께 결합되어 있고,

상기 제 5 드레인은 제 8 드레인과, 제 7 및 제 8 게이트에 결합되어 있고,

제 6 드레인은 상기 제 7 드레인에 결합되어 있고,

상기 제 7 및 제 8 소스는 상기 전압원에 결합되어 있고,

상기 제 5 게이트는 상기 제 1 및 제 4 드레인에 결합되어 있고,

상기 제 6 게이트는 상기 제 2 및 제 3 드레인에 결합되어 있고,

상기 제 6 및 제 7 드레인은 전류출력으로 적용되는 것을 특징으로 하는 전자 증폭기.
제 15항에 있어서, 상기 보상용 콘덴서는 상기 제 2 및 제 3 드레인과 상기 제 6 게이트에 결합된 제 1 단부와, 상기 제 1 및 제 4 드레인과, 제 1, 제 2, 및 제 5 게이트에 결합된 제 2 단부를 갖는 것을 특징으로 하는 전자 증폭기.
제 9항에 있어서, 상기 제 1 및 제 2 트랜지스터는 N 채널 전계효과 트랜지스터이고, 상기 제 3 및 제 4 트랜지스터는 P 채널 전계효과 트랜지스터인 것을 특징으로 하는 전자 증폭기.
제 15항에 있어서, 상기 제 5 및 제 6 트랜지스터는 N 채널 전계효과 트랜지스터이고, 상기 제 7 및 제 8 트랜지스터는 P 채널 전계효과 트랜지스터인 것을 특징으로 하는 전자 증폭기.
제 9항에 있어서, 상기 제 1 전류원은 정전류원, PTAT 전류원, 및 역 PTAT 전류원으로 이루어진 그룹에서 선택된 것을 특징으로 하는 전자 증폭기.
제 15항에 있어서, 상기 제 2 전류원은 정전류원, PTAT 전류원, 및 역 PTAT 전류원으로 이루어진 그룹에서 선택된 것을 특징으로 하는 전자 증폭기.