JP2007094540A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 239000003990 capacitor Substances 0.000 claims abstract description 107
- 239000003985 ceramic capacitor Substances 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000000275 quality assurance Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/19101—Disposition of discrete passive components
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Abstract
【課題】 位相補償用の出力コンデンサを外付けする必要のない、ボルテージレギュレータを有する半導体装置を得る。
【解決手段】 半導体チップ2の各端子は、CSPのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってCSPの対応する接続端子に接続されている。例えば、半導体チップ2の出力端子Toutは、ボンディングワイヤ21及びインタポーザ22の再配線23を介してCSPの出力端子OUTに接続され、出力コンデンサC1の一方の端子は、インタポーザ22の再配線23を介して出力端子OUTに接続されている。また、出力コンデンサC1の他方の端子は、インタポーザ22の再配線24を介してCSPの接地端子GNDに接続されるようにした。
【選択図】 図2
【解決手段】 半導体チップ2の各端子は、CSPのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってCSPの対応する接続端子に接続されている。例えば、半導体チップ2の出力端子Toutは、ボンディングワイヤ21及びインタポーザ22の再配線23を介してCSPの出力端子OUTに接続され、出力コンデンサC1の一方の端子は、インタポーザ22の再配線23を介して出力端子OUTに接続されている。また、出力コンデンサC1の他方の端子は、インタポーザ22の再配線24を介してCSPの接地端子GNDに接続されるようにした。
【選択図】 図2
Description
本発明は、チップサイズパッケージ(CSP:Chip Size Package)に、ボルテージレギュレータを有するICチップが搭載されてなる半導体装置に関し、特に出力端子と接地間にコンデンサを接続して位相補償を行うボルテージレギュレータを有する半導体装置に関する。
ボルテージレギュレータを搭載した従来のICでは、ボルテージレギュレータの出力端子に、負荷と並列に出力コンデンサを接続していた。該出力コンデンサとしては電解コンデンサやタンタルコンデンサが一般的であったが、近年、小型で高容量が得られる積層セラミックコンデンサが開発され、使用されるようになってきた。しかし、コンデンサの等価直列抵抗(以下、ESR(Equivalent Series Resistance)と呼ぶ)は、電解コンデンサが0.1〜100Ω、タンタルコンデンサが0.01〜10Ω、セラミックコンデンサは0.001〜0.1Ωとそれぞれ異なっており、出力端子に接続されるコンデンサの種類によってはボルテージレギュレータの位相補償が適切に行われないことがあった。
ボルテージレギュレータの位相補償は、ボルテージレギュレータの回路内でも行っているが、出力コンデンサと組み合わせて周波数特性にゼロ点を発生させ、周波数ゲインが0dB付近に位相余裕を作っている。しかし、セラミックコンデンサのようにESRの小さいコンデンサが接続された場合は、前記周波数特性のゼロ点が高周波側に移動し、周波数ゲインが0dB付近で位相余裕がなくなり発振しやすくなる。そこで、セラミックコンデンサを出力コンデンサとして使用する場合は、セラミックコンデンサに直列に10mΩ〜1.5Ω程度の抵抗を接続することで、ESRの不足を補っていた。
図11は、CSPにボルテージレギュレータを有するICチップが搭載されてなる半導体装置の従来例を示した図である(例えば、特許文献1参照。)。
図11において、101はCSP、102は負荷、103は入力電源をなす直流電源、110はボルテージレギュレータを含む半導体チップ、C121はセラミックコンデンサであり、セラミックコンデンサC121のESR分をResr、コンデンサ分をCoで示している。
CSP101内の抵抗R113は、セラミックコンデンサC121のESRを補うためのものであり、CSP101におけるインタポーザに形成された再配線の配線抵抗を利用して作り込んだ抵抗であり、ボルテージレギュレータを含む半導体チップ110の出力端子113とCSP101の出力端子OUTとの間に形成されている。
抵抗R113がCSP101内に形成されていることから、出力コンデンサC121にセラミックコンデンサを使用した場合においても、ボルテージレギュレータの位相補償が適切に行われて発振を防止することができ、出力コンデンサに直列に接続していた抵抗が不要になった。
特開2003−86683号公報
図11において、101はCSP、102は負荷、103は入力電源をなす直流電源、110はボルテージレギュレータを含む半導体チップ、C121はセラミックコンデンサであり、セラミックコンデンサC121のESR分をResr、コンデンサ分をCoで示している。
CSP101内の抵抗R113は、セラミックコンデンサC121のESRを補うためのものであり、CSP101におけるインタポーザに形成された再配線の配線抵抗を利用して作り込んだ抵抗であり、ボルテージレギュレータを含む半導体チップ110の出力端子113とCSP101の出力端子OUTとの間に形成されている。
抵抗R113がCSP101内に形成されていることから、出力コンデンサC121にセラミックコンデンサを使用した場合においても、ボルテージレギュレータの位相補償が適切に行われて発振を防止することができ、出力コンデンサに直列に接続していた抵抗が不要になった。
しかし、半導体チップ110の出力端子113とCSP101の出力端子OUTとの間に抵抗R113が接続されているため、負荷102への出力電流が大きい場合は、抵抗R113での電圧降下が無視できなくなるという問題があった。このため、抵抗R113としては抵抗値が10mΩ〜200mΩと比較的小さいものしか使用することができず、出力コンデンサC121によっては位相余裕が小さくなる場合があるだけでなく、大電流出力用途においては前記抵抗値でも電圧降下が無視できないという問題があった。
また、外付け部品として依然、出力コンデンサC121が残ってしまうため、実装面積の縮小は限られたものになり、製造管理面でも、出力コンデンサC121の在庫管理や、実装の手間が残ってしまうことや、出力電圧安定性等の面で出力コンデンサとボルテージレギュレータの相性も使用者側で考慮する必要があるといったように、品質や使い勝手の向上も限られたものになるという問題があった。
また、外付け部品として依然、出力コンデンサC121が残ってしまうため、実装面積の縮小は限られたものになり、製造管理面でも、出力コンデンサC121の在庫管理や、実装の手間が残ってしまうことや、出力電圧安定性等の面で出力コンデンサとボルテージレギュレータの相性も使用者側で考慮する必要があるといったように、品質や使い勝手の向上も限られたものになるという問題があった。
本発明は、上記のような問題を解決するためになされたものであり、位相補償用の出力コンデンサを外付けする必要のない、ボルテージレギュレータを有する半導体装置を得ることを目的とする。
この発明に係る半導体装置は、少なくとも電源入力端子、接地端子及び生成した定電圧を出力する出力端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を1つのパッケージに収納するものである。
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を1つのパッケージに収納するものである。
また、この発明に係る半導体装置は、少なくとも電源入力端子、接地端子及び生成した定電圧を出力する出力端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を1つのパッケージに収納するものである。
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を1つのパッケージに収納するものである。
また、この発明に係る半導体装置は、少なくとも電源入力端子、接地端子、生成した定電圧を出力する出力端子及び接続端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を1つのパッケージに収納し、
前記半導体チップは、前記ボルテージレギュレータの出力端と前記接続端子との間に接続された、前記位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗を有するものである。
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を1つのパッケージに収納し、
前記半導体チップは、前記ボルテージレギュレータの出力端と前記接続端子との間に接続された、前記位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗を有するものである。
また、この発明に係る半導体装置は、少なくとも電源入力端子、接地端子、生成した定電圧を出力する出力端子及び該出力端子に並列に接続された接続端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を1つのパッケージに収納するものである。
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を1つのパッケージに収納するものである。
具体的には、前記位相補償用コンデンサは、インタポーザの再配線を使用して前記半導体チップに接続されるようにした。
また、前記位相補償用抵抗は、インタポーザの再配線の配線抵抗で形成されるようにした。
また、前記位相補償用抵抗は、半導体チップの前記接続端子との接続を行うための、抵抗値を有するボンディングワイヤで形成されるようにした。
また、前記位相補償用コンデンサは、長さ1mm以下で幅0.5mm以下の形状を有するようにした。
また、前記位相補償用抵抗は、長さ1mm以下で幅0.5mm以下の形状を有するようにした。
具体的には、前記位相補償用コンデンサは、セラミックコンデンサである。
また、前記位相補償用コンデンサは、等価直列抵抗が10mΩから500mΩである。
また、前記位相補償用抵抗は、抵抗値が10mΩから1.5Ωである。
本発明の半導体装置によれば、ボルテージレギュレータを有する半導体チップと該ボルテージレギュレータの位相補償用に使用される位相補償用コンデンサ、又は該位相補償用コンデンサに直列に接続される位相補償用抵抗を、CSP等の1つのパッケージに収納するようにしたことから、外付け部品が不要になると共実装の手間を省くことができ、使用する側における位相補償用コンデンサの在庫を確保する等の管理を不要にすることができる。また、コンデンサを含んだ状態での検査や品質保証を行うことができ、動作の安定度と品質を高めることができ、かつ使い勝手のよいボルテージレギュレータを得ることができる。
また、位相補償用抵抗に出力電流が流れないようにしたことから、位相補償用抵抗による損失をなくすことができ、負荷特性が向上させることができる。更に、ESRを補うための位相補償用抵抗における抵抗値の自由度が大きくなるため、ボルテージレギュレータの位相余裕を大きくすることができ、安定度の高いボルテージレギュレータを得ることができる。
また、インタポーザの再配線やボンディングワイヤを使用して位相補償用抵抗を形成したことから、チップ抵抗を廃止することができ、省スペース化とコストダウンを図ることができる。
また、位相補償用コンデンサや位相補償用抵抗といった受動部品に、長さ1mm以下で幅0.5mm以下の形状を有するいわゆる1005タイプ以下の小型部品を採用するようにしたことから、パッケージサイズの増加は、従来の半導体装置と受動部品を別々に実装する場合よりも小さくすることができる。
また、位相補償用コンデンサにセラミックコンデンサを使用するようにしたことから、位相補償用コンデンサとして小型で大容量の積層セラミックコンデンサを使用することができる。
また、位相補償用コンデンサや位相補償用抵抗といった受動部品に、長さ1mm以下で幅0.5mm以下の形状を有するいわゆる1005タイプ以下の小型部品を採用するようにしたことから、パッケージサイズの増加は、従来の半導体装置と受動部品を別々に実装する場合よりも小さくすることができる。
また、位相補償用コンデンサにセラミックコンデンサを使用するようにしたことから、位相補償用コンデンサとして小型で大容量の積層セラミックコンデンサを使用することができる。
また、位相補償用コンデンサとしてESRが10mΩ〜500mΩのものを使用するようにしたことから、ボルテージレギュレータの位相補償を容易に行うことができ、コンデンサ特性を含む検査や品質保証によって安定性や品質の高いボルテージレギュレータを得ることができる。
また、位相補償抵抗として10mΩ〜1.5Ωのものを使用するようにしたことから、ボルテージレギュレータの位相補償を容易に行うことができ、より安定度の高いボルテージレギュレータを得ることができる。
また、位相補償抵抗として10mΩ〜1.5Ωのものを使用するようにしたことから、ボルテージレギュレータの位相補償を容易に行うことができ、より安定度の高いボルテージレギュレータを得ることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態における半導体装置の構成例を示した図である。
図1において、半導体装置1は、CSP内に、ボルテージレギュレータ10を有する半導体チップ2と、該ボルテージレギュレータ10における位相補償用のコンデンサをなす出力コンデンサC1が納められてなり、電源入力端子IN、出力端子OUT及び接地電圧に接続された接地端子GNDを備えている。なお、出力コンデンサC1は位相補償用コンデンサをなす。電源入力端子INには、直流電源5からの入力電圧Vinが入力され、ボルテージレギュレータ10から出力された出力電圧Voは、出力端子OUTを介して負荷6に供給される。
第1の実施の形態.
図1は、本発明の第1の実施の形態における半導体装置の構成例を示した図である。
図1において、半導体装置1は、CSP内に、ボルテージレギュレータ10を有する半導体チップ2と、該ボルテージレギュレータ10における位相補償用のコンデンサをなす出力コンデンサC1が納められてなり、電源入力端子IN、出力端子OUT及び接地電圧に接続された接地端子GNDを備えている。なお、出力コンデンサC1は位相補償用コンデンサをなす。電源入力端子INには、直流電源5からの入力電圧Vinが入力され、ボルテージレギュレータ10から出力された出力電圧Voは、出力端子OUTを介して負荷6に供給される。
ボルテージレギュレータ10は、シリーズレギュレータをなし、電源入力端子INに入力された入力電圧Vinを所定の定電圧に変換して出力端子OUTから出力電圧Voとして出力する。ボルテージレギュレータ10は、所定の基準電圧Vrefを生成して出力する基準電圧発生回路11と、出力電圧Voを分圧して分圧電圧Vfbを生成し出力する出力電圧検出用の抵抗R11,R12と、ゲートに入力された信号に応じて出力端子OUTに出力する電流の制御を行うPMOSトランジスタからなる出力トランジスタM11と、分圧電圧Vfbが基準電圧Vrefになるように出力トランジスタM11の動作制御を行う誤差増幅回路A11とを備えている。
半導体チップ2は、電源入力端子Tin、出力端子Tout及び接地端子Tgndを備え、電源入力端子TinはCSPの電源入力端子INに接続され、出力端子ToutはCSPの出力端子OUTに接続され、接地端子TgndはCSPの接地端子GNDに接続されている。出力端子Toutと接地端子Tgndとの間には出力コンデンサC1が接続され、出力コンデンサC1のESR分をResr、コンデンサ分をCoで示している。出力コンデンサC1には、ESRの大きいタンタルコンデンサ等を使用しており、出力コンデンサC1は、CSPのパッケージに内蔵されている。
ボルテージレギュレータ10において、電源入力端子Tinと出力端子Toutとの間に出力トランジスタM11が接続され、出力端子Toutと接地端子Tgndとの間に抵抗R11及びR12が直列に接続されている。抵抗R11とR12との接続部からは出力電圧Voを分圧した分圧電圧Vfbが出力され、該分圧電圧Vfbは、誤差増幅回路A11の非反転入力端に入力される。また、誤差増幅回路A11の反転入力端には基準電圧Vrefが入力され、誤差増幅回路A11の出力端は、出力トランジスタM11のゲートに接続されている。
ここで、図2は、図1の半導体装置1の断面の例を示した概略図である。
半導体チップ2の各端子は、CSPのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってCSPの対応する接続端子に接続されている。例えば、図2において、半導体チップ2の出力端子Toutは、ボンディングワイヤ21及びインタポーザ22の再配線23を介してCSPの出力端子OUTに接続され、出力コンデンサC1の一方の端子は、インタポーザ22の再配線23を介して出力端子OUTに接続されている。また、出力コンデンサC1の他方の端子は、インタポーザ22の再配線24を介してCSPの接地端子GNDに接続されている。
半導体チップ2の各端子は、CSPのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってCSPの対応する接続端子に接続されている。例えば、図2において、半導体チップ2の出力端子Toutは、ボンディングワイヤ21及びインタポーザ22の再配線23を介してCSPの出力端子OUTに接続され、出力コンデンサC1の一方の端子は、インタポーザ22の再配線23を介して出力端子OUTに接続されている。また、出力コンデンサC1の他方の端子は、インタポーザ22の再配線24を介してCSPの接地端子GNDに接続されている。
このように、本第1の実施の形態における半導体装置は、出力コンデンサC1とCSPの各端子との接続にインタポーザ22の再配線を使用して、半導体チップ2と出力コンデンサC1を1つのCSPのパッケージに収納したことから、出力コンデンサC1をCSPに外付けする必要がなく、実装の手間を省くことができると共に、該実装工程における出力コンデンサC1の在庫を確保する等の管理をなくすことができる。
第2の実施の形態.
前記第1の実施の形態において、CSP内で出力コンデンサC1に直列に抵抗を接続するようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図3は、本発明の第2の実施の形態における半導体装置の構成例を示した図である。なお、図3では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図3における図1との相違点は、出力コンデンサC1のESRの調整を行うための抵抗R13を追加したことにあり、これに伴って、図1の半導体装置1を半導体装置1aにした。
前記第1の実施の形態において、CSP内で出力コンデンサC1に直列に抵抗を接続するようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図3は、本発明の第2の実施の形態における半導体装置の構成例を示した図である。なお、図3では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図3における図1との相違点は、出力コンデンサC1のESRの調整を行うための抵抗R13を追加したことにあり、これに伴って、図1の半導体装置1を半導体装置1aにした。
図3において、半導体装置1aは、CSP内に、半導体チップ2と、出力コンデンサC1と、出力コンデンサC1のESRの調整を行うための抵抗R13が納められてなる。なお、抵抗R13は位相補償用抵抗をなす。半導体チップ2の出力端子ToutとCSPの出力端子OUTの接続部と、半導体チップ2の接地端子TgndとCSPの接地端子GNDの接続部との間に、抵抗R13と出力コンデンサC1の直列回路が接続されている。このようにすることにより、出力コンデンサC1として、低ESR、例えば10mΩ〜500mΩのESRのコンデンサを使用することができ、低ESRのセラミックコンデンサを使用することができる。
ここで、図4は、図3の半導体装置1aの断面の例を示した概略図である。なお、図4では、図2と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図2との相違点のみ説明する。
図4における図2との相違点は、出力コンデンサC1と出力端子OUTとの接続を行うインタポーザ22の再配線23aの配線抵抗を使用して抵抗R13を形成したことにある。
図4において、出力コンデンサC1と出力端子OUTとの接続を行う再配線23aの一部の配線幅を小さくする等して所定の抵抗値の抵抗を形成し、該抵抗を抵抗R13とする。
なお、図4では、再配線の配線抵抗を使用して抵抗R13を形成する場合を例にして示したが、抵抗R13にチップ抵抗を使用してもよく、この場合、該チップ抵抗との配線にインタポーザの再配線を使用するようにしてもよい。
図4における図2との相違点は、出力コンデンサC1と出力端子OUTとの接続を行うインタポーザ22の再配線23aの配線抵抗を使用して抵抗R13を形成したことにある。
図4において、出力コンデンサC1と出力端子OUTとの接続を行う再配線23aの一部の配線幅を小さくする等して所定の抵抗値の抵抗を形成し、該抵抗を抵抗R13とする。
なお、図4では、再配線の配線抵抗を使用して抵抗R13を形成する場合を例にして示したが、抵抗R13にチップ抵抗を使用してもよく、この場合、該チップ抵抗との配線にインタポーザの再配線を使用するようにしてもよい。
このように、本第2の実施の形態における半導体装置は、半導体チップ2、出力コンデンサC1及び抵抗R13を1つのCSPのパッケージに収納するようにしたことから、前記第1の実施の形態と同様の効果を得ることができると共に、出力コンデンサに低ESRのコンデンサを使用することができ、小型のコンデンサを使用することができる。
また、従来は、抵抗R13の抵抗値を大きくすると、出力電流による電圧降下が大きくなり出力電圧変動の原因になるため、余り大きな抵抗値にすることができなかった。しかし、本第2の実施の形態における半導体装置では、抵抗R13には出力電流が流れないため、抵抗R13の抵抗値を大きくすることができ、出力コンデンサC1に合せて最適な抵抗値を選択することができる。ちなみに、出力コンデンサC1のESR分の抵抗値をResrとし、出力コンデンサC1のコンデンサ分の容量をCoとし、抵抗R13の抵抗値をR13とすると、周波数特性におけるゼロ点のできる周波数は、一般に1/{2π×Co×(Resr+R13)}で表される。このため、出力コンデンサC1の容量を小さくして、抵抗R13の抵抗値を大きくすることでも、同じ周波数にゼロを作ることができる。
このことから、形状の小さな出力コンデンサを使用することができるようになり、CSPのパッケージをも小さくすることができる。出力コンデンサC1にセラミックコンデンサを使用する場合、積層タイプで、形状が長さ1mm×幅0.5mmのいわゆる1005タイプ以下のものを使用することにより、従来のパッケージとほとんど変わらない大きさにすることができる。
第3の実施の形態.
前記第2の実施の形態では、抵抗R13をCSP内に設けるようにしたが、抵抗R13を半導体チップ2内に設けるようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図5は、本発明の第3の実施の形態における半導体装置の構成例を示した図である。なお、図5では、図3と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図3との相違点のみ説明する。
図5における図3との相違点は、抵抗R13を半導体チップ2内に設けると共に、抵抗R13と出力コンデンサC1とを接続するための接続端子Taを半導体チップ2に設けたことにある。これに伴って、図3の半導体チップ2を半導体チップ2bに、図3の半導体装置1aを半導体装置1bにそれぞれした。
前記第2の実施の形態では、抵抗R13をCSP内に設けるようにしたが、抵抗R13を半導体チップ2内に設けるようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図5は、本発明の第3の実施の形態における半導体装置の構成例を示した図である。なお、図5では、図3と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図3との相違点のみ説明する。
図5における図3との相違点は、抵抗R13を半導体チップ2内に設けると共に、抵抗R13と出力コンデンサC1とを接続するための接続端子Taを半導体チップ2に設けたことにある。これに伴って、図3の半導体チップ2を半導体チップ2bに、図3の半導体装置1aを半導体装置1bにそれぞれした。
図5において、半導体装置1bは、CSP内に、ボルテージレギュレータ10を有する半導体チップ2bと、該ボルテージレギュレータ10における位相補償用のコンデンサをなす出力コンデンサC1が納められている。
半導体チップ2bは、ボルテージレギュレータ10と抵抗R13を有しており、電源入力端子Tin、出力端子Tout、接地端子Tgnd及び接続端子Taを備えている。
出力トランジスタM11のドレインと接続端子Taとの間に抵抗R13が接続され、接続端子Taと接地端子Tgndとの間に出力コンデンサC1が接続されている。抵抗R13の抵抗値は、10mΩから1.5Ω程度の値で、出力コンデンサC1の容量やESR値によって最適な値に設定される。
半導体チップ2bは、ボルテージレギュレータ10と抵抗R13を有しており、電源入力端子Tin、出力端子Tout、接地端子Tgnd及び接続端子Taを備えている。
出力トランジスタM11のドレインと接続端子Taとの間に抵抗R13が接続され、接続端子Taと接地端子Tgndとの間に出力コンデンサC1が接続されている。抵抗R13の抵抗値は、10mΩから1.5Ω程度の値で、出力コンデンサC1の容量やESR値によって最適な値に設定される。
ここで、図6は、図5の半導体装置1bの断面の例を示した概略図である。
半導体チップ2bの各端子は、CSPのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってCSPの対応する接続端子に接続されている。例えば、図6において、半導体チップ2bの出力端子Toutは、ボンディングワイヤ31及びインタポーザ32の再配線33を介してCSPの出力端子OUTに接続されている。また、半導体チップ2bの接続端子Taは、ボンディングワイヤ34及びインタポーザ32の再配線35を介して出力コンデンサC1の一方の端子に接続されている。また、出力コンデンサC1の他方の端子は、スルーホール36を使用してCSPの接地端子GNDに接続されているが、インタポーザ32の再配線を介してCSPの接地端子GNDに接続するようにしてもよい。
半導体チップ2bの各端子は、CSPのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってCSPの対応する接続端子に接続されている。例えば、図6において、半導体チップ2bの出力端子Toutは、ボンディングワイヤ31及びインタポーザ32の再配線33を介してCSPの出力端子OUTに接続されている。また、半導体チップ2bの接続端子Taは、ボンディングワイヤ34及びインタポーザ32の再配線35を介して出力コンデンサC1の一方の端子に接続されている。また、出力コンデンサC1の他方の端子は、スルーホール36を使用してCSPの接地端子GNDに接続されているが、インタポーザ32の再配線を介してCSPの接地端子GNDに接続するようにしてもよい。
このように、本第3の実施の形態における半導体装置は、抵抗R13を半導体チップ2内に設けるようにしたことから、前記第2の実施の形態と同様の効果を得ることができると共に、抵抗R13を半導体チップ2内に設けた分、前記第2の実施の形態の場合よりもCSPのサイズを小さくすることができる。
第4の実施の形態.
前記第3の実施の形態において、半導体チップ2bの接続端子Taと出力コンデンサC1とを接続するボンディングワイヤに抵抗を持たせて抵抗R13としてもよく、このようにしたものを本発明の第4の実施の形態とする。
図7は、本発明の第4の実施の形態における半導体装置の構成例を示した図である。なお、図7では、図5と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図5との相違点のみ説明する。
図7における図5との相違点は、半導体チップ2bの接続端子Taと出力コンデンサとを接続するボンディングワイヤに抵抗を持たせるようにして、該ボンディングワイヤを抵抗R13として使用するようにしたことにある。これに伴って、図5の半導体チップ2bを半導体チップ2cに、図5の半導体装置1bを半導体装置1cにそれぞれした。
前記第3の実施の形態において、半導体チップ2bの接続端子Taと出力コンデンサC1とを接続するボンディングワイヤに抵抗を持たせて抵抗R13としてもよく、このようにしたものを本発明の第4の実施の形態とする。
図7は、本発明の第4の実施の形態における半導体装置の構成例を示した図である。なお、図7では、図5と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図5との相違点のみ説明する。
図7における図5との相違点は、半導体チップ2bの接続端子Taと出力コンデンサとを接続するボンディングワイヤに抵抗を持たせるようにして、該ボンディングワイヤを抵抗R13として使用するようにしたことにある。これに伴って、図5の半導体チップ2bを半導体チップ2cに、図5の半導体装置1bを半導体装置1cにそれぞれした。
図7において、半導体装置1cは、CSP内に、ボルテージレギュレータ10を有する半導体チップ2cと、該ボルテージレギュレータ10における位相補償用のコンデンサをなす出力コンデンサC1と抵抗R13が納められている。
半導体チップ2cは、ボルテージレギュレータ10を有しており、電源入力端子Tin、出力端子Tout、接地端子Tgnd及び接続端子Taを備えている。
接続端子Taと出力コンデンサC1との接続に使用するボンディングワイヤに抵抗を持たせて抵抗R13を形成している。抵抗R13の抵抗値は、10mΩから1.5Ω程度の値で、出力コンデンサC1の容量やESR値によって最適な値に設定される。
半導体チップ2cは、ボルテージレギュレータ10を有しており、電源入力端子Tin、出力端子Tout、接地端子Tgnd及び接続端子Taを備えている。
接続端子Taと出力コンデンサC1との接続に使用するボンディングワイヤに抵抗を持たせて抵抗R13を形成している。抵抗R13の抵抗値は、10mΩから1.5Ω程度の値で、出力コンデンサC1の容量やESR値によって最適な値に設定される。
ここで、図8は、図7の半導体装置1cの断面の例を示した概略図である。
半導体チップ2cの各端子は、CSPのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってCSPの対応する接続端子に接続されている。例えば、図8において、半導体チップ2cの出力端子Toutは、ボンディングワイヤ31及びインタポーザ32の再配線33を介してCSPの出力端子OUTに接続されている。また、半導体チップ2cの接続端子Taは、抵抗R13をなすボンディングワイヤ34c及びインタポーザ32の再配線35を介して出力コンデンサC1の一方の端子に接続されている。また、出力コンデンサC1の他方の端子は、スルーホール36を使用してCSPの接地端子GNDに接続されているが、インタポーザ32の再配線を介してCSPの接地端子GNDに接続するようにしてもよい。
半導体チップ2cの各端子は、CSPのインタポーザに形成されたボンディングパッドにボンディングワイヤを用いて接続され、該ボンディングパッドは、インタポーザの再配線によってCSPの対応する接続端子に接続されている。例えば、図8において、半導体チップ2cの出力端子Toutは、ボンディングワイヤ31及びインタポーザ32の再配線33を介してCSPの出力端子OUTに接続されている。また、半導体チップ2cの接続端子Taは、抵抗R13をなすボンディングワイヤ34c及びインタポーザ32の再配線35を介して出力コンデンサC1の一方の端子に接続されている。また、出力コンデンサC1の他方の端子は、スルーホール36を使用してCSPの接地端子GNDに接続されているが、インタポーザ32の再配線を介してCSPの接地端子GNDに接続するようにしてもよい。
このように、本第4の実施の形態における半導体装置は、抵抗R13をボンディングワイヤで形成したことから、前記第2の実施の形態と同様の効果を得ることができると共に、抵抗R13をボンディングワイヤで形成した分、前記第2の実施の形態の場合よりもCSPのサイズを小さくすることができる。
なお、前記第4の実施の形態において、抵抗R13をインタポーザ32の再配線35に形成するようにしてもよく、このようにした場合、図8は図9のようになる。図9では、図8のボンディングワイヤ34cをボンディングワイヤ34に、図8の再配線35を再配線35cにしている。また、前記第2及び第4の各実施の形態において、抵抗R13にチップ抵抗を使用してもよく、この場合、該チップ抵抗は出力コンデンサC1と同じ1005タイプ以下の小型のものを使用するとよい。また、前記第1から第4の各実施の形態において、半導体チップの各端子とインタポーザの再配線との接続にボンディングワイヤを使用するようにしたが、これは一例であり、半導体チップの各端子をインタポーザの再配線に直接接続するようにしてもよい。また、図10に示すように、半導体チップの接続端子Taと出力コンデンサC1とを接続する配線の途中の一部を欠落させ、該欠落部分に抵抗体を形成するようにしてもよい。
1,1a,1b,1c 半導体装置
2,2b,2c 半導体チップ
5 直流電源
6 負荷
10 ボルテージレギュレータ
11 基準電圧発生回路
21,31,34,34c ボンディングワイヤ
22,32 インタポーザ
23,23a,24,33,35,35c 再配線
36 スルーホール
M11 出力トランジスタ
A11 誤差増幅回路
R11〜R13 抵抗
C1 位相補償用コンデンサ
Tin 電源入力端子
Tout 出力端子
Tgnd 接地端子
Ta 接続端子
2,2b,2c 半導体チップ
5 直流電源
6 負荷
10 ボルテージレギュレータ
11 基準電圧発生回路
21,31,34,34c ボンディングワイヤ
22,32 インタポーザ
23,23a,24,33,35,35c 再配線
36 スルーホール
M11 出力トランジスタ
A11 誤差増幅回路
R11〜R13 抵抗
C1 位相補償用コンデンサ
Tin 電源入力端子
Tout 出力端子
Tgnd 接地端子
Ta 接続端子
Claims (12)
- 少なくとも電源入力端子、接地端子及び生成した定電圧を出力する出力端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を1つのパッケージに収納することを特徴とする半導体装置。 - 少なくとも電源入力端子、接地端子及び生成した定電圧を出力する出力端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記出力端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を1つのパッケージに収納することを特徴とする半導体装置。 - 少なくとも電源入力端子、接地端子、生成した定電圧を出力する出力端子及び接続端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサと、
を1つのパッケージに収納し、
前記半導体チップは、前記ボルテージレギュレータの出力端と前記接続端子との間に接続された、前記位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗を有することを特徴とする半導体装置。 - 少なくとも電源入力端子、接地端子、生成した定電圧を出力する出力端子及び該出力端子に並列に接続された接続端子を備えた、ボルテージレギュレータを有する半導体チップと、
前記接続端子と接地端子との間に接続され、前記ボルテージレギュレータの位相補償を行うための位相補償用コンデンサ及び該位相補償用コンデンサの等価直列抵抗の抵抗値調整を行うための位相補償用抵抗の直列回路と、
を1つのパッケージに収納することを特徴とする半導体装置。 - 前記位相補償用コンデンサは、インタポーザの再配線を使用して前記半導体チップに接続されることを特徴とする請求項1又は3記載の半導体装置。
- 前記位相補償用抵抗は、インタポーザの再配線の配線抵抗で形成されることを特徴とする請求項2又は4記載の半導体装置。
- 前記位相補償用抵抗は、半導体チップの前記接続端子との接続を行うための、抵抗値を有するボンディングワイヤで形成されることを特徴とする請求項4記載の半導体装置。
- 前記位相補償用コンデンサは、長さ1mm以下で幅0.5mm以下の形状を有することを特徴とする請求項1、2、3、4、5、6又は7記載の半導体装置。
- 前記位相補償用抵抗は、長さ1mm以下で幅0.5mm以下の形状を有することを特徴とする請求項2、4、6又は7記載の半導体装置。
- 前記位相補償用コンデンサは、セラミックコンデンサであることを特徴とする請求項1、2、3、4、5、6、7、8又は9記載の半導体装置。
- 前記位相補償用コンデンサは、等価直列抵抗が10mΩから500mΩであることを特徴とする請求項1、2、3、4、5、6、7、8、9又は10記載の半導体装置。
- 前記位相補償用抵抗は、抵抗値が10mΩから1.5Ωであることを特徴とする請求項2、4、6、7又は9記載の半導体装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005280226A JP2007094540A (ja) | 2005-09-27 | 2005-09-27 | 半導体装置 |
CNA2006800014807A CN101091143A (zh) | 2005-09-27 | 2006-09-11 | 半导体器件 |
PCT/JP2006/318434 WO2007037142A1 (en) | 2005-09-27 | 2006-09-11 | Semiconductor device |
KR1020077011840A KR100880706B1 (ko) | 2005-09-27 | 2006-09-11 | 반도체 장치 |
EP06810226A EP1929392A4 (en) | 2005-09-27 | 2006-09-11 | SEMICONDUCTOR DEVICE |
US11/791,683 US7989935B2 (en) | 2005-09-27 | 2006-09-11 | Semiconductor device |
TW095133880A TWI376029B (en) | 2005-09-27 | 2006-09-13 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005280226A JP2007094540A (ja) | 2005-09-27 | 2005-09-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007094540A true JP2007094540A (ja) | 2007-04-12 |
Family
ID=37899572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005280226A Pending JP2007094540A (ja) | 2005-09-27 | 2005-09-27 | 半導体装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7989935B2 (ja) |
EP (1) | EP1929392A4 (ja) |
JP (1) | JP2007094540A (ja) |
KR (1) | KR100880706B1 (ja) |
CN (1) | CN101091143A (ja) |
TW (1) | TWI376029B (ja) |
WO (1) | WO2007037142A1 (ja) |
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- 2006-09-11 CN CNA2006800014807A patent/CN101091143A/zh active Pending
- 2006-09-11 WO PCT/JP2006/318434 patent/WO2007037142A1/en active Application Filing
- 2006-09-11 KR KR1020077011840A patent/KR100880706B1/ko not_active IP Right Cessation
- 2006-09-11 US US11/791,683 patent/US7989935B2/en not_active Expired - Fee Related
- 2006-09-13 TW TW095133880A patent/TWI376029B/zh not_active IP Right Cessation
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WO2007037142A1 (en) | 2007-04-05 |
US20080029846A1 (en) | 2008-02-07 |
EP1929392A4 (en) | 2010-11-24 |
KR100880706B1 (ko) | 2009-02-02 |
TWI376029B (en) | 2012-11-01 |
WO2007037142A9 (en) | 2007-05-24 |
US7989935B2 (en) | 2011-08-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080131 |
|
A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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