JP2001274332A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 本発明は、位相補正用の抵抗R0を削除で
き、かつ、ロードレギュレーションの悪化を防止できる
半導体装置を提供することを目的とする。 【解決手段】 第1のパッド(28)を第1のボンディ
ングワイヤ(30)でパッケージの第1の出力ピン(3
2)に接続し、第2のパッド(36)を第2のボンディ
ングワイヤ(38)で第1の出力ピン(32)に接続す
るため、ロードレギュレーションの悪化を防止でき、第
3のパッド(40)を第3のボンディングワイヤ(4
2)で位相補正用コンデンサ(C0)が接続されるパッ
ケージの第2の出力ピン(44)に接続するため、従来
必要であった位相補正用の抵抗を第3のボンディングワ
イヤ(42)で代用することができ、上記位相補正用の
抵抗を削除できる。
き、かつ、ロードレギュレーションの悪化を防止できる
半導体装置を提供することを目的とする。 【解決手段】 第1のパッド(28)を第1のボンディ
ングワイヤ(30)でパッケージの第1の出力ピン(3
2)に接続し、第2のパッド(36)を第2のボンディ
ングワイヤ(38)で第1の出力ピン(32)に接続す
るため、ロードレギュレーションの悪化を防止でき、第
3のパッド(40)を第3のボンディングワイヤ(4
2)で位相補正用コンデンサ(C0)が接続されるパッ
ケージの第2の出力ピン(44)に接続するため、従来
必要であった位相補正用の抵抗を第3のボンディングワ
イヤ(42)で代用することができ、上記位相補正用の
抵抗を削除できる。
Description
【発明の属する技術分野】本発明は半導体装置に関し、
特に、外部端子から定電圧を出力する定電圧出力回路を
有する半導体装置に関する。
特に、外部端子から定電圧を出力する定電圧出力回路を
有する半導体装置に関する。
【従来の技術】従来より、外部端子から定電圧を出力す
る定電圧出力回路を有する半導体装置がある。上記従来
の半導体装置の一例として、図3に示す低飽和型レギュ
レータがある。図3において、半導体装置10の外部入
力端子Vinには直流電源12の正電極及び安定化用コ
ンデンサCinの一端が接続され、直流電源12の負電
極及びコンデンサCinの他端は接地される。半導体装
置10の接地端子GNDは接地され、外部出力端子Vo
utは端子14を介して負荷に接続されると共に、位相
補正用の抵抗R0とコンデンサC0を介して接地され
る。コンデンサC0としてはセラミックコンデンサが用
いられ、抵抗R0としては抵抗値が50〜100mΩ程
度のものが使用される。図4は、従来の半導体装置10
の一例の内部回路図を示す。同図中、破線で囲んだ部分
が半導体チップ20であり、この半導体チップ20上
に、出力トランジスタQ1,エラーアンプ22,基準電
圧源24,分圧抵抗R1,R2それぞれが形成されてい
る。また、出力トランジスタQ1のエミッタが接続され
た半導体チップ20上の入力パッド26は、外部入力端
子Vinを介して直流電源12の正電極及び安定化用コ
ンデンサCinの一端に接続されている。出力トランジ
スタQ1のコレクタが接続された半導体チップ20上の
出力パッド28はボンディングワイヤ30によって半導
体装置10のパッケージの外部出力端子である出力ピン
32に接続され、抵抗R1の一端が接続された半導体チ
ップ20上の出力パッド36はボンディングワイヤ38
によって外部出力端子である出力ピン32に接続されて
いる。出力ピン32は外付けの位相補正用の抵抗R0と
コンデンサC0を介して接地されている。直列接続され
た抵抗R1,R2は電圧検出点である出力パッド36の
電圧を分圧しており、検出電圧が抵抗R1,R2の接続
点からエラーアンプ22の非反転入力端子に帰還され
る。エラーアンプ22の反転入力端子には基準電圧源2
4から基準電圧Vrefが供給されている。エラーアン
プ22は基準電圧Vrefと検出電圧の偏差に応じて出
力トランジスタQ1を駆動し、出力ピン32の電圧が一
定になるように制御する。ボンディングワイヤ30,3
8それぞれは約100mΩ程度の抵抗値を有しているた
め、出力パッド28,36間を共通化し(半導体チップ
20上で短絡)、出力パッド28と出力ピン32間をボ
ンディングワイヤ30で接続する構成ではボンディング
ワイヤ30による電圧降下が大きくなり、負荷の電圧安
定度つまりロードレギュレーションが悪化する。これに
対し、図4のように、出力パッド28,36を設け、ボ
ンディングワイヤ30,38で出力ピン32に接続する
ことで、電圧検出点である出力パッド36と出力ピン3
2間の電位差を低減してロードレギュレーションを改善
している。
る定電圧出力回路を有する半導体装置がある。上記従来
の半導体装置の一例として、図3に示す低飽和型レギュ
レータがある。図3において、半導体装置10の外部入
力端子Vinには直流電源12の正電極及び安定化用コ
ンデンサCinの一端が接続され、直流電源12の負電
極及びコンデンサCinの他端は接地される。半導体装
置10の接地端子GNDは接地され、外部出力端子Vo
utは端子14を介して負荷に接続されると共に、位相
補正用の抵抗R0とコンデンサC0を介して接地され
る。コンデンサC0としてはセラミックコンデンサが用
いられ、抵抗R0としては抵抗値が50〜100mΩ程
度のものが使用される。図4は、従来の半導体装置10
の一例の内部回路図を示す。同図中、破線で囲んだ部分
が半導体チップ20であり、この半導体チップ20上
に、出力トランジスタQ1,エラーアンプ22,基準電
圧源24,分圧抵抗R1,R2それぞれが形成されてい
る。また、出力トランジスタQ1のエミッタが接続され
た半導体チップ20上の入力パッド26は、外部入力端
子Vinを介して直流電源12の正電極及び安定化用コ
ンデンサCinの一端に接続されている。出力トランジ
スタQ1のコレクタが接続された半導体チップ20上の
出力パッド28はボンディングワイヤ30によって半導
体装置10のパッケージの外部出力端子である出力ピン
32に接続され、抵抗R1の一端が接続された半導体チ
ップ20上の出力パッド36はボンディングワイヤ38
によって外部出力端子である出力ピン32に接続されて
いる。出力ピン32は外付けの位相補正用の抵抗R0と
コンデンサC0を介して接地されている。直列接続され
た抵抗R1,R2は電圧検出点である出力パッド36の
電圧を分圧しており、検出電圧が抵抗R1,R2の接続
点からエラーアンプ22の非反転入力端子に帰還され
る。エラーアンプ22の反転入力端子には基準電圧源2
4から基準電圧Vrefが供給されている。エラーアン
プ22は基準電圧Vrefと検出電圧の偏差に応じて出
力トランジスタQ1を駆動し、出力ピン32の電圧が一
定になるように制御する。ボンディングワイヤ30,3
8それぞれは約100mΩ程度の抵抗値を有しているた
め、出力パッド28,36間を共通化し(半導体チップ
20上で短絡)、出力パッド28と出力ピン32間をボ
ンディングワイヤ30で接続する構成ではボンディング
ワイヤ30による電圧降下が大きくなり、負荷の電圧安
定度つまりロードレギュレーションが悪化する。これに
対し、図4のように、出力パッド28,36を設け、ボ
ンディングワイヤ30,38で出力ピン32に接続する
ことで、電圧検出点である出力パッド36と出力ピン3
2間の電位差を低減してロードレギュレーションを改善
している。
【発明が解決しようとする課題】また、図3に示す従来
の半導体装置では、位相補正用の抵抗R0とコンデンサ
C0を外付けしているが、このうち位相補正用の抵抗R
0としてボンディングワイヤの等価抵抗を利用し、抵抗
R0を削除する図5に示すような回路構成が従来から用
いられている。図5において、出力パッド36は設けら
れず、抵抗R1の一端は出力パッド28に接続されてい
る。半導体チップ20上の出力パッド28はボンディン
グワイヤ30によって半導体装置10のパッケージの外
部出力端子である出力ピン32に接続され、出力ピン3
2は外付けの位相補正用のコンデンサC0を介して接地
されている。この回路では、約100mΩのボンディン
グワイヤ30を位相補正用の抵抗R0として代用してい
る。しかし、図5の低飽和型レギュレータでは、出力パ
ッド28と出力ピン32間のボンディングワイヤ30に
よる電圧降下が大きくなり、負荷の電圧安定度つまりロ
ードレギュレーションが悪化するという問題があった。
本発明は、上記の点に鑑みなされたもので、従来の位相
補正用の抵抗を削除でき、かつ、ロードレギュレーショ
ンの悪化を防止できる半導体装置を提供することを目的
とする。
の半導体装置では、位相補正用の抵抗R0とコンデンサ
C0を外付けしているが、このうち位相補正用の抵抗R
0としてボンディングワイヤの等価抵抗を利用し、抵抗
R0を削除する図5に示すような回路構成が従来から用
いられている。図5において、出力パッド36は設けら
れず、抵抗R1の一端は出力パッド28に接続されてい
る。半導体チップ20上の出力パッド28はボンディン
グワイヤ30によって半導体装置10のパッケージの外
部出力端子である出力ピン32に接続され、出力ピン3
2は外付けの位相補正用のコンデンサC0を介して接地
されている。この回路では、約100mΩのボンディン
グワイヤ30を位相補正用の抵抗R0として代用してい
る。しかし、図5の低飽和型レギュレータでは、出力パ
ッド28と出力ピン32間のボンディングワイヤ30に
よる電圧降下が大きくなり、負荷の電圧安定度つまりロ
ードレギュレーションが悪化するという問題があった。
本発明は、上記の点に鑑みなされたもので、従来の位相
補正用の抵抗を削除でき、かつ、ロードレギュレーショ
ンの悪化を防止できる半導体装置を提供することを目的
とする。
【課題を解決するための手段】請求項1に記載の発明
は、半導体チップ(20)上に形成され所定電圧を出力
する定電圧出力回路(22,24,Q1,R1,R2)
と、前記定電圧出力回路(22,24,Q1,R1,R
2)の出力端子に接続された第1のパッド(28)と、
前記定電圧出力回路(22,24,Q1,R1,R2)
の入力端子に接続され出力電圧を帰還する第2のパッド
(36)と、前記第2のパッド(36)に接続された第
3のパッド(40)と、前記第1のパッド(28)をパ
ッケージの第1の出力ピン(32)に接続する第1のボ
ンディングワイヤ(30)と、前記第2のパッド(3
6)を前記第1の出力ピン(32)に接続する第2のボ
ンディングワイヤ(38)と、前記第3のパッド(4
0)を前記パッケージの位相補正用コンデンサ(C0)
が接続される第2の出力ピン(44)に接続する第3の
ボンディングワイヤ(42)とを有する。このように、
第1のパッド(28)を第1のボンディングワイヤ(3
0)でパッケージの第1の出力ピン(32)に接続し、
第2のパッド(36)を第2のボンディングワイヤ(3
8)で第1の出力ピン(32)に接続するため、ロード
レギュレーションの悪化を防止でき、また、第3のパッ
ド(40)を第3のボンディングワイヤ(42)で位相
補正用コンデンサ(C0)が接続されるパッケージの第
2の出力ピン(44)に接続するため、従来必要であっ
た位相補正用の抵抗を第3のボンディングワイヤ(4
2)が有する抵抗値で代用することができ、上記位相補
正用の抵抗を削除できる。なお、上記括弧内の参照符号
は、理解を容易にするために付したものであり、一例に
すぎず、図示の態様に限定されるものではない。
は、半導体チップ(20)上に形成され所定電圧を出力
する定電圧出力回路(22,24,Q1,R1,R2)
と、前記定電圧出力回路(22,24,Q1,R1,R
2)の出力端子に接続された第1のパッド(28)と、
前記定電圧出力回路(22,24,Q1,R1,R2)
の入力端子に接続され出力電圧を帰還する第2のパッド
(36)と、前記第2のパッド(36)に接続された第
3のパッド(40)と、前記第1のパッド(28)をパ
ッケージの第1の出力ピン(32)に接続する第1のボ
ンディングワイヤ(30)と、前記第2のパッド(3
6)を前記第1の出力ピン(32)に接続する第2のボ
ンディングワイヤ(38)と、前記第3のパッド(4
0)を前記パッケージの位相補正用コンデンサ(C0)
が接続される第2の出力ピン(44)に接続する第3の
ボンディングワイヤ(42)とを有する。このように、
第1のパッド(28)を第1のボンディングワイヤ(3
0)でパッケージの第1の出力ピン(32)に接続し、
第2のパッド(36)を第2のボンディングワイヤ(3
8)で第1の出力ピン(32)に接続するため、ロード
レギュレーションの悪化を防止でき、また、第3のパッ
ド(40)を第3のボンディングワイヤ(42)で位相
補正用コンデンサ(C0)が接続されるパッケージの第
2の出力ピン(44)に接続するため、従来必要であっ
た位相補正用の抵抗を第3のボンディングワイヤ(4
2)が有する抵抗値で代用することができ、上記位相補
正用の抵抗を削除できる。なお、上記括弧内の参照符号
は、理解を容易にするために付したものであり、一例に
すぎず、図示の態様に限定されるものではない。
【発明の実施の形態】図1は本発明の半導体装置の一実
施例としての低飽和型レギュレータの内部回路図を示
す。同図中、図4と同一部分には同一符号を付す。図1
において、破線で囲んだ部分が半導体チップ20であ
り、この半導体チップ20上に、pnp型の出力トラン
ジスタQ1,エラーアンプ22,基準電圧源24,分圧
抵抗R1,R2それぞれが形成されている。また、出力
トランジスタQ1のエミッタが接続された半導体チップ
20上の入力パッド26は、外部入力端子Vinを介し
て直流電源12の正電極及び安定化用コンデンサCin
の一端に接続されている。出力トランジスタQ1のコレ
クタが接続された半導体チップ20上の出力パッド28
はボンディングワイヤ30によって半導体装置のパッケ
ージの外部出力端子である出力ピン32に接続されてい
る。抵抗R1の一端が接続された半導体チップ20上の
出力パッド36はボンディングワイヤ38によって外部
出力端子である出力ピン32に接続されている。直列接
続された抵抗R1,R2は電圧検出点である出力パッド
36の電圧を分圧しており、検出電圧が抵抗R1,R2
の接続点からエラーアンプ22の非反転入力端子に帰還
される。エラーアンプ22の反転入力端子には基準電圧
源24から基準電圧Vrefが供給されている。エラー
アンプ22は基準電圧Vrefと検出電圧の偏差に応じ
て出力トランジスタQ1を駆動し、出力ピン32の電圧
が一定になるように制御する。また、抵抗R1の一端が
接続された半導体チップ20上の出力パッド40はボン
ディングワイヤ42によって半導体装置のパッケージの
外部出力端子である出力ピン44に接続されており、出
力ピン44には位相補償用のコンデンサC0の一端が接
続され、コンデンサC0の他端は接地されている。この
コンデンサC0は発振等を防止して安定動作を行うため
に設けられている。図1に示す内部回路図を用いた半導
体装置の一実施例の回路構成を図2に示す。図2におい
て、半導体装置50の外部入力端子Vinには直流電源
52の正電極及び安定化用コンデンサCinの一端が接
続され、直流電源52の負電極及びコンデンサCinの
他端は接地される。半導体装置50の接地端子GNDは
接地され、外部出力端子Vout(出力ピン32に対
応)は端子54を介して負荷に接続され、位相補正端子
PC(出力ピン44に対応)は位相補正用のコンデンサ
C0を介して接地される。コンデンサC0としてはセラ
ミックコンデンサが用いられる。この実施例では、約1
00mΩのボンディングワイヤ42を位相補正用の抵抗
R0として使用し、外付けのコンデンサC0と共に位相
補償を行っている。しかるに、抵抗R1の一端を半導体
チップ20上の出力パッド36,40それぞれに接続
し、出力パッド28,36をボンディングワイヤ30,
38によって出力ピン32に接続することにより、電圧
検出点である出力パッド36と出力ピン32間の電位差
を低減してロードレギュレーションを改善している。
施例としての低飽和型レギュレータの内部回路図を示
す。同図中、図4と同一部分には同一符号を付す。図1
において、破線で囲んだ部分が半導体チップ20であ
り、この半導体チップ20上に、pnp型の出力トラン
ジスタQ1,エラーアンプ22,基準電圧源24,分圧
抵抗R1,R2それぞれが形成されている。また、出力
トランジスタQ1のエミッタが接続された半導体チップ
20上の入力パッド26は、外部入力端子Vinを介し
て直流電源12の正電極及び安定化用コンデンサCin
の一端に接続されている。出力トランジスタQ1のコレ
クタが接続された半導体チップ20上の出力パッド28
はボンディングワイヤ30によって半導体装置のパッケ
ージの外部出力端子である出力ピン32に接続されてい
る。抵抗R1の一端が接続された半導体チップ20上の
出力パッド36はボンディングワイヤ38によって外部
出力端子である出力ピン32に接続されている。直列接
続された抵抗R1,R2は電圧検出点である出力パッド
36の電圧を分圧しており、検出電圧が抵抗R1,R2
の接続点からエラーアンプ22の非反転入力端子に帰還
される。エラーアンプ22の反転入力端子には基準電圧
源24から基準電圧Vrefが供給されている。エラー
アンプ22は基準電圧Vrefと検出電圧の偏差に応じ
て出力トランジスタQ1を駆動し、出力ピン32の電圧
が一定になるように制御する。また、抵抗R1の一端が
接続された半導体チップ20上の出力パッド40はボン
ディングワイヤ42によって半導体装置のパッケージの
外部出力端子である出力ピン44に接続されており、出
力ピン44には位相補償用のコンデンサC0の一端が接
続され、コンデンサC0の他端は接地されている。この
コンデンサC0は発振等を防止して安定動作を行うため
に設けられている。図1に示す内部回路図を用いた半導
体装置の一実施例の回路構成を図2に示す。図2におい
て、半導体装置50の外部入力端子Vinには直流電源
52の正電極及び安定化用コンデンサCinの一端が接
続され、直流電源52の負電極及びコンデンサCinの
他端は接地される。半導体装置50の接地端子GNDは
接地され、外部出力端子Vout(出力ピン32に対
応)は端子54を介して負荷に接続され、位相補正端子
PC(出力ピン44に対応)は位相補正用のコンデンサ
C0を介して接地される。コンデンサC0としてはセラ
ミックコンデンサが用いられる。この実施例では、約1
00mΩのボンディングワイヤ42を位相補正用の抵抗
R0として使用し、外付けのコンデンサC0と共に位相
補償を行っている。しかるに、抵抗R1の一端を半導体
チップ20上の出力パッド36,40それぞれに接続
し、出力パッド28,36をボンディングワイヤ30,
38によって出力ピン32に接続することにより、電圧
検出点である出力パッド36と出力ピン32間の電位差
を低減してロードレギュレーションを改善している。
【発明の効果】上述の如く、請求項1に記載の発明は、
第1のパッドを第1のボンディングワイヤでパッケージ
の第1の出力ピンに接続し、第2のパッドを第2のボン
ディングワイヤで第1の出力ピンに接続することによ
り、ロードレギュレーションの悪化を防止でき、第3の
パッドを第3のボンディングワイヤで位相補正用コンデ
ンサが接続されるパッケージの第2の出力ピンに接続す
るため、従来必要であった位相補正用の抵抗を第3のボ
ンディングワイヤが有する抵抗値で代用することがで
き、上記位相補正用の抵抗を削除できる。
第1のパッドを第1のボンディングワイヤでパッケージ
の第1の出力ピンに接続し、第2のパッドを第2のボン
ディングワイヤで第1の出力ピンに接続することによ
り、ロードレギュレーションの悪化を防止でき、第3の
パッドを第3のボンディングワイヤで位相補正用コンデ
ンサが接続されるパッケージの第2の出力ピンに接続す
るため、従来必要であった位相補正用の抵抗を第3のボ
ンディングワイヤが有する抵抗値で代用することがで
き、上記位相補正用の抵抗を削除できる。
【図1】本発明の半導体装置の一実施例としての低飽和
型レギュレータの内部回路図である。
型レギュレータの内部回路図である。
【図2】本発明の半導体装置の一実施例の回路構成図で
ある。
ある。
【図3】従来の半導体装置の一例の回路構成図である。
【図4】従来の半導体装置の一例の内部回路図である。
【図5】従来の半導体装置の他の例の内部回路図であ
る。
る。
20 半導体チップ 22 エラーアンプ Q1 出力トランジスタ 24 基準電圧源 26 入力パッド 28,36,40 出力パッド 30,38,42 ボンディングワイヤ 32,44 出力ピン Cin,C0 コンデンサ R1,R2 抵抗
Claims (1)
- 【請求項1】 半導体チップ上に形成され所定電圧を出
力する定電圧出力回路と、 前記定電圧出力回路の出力端子に接続された第1のパッ
ドと、 前記定電圧出力回路の入力端子に接続され出力電圧を帰
還する第2のパッドと、 前記第2のパッドに接続された第3のパッドと、 前記第1のパッドをパッケージの第1の出力ピンに接続
する第1のボンディングワイヤと、 前記第2のパッドを前記第1の出力ピンに接続する第2
のボンディングワイヤと、 前記第3のパッドを位相補正用コンデンサが接続される
前記パッケージの第2の出力ピンに接続する第3のボン
ディングワイヤとを有することを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000087337A JP2001274332A (ja) | 2000-03-27 | 2000-03-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000087337A JP2001274332A (ja) | 2000-03-27 | 2000-03-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001274332A true JP2001274332A (ja) | 2001-10-05 |
Family
ID=18603361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000087337A Pending JP2001274332A (ja) | 2000-03-27 | 2000-03-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001274332A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2007037142A1 (en) * | 2005-09-27 | 2007-04-05 | Ricoh Company, Ltd. | Semiconductor device |
CN101266275B (zh) * | 2007-03-14 | 2011-06-08 | 株式会社东芝 | 半导体集成电路及其相位补偿用电容的电容值调整方法 |
-
2000
- 2000-03-27 JP JP2000087337A patent/JP2001274332A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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