JPH0279606A - カレント・ミラーによりバイアス回路へフィードバックをかけた広帯域増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は広帯域増幅器に関し、更に詳しくは、モノリシ
ック集積回路に集積・可能な程度に小さな補償用コンデ
ンサによって動作可能なバイアス制御回路に関する。

（従来の技術） 極めて多くの広帯域増幅回路が公知となっており、例を
挙げれば、米国特許第４３５８７３９号（Ｎｅｌｓｏｎ
）や、同第４５０２０２０号（Ｎｅｌｓｏｎｅｔ　ａｔ
）に開示されているものなどがある。先行技術に係る広
帯域増幅回路はいずれもが（更には本発明の回路も）プ
ッシュプル・ゲイン段を流れる電流を検出して入力バイ
アス回路部へのフィードバックを発生する、入力バイア
ス回路を備えることを必要としている。バイアス回路部
はこのフィードバックに応答して入力段のためのバイア
ス電圧を発生し、それによって、出力段の電力消費量の
変動に起因するドリフトを防止している。このフィード
バックによる修正によって、温度を原因とする出力トラ
ンジスタのＶＢＥ（ベース−エミッタ間電圧）の減少の
結果として生じる。この出力トランジスタの電流の増加
が防止されている。

斯かるＶＢＨの減少は、もしそれが補償されなかったな
らば、出力トランジスタ電流の「熱暴走」を引き起こす
可能性があり、その結果出力トランジスタが破壊される
おそれがある。

（発明が解決しようとする課題） 先行技術に係る広帯域増幅器のバイアス・フィードバッ
ク回路では常に、プッシュプル出力段の出力トランジス
タの電流の検出された電流変動に対する応答は、低速の
応答とされている。応答を低速にすることによって、広
帯域増幅器の入力段の高周波性能にバイアス回路が影響
を与えることがないようにしているのである。いかなる
先行技術に係る広帯域増幅器においても、必要な低速フ
ィードバック応答を発生させるためには、少なくとも０
．０１マイクロファラド程度の容量を有する非常に大き
な補償用コンデンサがこれまで必要とされていた。残念
ながら、そのような大きなコンデンサをモノリシック東
積回路ないしハイブリッド集積回路に設けることは全く
実際的ではない、そのため、先行技術に係る集積回路広
帯域増幅器では、これまで余分のパッケージ・ピンと大
きな外付はコンデンサとが必要とされていた。

従って本発明の目的は、バイアス回路補償用の内部コン
デンサを備えた集積回路の広帯域増幅器を提供すること
にある。

本発明の更なる目的は、その入力バイアス・フィードバ
ック回路にバイアス回路補償用の内部コンデンサを備え
ることによって、高い信頼性をもって動作するようにし
た集積回路の広帯域増幅器を提供することにある。

（課題を達成するための手段） 要約して、且つその１つの実施例に即して述べるならば
、本発明は、充分に小さな補償用キャパシタンスで動作
することができそれによって補償用コンデンサを増幅器
と共に集積回路チップ上に含めることが可能な、増幅器
の入力バイアス・フィードバラツク回路を提供するもの
である０本発明の１つの実施例においては、第１のカレ
ント・ミラー回路を用いて、増幅器の出力段の第１のト
ランジスタのエミッタ電流が検出されている。このカレ
ント・ミラー動作により得られる鏡映電流に対してある
割合をなすフィードバック電流が、極めて高い出力イン
ピーダンスを持つ第２のトランジスタの中を流される。

高インピーダンスの電流源から基準電流が供給されてお
り、フィードバック電流がこの基準電流と比較されてエ
ラー信号が発生される。このエラー信号は、直流バイア
ス回路の高インピーダンスの入力端子へ供給され、この
直流バイアス回路は、フィードバック電流が基準電流と
等しくなるように増幅器の出力段へ供給されている直流
バイアス電圧を制御する。エラー信号に対しては、補償
用コンデンサによる補償が加えられる。ここで説明する
本発明の実施例においては、出力段の第２のトランジス
タのエミッタ電流が第２のカレント・ミラー回路によっ
て検出されており、それによって、カレント・ミラー動
作によって得られる第２の鏡映電流が発生されている。

先の第１の鏡映電流を反転した複製電流がこの第２の鏡
映電流と加え合わされ、それによって、この加え合わさ
れた鏡映電流の一定の部分であるフィードバック電流が
発生される。このフィードバック電流は高い出力インピ
ーダンスを有するトランジスタの中を流された後に、高
インピーダンスの電流源からの基準電流と加え合わされ
る。

（実施例） 第２図の現時点において好適と考えられている実施例を
説明する前に、先ず、第１図の先行技術に係る回路につ
いて簡単に説明しておけば、先行技術との相違をなして
いる本発明の特徴をより明らかに理解するのに役立つと
思われる。第１図は、コムリニアＣＬＣ３００Ａ型広帯
域増幅器（ｃＯＭＬＩＮＥＡＲＣＬＣ３００Ａ　ｗｉｄ
ｅｂａｎｄ　ａｍｐｌｉｆｉｅｒ）の回路を示している
。この回路のプッシュプル出力段はＰＮＰ　）ランジス
タ１とＮＰＮ　）ランジスタ２とを含み、それらのトラ
ンジスタのコレクタ電極は、２つのダイードと１つの抵
抗器とを介して互いに接続されている。トランジスタ３
及び４と抵抗器５及び６とは、トランジスタｌ及び２の
ベース電極に印加されるバイアス電圧を保持している。

出力電圧７０８丁を発生するこのＮＰＮ／ＰＮＰプッシ
ュプル出力駆動回路の入力部に印加されるバイアス電圧
を調節するために、抵抗器７と８とが夫々トランジスタ
１と２のエミッタヲ＋ＶＣＣと−ｖＣＣとに接続してお
り、それによって夫々トランジスタ１と２を流れるエミ
ッタ電流を検出するようになっている。

容易に理解されるように、抵抗器５、トランジスタ３、
トランジスタ４、そして抵抗器６を流れる電流が比較的
一定である場合には、トランジスタ１及び２の領域の電
力消費量が急激に増加するとそれらのトランジスタｌ及
び２のＶＢＥ電圧が低下し、それによってトランジスタ
１及び２を流れる電流が増加する。これによって更にそ
れらのトランジスタの温度が上昇するため、もしそれら
のトランジスタ１と２の夫々のベースの間に印加されて
いるバイアス電圧に対してそれに応じた修正が加えられ
ないならば、熱暴走をおこしかねない、導体９と１０と
は、そのようなトランジスタ１及び２のＶＢＥ電圧の低
下に起因する抵抗器７と８の夫々の両端間の電圧上昇を
伝達することによって、オペアンプ１３の入力端子間へ
フィードバック信号を供給している。このオペアンプ１
３の出力からは、トランジスタ３と４の夫々のベース間
に印加されることによってトランジスタ１及び２のＶＢ
Ｅ電圧の低下を補償する修正電圧が発生される。この回
路においては、バイアス補償用コンデンサ１５は様々な
問題の発生を防止するためには少なくとも０．Ｏｌマイ
クロファラド程度でなければならず、ここで様々な問題
とは、例えば静止時供給電流の変調、入力オフセット電
圧のドリフト、帯域中やセトリングタイム等のＡＣパラ
メータに影響を及ぼす可能性のある内部バイアス電圧及
び電流の変動等である。従って、このバイアス補償用コ
ンデンサ１５は、この広帯域増幅器のその他の部分と共
に単一の集積回路チップに含ませることは不可能である
。

次に、第２図に関し、モノリシック集積回路の広帯域増
幅器２０は増幅段２１を含んでおり、この増幅段２１は
第１図の先行技術に係る回路の増幅段に非常に類似した
一般的な回路を含んでいる。この広帯域増幅器２０は更
に本発明のフィードバック・バイアス回路２２を含んで
いる。増幅段２１はＰＮＰ　）ランジスタフ０を含んで
おり、このトランジスタ７０はそのエミッタが１．２キ
ロオームの抵抗器を介して＋ｖＳに接続されており、ま
た、そのコレクタがＰＮＰ　）ランジスタフ１のエミッ
タに接続されている。トランジスタ７０のコレクタは更
にＮＰＮ　）ランジスタ３のベースにも接続されている
。トランジスタ７１はそのコレクタが−■Ｓに接続され
ており、また、そのベースが＋ＷＩＮに接続されている
。

ＮＰＮトランジスタ７６はそのエミッタが１．２キロオ
ームの抵抗器を介して−ｖｓ　ニａａされており、また
、そのコレクタがＮＰＮ）ランジスタフ７のエミッタに
接続されている。トランジスタ７６のコレクタは更にＰ
ＮＰ　）ランジスタ４のベースにも接続されている。ト
ランジスタ７７のコレクタは＋ＶＳに接続されており、
また、そのベースは＋ＶＩＮに接続されている。トラン
ジスタ３と４の夫々のエミッタは−ＶＩＮに接続されて
いる。

トランジスタ３のコレクタは１．２キロオームの抵抗器
３０を介して＋ＶＳに接続されていると共にＰＮＰ　）
ランジスタ１のベースにも接続されている。同様にトラ
ンジスタ４のコレクタは１．２キロオームの抵抗器３１
を介して−■Ｓに接続されていると共にＮＰＮ　）ラン
ジスタ２のベースにも接続されている。

トランジスタ１のコレクタは、’ＮＰＮトランジスタ２
８のベースに接続されていると共に、ダイオード接続さ
れたＮＰＮ）ランジスタ２４のコレクタ及びベースにも
接続されており、このトランジスタ２４のエミッタは１
６．２５オームの抵抗器２６の一方の端子に接続されて
おり、この抵抗器２６の他方の端子は、ダイオード接続
されたＰＮＰトランジスタ２５のエミッタに接続されて
いる。このトランジスタ２５のベース及びコレクタはＰ
ＮＰ出力駆動トランジスタ２９のベースに接続されてい
ると共にトランジスタ２のコレクタにもｖｃ統されてい
る。ＮＰＮ出力駆動トランジスタ２８のコレクタは＋ｖ
Ｓに接続されており、また、そのエミッタは３，２５オ
ームの抵抗器８３を介してＶ　ＯＵＴに接続されている
。トランジスタ２９のコレクタは−ｖＳに接続されてお
り、またそのエミッタは３．２５オームの抵抗器８４を
介してｖＯ■Ｔに接続されている。

本発明に従がい、トランジスタｌ及び２のエミッタ電流
の検出は、第１図の７や８のような抵抗器によっては行
なっていない、その替りに、トランジスタｌのエミッタ
電流は、トランジスタ３２及び３３を含んでなるＰＮＰ
カレント・ミラー回路を流れるようになっている。トラ
ンジスタ３２のエミッタ面積はトランジスタ３３のエミ
ッタ面積の２０倍とすることできるが、ただしこのとお
りの面積比が絶対なのではない、トランジスタ３２のコ
レクタ及びベースはトランジスタ１のエミッタに接続さ
れている。トランジスタ３２と３３の夫々のエミッタは
＋ｖＳに接続されている。トランジスタ３３のコレクタ
は導体３４を介してＰＮＰ）ランジスタ３５のエミッタ
に接続されており、このトランジスタ３５はバイアス０
フィードバック回路の一部を形成している０以上によっ
て、導体３４を流れる電流はトランジスタｌのエミッタ
電流の２０分の１となっている。

同様に、ＮＰＮ　）ランジスタ４１及び４２を含んでな
るＮＰＮカレント・ミラー回路が、トランジスタ２のエ
ミッタ電流の値を縮小（例えば２０分の１に）した大き
さの電流をカレント・ミラー動作によって発生させる。

ＮＰＮＩ−ランジスタ４１のコレクタ及びベースはトラ
ンジスタ２のエミッタに接続されていると共にＮＰＮト
ランジスタ４２のベースにも接続されている。トランジ
スタ４１と４２の夫々のエミッタは−ＶＳに接続さレテ
いる。トランジスタ４２のコレクタは導体３９を介して
フィードバラフリバイアス回路に接続されており、この
フィードバック−バイアス回路は、トランジスタ３５．
３７．３８，４０．４３．４５．４７と補償用コンデン
サ６５とを含んでなるものである。

トランジスタ３５のベースは導体８５を介してＰＮＰ）
ランジスタ８０のコレクタ及びベース。

それにＪ　ＦＥＴ８１のゲート及びソースに接続されて
いる。（本明細書に記載されているＪ　ＦＥＴはいずれ
もＰチャネルＪ　ＦＥＴである。）トランジスタ８０は
そのエミッタがＰＮＰ　）ランジスタフ９のコレクタ及
びベースに接続されており、このトランジスタ７９のエ
ミッタは導体５０に接続されている。ＪＦＥＴ８１のド
レーンはＮＰＮトランジスタ５７のコレクタ及びベース
に接続されており、このトランジスタ５７のエミッタは
、ダイオード接続されたトランジスタ５Ｂ、５９．及び
６０に直列に接続されている。

トランジスタ４８のエミッタはＰＮＰ　）ランジスタ５
３のコレツ、りとＰＮＰ　）ランジスタ５４のベースと
に接続されている。トランジスタ４８のコレクタはＪＦ
ＥＴ４７のソースとＮＰＮ　トランジスタ４９のコレク
タとに接続されている。トランジスタ５５のエミッタは
トランジスタ５３のベースとトランジスタ５４のコレク
タとに接続されている。トランジスタ５４のエミッタは
導体５０に接続されている。トランジスタ５３のエミッ
タは、８．８７キロオームの抵抗器９１を介して導体５
０に接続されている。トランジスタ４９のエミッタハ、
８４．９５キロオームの抵抗器５２を介して導体５０に
接続されており、この導体５０は、ダイオード接続され
たＮＰＮ　）ランジスタロ６のエミッタに接続されてい
る。トランジスタ６６のコレクタ及びベースは＋ＶＳに
接続されている。トランジスタ４８．４９、及び５５の
夫々のベース電極は導体６３を介してＪＦＥＴ５６のゲ
ートに接続されている。ＪＦＥＴ５６のソースは、１．
５キロオーム抵抗器８２を介して導体６３に接続されて
いる。ＪＦＥＴ５６のドレーンは−ＶＳに接続されてい
る。

Ｊ　ＦＥＴ４７のドレーンは導体４６を介して３５０ピ
コフアラドの補償用コンデンサ６５の一方の端子に接続
されており、このコンデンサ６５の他方の端子は−ｖＳ
に接続されている。導体４６は更にＪＦＥＴ６４のゲー
ト電極にも接続されており、このＪＦＥＴ６４のソース
はＪ　ＦＥＴ６９のドレーンとＮＰＮ　）ランジスタフ
２のベースとに接続されている。

トランジスタ３５のコレクタは導体３６を介してＮＰＮ
）ランジスタ３７のコレクタ及びベースとＮＰＮトラン
ジスタ３８のベースとへ接続されており、これらのトラ
ンジスタ３７及び３８のエミッタは、夫々０．３キロオ
ームの抵抗器９２及び９３を介して一■Ｓに接続されて
いる。トランジスタ３７及び３８の夫々のエミッタ領域
どうし、それに抵抗器９２と９３の夫々の抵抗値どうし
は等しくすることができ、そのようにした場合には、導
体３６とトランジスタ３７とを流れる電流は、カレント
・ミラー動作によってその大きさのまま鏡映されてトラ
ンジスタ３８のコレクタを流れ、そして導体３９がトラ
ンジスタ３８のコレクタに接続されている接続部におい
て、この導体３９とＮＰＮ　）ランジスタ４２のコレク
タとを流れている電流に加え合わされる。導体３９はＮ
ＰＮ　トランジスタ４０と４３の夫々のエミッタに接続
されており、それらのトランジスタ４０と４３のベース
は、ダイオード接続されたＮＰＮ　）ランジスタ５８の
ベース及びコレクタに接続されている。ダイオード接続
されたトランジスタ５８．５９、及び６０は、トランジ
スタ５８のベースを−ｖＳよりＶＢＥ電圧３つ分高く維
持している。

トランジスタ４０のコレクタはＮＰＮ）ランジスタ４５
のエミッタに接続されており、このトランジスタ４５の
コレクタはＪＦＥＴ４７のドレーンに接続されている。

トランジスタ４５のベースはＮＰＮ　トランジスタ４４
のベースに接続されており、このトランジスタ４４のコ
レクタは＋ｖＳに接続され、またそのエミッタはＮＰＮ
　トランジスタ４３のコレクタに接続されている。トラ
ンジスタ４５のベースは更に、ダイオード接続されたＮ
ＰＮ　）ランジスタ５７のベース及びコレクタに接続さ
れている。

ＮＰＮ）ランジスタフ２のコレクタはＪ　ＦＥＴ６９の
ゲート電極と、ＰＮＰ　）ランジスタフ０のベースと、
トランジスタ６７のコレクタ及びベースとに接続されて
いる。ＪＦＥＴ６９のソースは２キロオームの抵抗器を
介して、ダイオード接続されたＰＮＰトランジスタ６７
のコレクタ及びベースに接続されており、このトランジ
スタ６７のエミッタは、０．６キロオームの抵抗器９４
を介して＋ｖＳに接続されている。トランジスタ７０の
エミッタは、０．６キロオームの抵抗器９５を介して＋
ｖＳに接続されている。

ダイオード接続されたＮＰＮ　トランジスタ７３はトラ
ンジスタ７２のエミッタと、ダイオード接続されたＮＰ
Ｎ）ランジスタフ４のコレクタ及びベースとの間に、直
列に接続されている。ＮＰＮトランジスタ７４のエミッ
タは、ＮＰＮ）ランジスタフ６のベースと、ダイオード
接続されたＮＰＮ）ランジスタフ５のコレクタ及びベー
スと、ＪＦＥＴ６４のドレーンとに接続されている。ト
ランジスタ７５のエミッタは、０．６キロオームの抵抗
器９６を介して一■Ｓに接続されている。トランジスタ
７６のエミッタは、０．６キロオームの抵抗器９７を介
して−ｖＳに接続されている。

フィードバック・バイアス回路２２は、複数のブロック
が組合さったものとして解析することができる。最初の
ブロックは、カレント・ミラー・トランジスタ３２及び
３３とトランジスタ４１及び４２とを含んでいる。トラ
ンジスタ３２及び３３を含んでなるＰＮＰカレント−ミ
ラーは、トランジスタｌのエミッタ電流を取り出し、そ
の電流をある割合で縮小した部分を鏡映して導体３４へ
送出している。同様に、ＮＰＮカレント・ミラーである
トランジスタ４１及び４２は、トランジスタ２のエミッ
タ電流を取り出し、その電流をある割合で縮小した部分
を鏡映して導体３９へ送出している、この回路の縮小係
数は２０分の１であり、この縮小係数は両方のミラー回
路で同一の値が用いられている。

トランジスタ６６は、単に＋ｖＳと、バンドギャップ電
流源（トランジスタ５４．５３．５５．４８．４９、Ｊ
ＦＥＴ４７、Ｊ　ＦＥＴ５６．及び抵抗器８２．５２．
９１）及びダイオード・バイアス素子列（トランジスタ
７９．８０、Ｊ　ＦＥＴ８１、トランジスタ５７．５８
．５９．６０）との間に、ダイオード電圧降下を提供し
ているだけ１である。このようにしであるのは、トラン
ジスタ３３が初期にオンに転じたときに飽和してしまう
ことのないように、トランジスタ３５のエミッタとこの
トランジスタ３３のコレクタとの間に充分な「余裕（ｈ
ｅａｄｒｏｏｍ）　Ｊをとっておくためである。

トランジスタ７９．８０、Ｊ　ＦＥＴ８１、トランジス
タ５７．５８．５９．及び６０は、このバイアス回路２
２の他の素子にバイアスを提供している。ＪＦＥＴ８１
はそのゲートとソースとが接続されており、それによっ
てＪ　ＦＥＴ８１は、この素子列の中に含まれているそ
の他のダイオード接続されたトランジスタのための、セ
ルフ・ノくイアス式電流源となっている。

バンド拳ギャップ電流源は、トランジスタ５４．５３．
５５．４８．４９．ＪＦＥＴ４７、ＪＦＥＴ５６．及び
抵抗器器８２．５２．９１から構成されている。トラン
ジスタ５４．５３．５５．４８、及び抵抗器９１は、温
度の上昇につれて増加する電流を提供し、一方、トラン
ジスタ４９及び抵抗器５２は、温度の上昇につれて減少
する電流を提供している。これら２つの電流は加え合わ
されてＪＦＥＴ４７のソースへ供給されている。このＪ
ＦＥＴ４７のドレーンは、温度係数がゼロ或いは略々ゼ
ロの電流を提供しており、しかも非常に高い出力インピ
ーダンスを提供している。ＪＦＥＴ５６はそのソースが
抵抗器８２に接続され、この抵抗器８２の他端はこのＪ
ＦＥＴ５６のゲートに接続されており、これによって、
バンド・ギャップ電流源を始動させるための、小さな電
流値のセルフ・バイアス式電流源が構成されている。

トランジスタ３５はトランジスタ３３と直列に接続され
ており、それによって、トランジスタ４２のベース−コ
レクタ間に発生しているバイアスと同等のバイアスを、
このトランジスタ３３のベース−コレクタ間に提供して
いる。こ−の接続は更に、供給電圧が変化した際にトラ
ンジスタ３７に供給されている電流が変動することを防
止するためのカスコードとしても機能しており、そのよ
うな現象は当業者には周知のアーリー効果に起因して生
じるものである。トランジスタ３７及び３８と抵抗器９
２及び９３とはもう１つの別のカレント・ミラーを形成
しており、このカレント・ミラーはトランジスタ３５か
らの電流、つまりはトランジスタ３３からの電流を、ト
ランジスタ４２からの電流と同一の極性となるように変
換するためのものである。これらの電流は、トランジス
タ４０とトランジスタ４３のエミッタ接続部において互
いに加え合わされる。

トランジスタ４０と４３とは同一のＶＢＥを共有してお
り、そのため一定の比率関係に保たれる。

この例においては、トランジスタ４３のエミッタ面積は
トランジスタ４０のエミッタ面積の１９倍の大きさとさ
れており、そのためトランジスタ４３のエミッタ領域は
、トランジスタ４０のエミッタ電流の１９倍の電流を流
すようになっている。実際に、接続部３９における合計
電流は、トランジスタ４０のコレクタを通過して流れ出
るときには２０分の１になっている。トランジスタ４５
は、導体４６へ出力する際の出力インピーダンスを高く
するためのカスコードとして機能しており、この導体４
６へはバンドギャップ電流源も接続されている。トラン
ジスタ４４は、トランジスタ４３のコレクターベース間
電圧をトランジスタ４０のコレクターベ、−ス間電圧と
同一にすることによって、アーリー効果により生じるエ
ラーを小さく抑えている。

ＪＦＥＴ６４．ＪＦＥＴ６９．）ランジスタフ２．７３
，７４、及び抵抗器６８は、電圧により制御される電圧
制御式電流源を形成している。

Ｊ　ＦＥＴ６９はそのソースに抵抗器６８が接続されて
おり、この抵抗器６８の他端はこのＪ　ＦＥＴ６９のゲ
ートに接続されていて、これによって、中程度の電流値
のセルフ・バイアス式電流源が形成されている。この電
流源は、ＪＦＥＴ６４のバイアス電流とトランジスタ７
２のベース電流とを提供する機能を果たしている。ＪＦ
ＥＴ６４はソース・フォロワとして機能しており、トラ
ンジスタ７２のベースを駆動している。このＪ　ＦＥＴ
６４のゲート電圧が上昇すると、それによってトランジ
スタ７２はより多くの電流を流すようになる。トランジ
スタ７３及び７４は、このＪ　ＦＥＴ６４のゲート電圧
を、トランジスタ４５の飽和を防止するのに充分な高い
電圧に維持するための、レベル・シフト・デバイスとし
てＩａ爺している。

この電圧制御式電流源（ＪＦＥＴ６４、ＪＦＥＴ６９、
トランジスタ７２．７３．７４．及び抵抗器６８）から
の電流は、正電圧供給線路に設けられているカレント・
ミラー（トランジスタ６７．７０）と抵抗器９４及び９
５と、負電圧供給線路に設けられているカレント・ミラ
ー（トランジスタ７５及び７６）と抵抗器９６及び９７
とへ流れている。これらのカレント・ミラーは広帯域増
幅器２１へ電流を供給している。この回路ではそのよう
にはしていないが、これらのミラー回路を、電流の縮小
を伴なうものとしても良い、それは、例えばその電圧制
御式電流源に流れ込む電流を減少させることが望ましい
こともあるからである。

動作について説明すると、バイアス・フィードバック回
路は以下のようにして機能する。ゲイン・トランジスタ
１のエミッタ電流はトランジスタ３２を通って流れ、そ
してトランジスタ３３で鏡映され、この鏡映された電流
が導体３４に送出される。この鏡映電流は、トランジス
タｌのエミッタ電流が２０分の１に縮小されたものとな
っている。この縮小された電流は、トランジスタ３５と
導体３６とを経由してＮＰＮカレント・ミラー・トラン
ジスタ３７へ流れる。この７ｔｉ流は倍率１で鏡映され
、これによってそれと同じ大きさのトランジスタ３８の
コレクタとエミッタとを通って−ｖＳへ流れる電流が発
生される。実際には、トランジスタ３３のコレクタを流
れる電流の「向き」はこのとき既に「逆転」されており
、従ってこの電流はこの時点では＋ｖＳから「流れ込ん
で」いるというより、むしろ−ｖＳへ「吸い込まれて」
いるのである、この電流は続いて導体３９において、こ
の導体３９を通りカレントΦミラー・トランジスタ４２
のコレクタを通って流れている縮小された鏡映電流と「
加え合わ」される、この鏡映電流もまた、−ｖＳへ「吸
い込まれて」いる、トランジスタ４２のこのコレクタ電
流は、以上と同様にして、トランジスタ２のエミッタ電
流から得られているものである。

以上の２つの縮小されたトランジスタ１と２の鏡映電流
の和は、そのうちの２０分の１９がトランジスタ４３を
流れ、またそのうちの２０分の１がトランジスタ４０を
流れるように分割される。

従ってトランジスタｌと２の夫々のエミッタを流°れる
電流の和の４００分の１が、トランジスタ４５を流れる
。（この４００分の１という比の値は絶対的なものでは
なく、ＪＦＥＴ４７のドレーンとトランジスタ４５のコ
レクタとに負荷をかけることができるように、導体４６
におけるインピーダンスが非常に高くありさえすれば良
い。）トランジスタ４５のコレクタにはこのように非常
に小さな電流しか流れないため、このトランジスタ４５
のコレクタのインピーダンスは非常に高い。

動作について説明すると、トランジスタ３２及び３３を
含んでなるカレント・ミラーは、局部的な温度上昇とそ
の結果として生じるＶＢＥｒスレショルド」電圧の低下
とに起因するトランジスタｌの電流の増加を検出し、そ
してこの電流増加分を２０分の１に縮小する。同様にし
て、トランジスタ４１及び４２を含んでなるカレント・
ミラーは、トランジスタ２の電流増加を検出してそれを
２０分の１に縮小する。既に２０分の１とされているト
ランジスタｌと２を流れる電流増加の合計は、その２０
分の１がトランジスタ４０及び４５を流れるために、更
に２０分の１にされる。続いて、トランジスタ４５のコ
レクタを流れるこの電流がバンドギャップ基準電流源に
よって発生されている基準電流と比較され、そしてそれ
に応じた調節がトランジスタ３と４の夫々のベースの間
に印加されているバイアス電圧に対して加えられ、それ
によって、トランジスタ４５のコレクタを流れる電流は
、ＪＦＥＴ４７を流れる基準電流量と一致するようにな
る。

既に述べたように、トランジスタ４５のコレクタの出力
インピーダンスとＪＦＥＴ４７のドレーンの出力インピ
ーダンスとはいずれも非常に高い、ＪＦＥＴ６４のゲー
トへの入力インピーダンスもまた非常に高い、これら３
つの素子の全ては節点４６に接続されているため、この
節点におけるインピーダンは非常に高い、従ってこの節
点４６は、このフィード・パック回路の周波数応答をロ
ールオフさせるコンデンサを接続するための、理想的な
点となる。３５０ピコフアラドのコンデンサＣＣは、こ
の節点から負電源−■Ｓへと！ＩＢ統されている。この
接続によって、この回路の応答が約９．７ヘルツへロー
ルオフするようになっていると共に、負電源の変動が節
点４６へ伝えられるためパワー・サプライ・リジェクシ
ョンが向上している。このキャパシタンスはこの広帯域
増幅器のその他の部分と共に同一の集積回路チップ上に
容易に集積させることができる。

以上の結果、このフィードバック回路では約１０ヘルツ
という極めて低い周波数ボールが得られており、そのた
め、このバイアス・フィードバック回路の動作が広帯域
増幅器部分２１の高周波性歯に対して大きな干渉を生じ
ることがないようになっている。

この、フィードバックによって行なわれる。トランジス
タ３と４の夫々のベースの間に印加されているバイアス
電圧に対する調節動作は、ＪＦＥＴ４７を流れる電流が
トランジスタ４５を流れる電流より大きい場合を想定す
れば、おそらく最も明瞭に理解することができよう、そ
のような場合には、余分の電流は導体４６へと流れ、こ
の導体４６の電圧を上昇させる。ソース・フォロワーｃ
あるＪＦＥＴ６４はトランジスタ７２のベース’？圧を
上昇させ、それによってこのトランジスタ７２を流れる
電流が増加し、そしてその結果、トランジスタ７０と７
６を流れる電流も増加する。これによってトランジスタ
３と４の夫々のベース電極の間に印加されているバイア
ス電圧が上昇し、それによってトランジスタ１と２を流
れる電流が増加する。トランジスタｌと２を流れる電流
の増加は、既に説明したようにして、導体３４と３９に
鏡映し戻され、そして加え合わされる０以上の結果、ト
ランジスタ４５のコレクタを流れる電流は、それがＪＦ
ＥＴ４７のドレーン電流に一致するようになるまで増加
されることになる。ここで１図示例のバイアス回路以外
のバイアス回路を用いることも可能であることに留意さ
れたい０例えば、本出願人は入力オフセット電圧がゼロ
である回路について開発を行なっているところである。

第２図の回路をモノリシック集積回路として構成したも
のにおいては、３５０ピコフアラドのコンデンサＣＧは
約２８．５ミルＸ２８．５ミルの面積を占有しているに
過ぎない、これに対して。

先行技術において必要とされている０、０１マイクロフ
アラドのコンデンサの場合には、もし同じモノリシック
・チップ上に構成するならば、１５２．５ミルＸ１５２
．５ミルの面積が必要とされることになる。

以上に説明した本発明は、外付けの補償用コンデンサを
必要とせず、しかもバイアス・フィードバック回路の動
作の相互作用によって広帯域増幅器の特性に対して先に
言及したような影テが及ぶことを回避した。広帯域増幅
回路のための比較的シンプルなバイアス・フィードバッ
ク制御回路を提供するものである。

留意頂きたいことは、この明細書で使われている「出力
段」という用語は、ゲイン回路（例えばトランジスタｌ
と２を含んで成る回路）及び／または、出力バッファ回
路（例えばトランジスタ２８と２９を含んで成る回路）
の両者を包含する用語だということである。従ってこの
出力段はその前段の回路段（例えばトランジスタ３と４
を含んで成る回路）と１例えば■０■丁端子９９等の出
力端子との間に配設されているものである。

【図面の簡単な説明】

第１図は、本発明と比較対照するための、先行技術に係
る回路の回路図である。 第２図は、本発明の広帯域増幅器の回路図である。 尚、図中、 ■・・・・・・第１トランジスタ、 ２・・・・・・第３トランジスタ、 ２０・・・広帯域増幅器、 ２１・・・増幅段（出力段）、 ２２・・・フィードバック回路、 ３２．３３・・・第１カレント・ミラー、４５・・・第
２トランジスタ、 ４６・・・第１導体、 ６４・・・第１電界効果トランジスタ、６５・・・補償
用コンデンサ。 代理人　弁理士　湯浅恭三　　゛ｉ １ｉ万一１

Claims (1)

1. 【特許請求の範囲】 １、広帯域増幅器の入力段へのバイアス回路による修正
   動作を制御するための方法であって、 （ａ）前記広帯域増幅器の出力段の第１トランジスタの
   エミッタ電流を検出して該エミッタ電流より第１係数だ
   け小さい第１電流を発生するステップと、 （ｂ）前記第１電流を、第２電流と、前記第１電流より
   第２係数だけ小さい第３電流とに分割し、しかも、前記
   バイアス回路の制御用トランジスタである第１電界効果
   トランジスタのゲート電極にそのコレクタが第１導体を
   介して接続されている第２トランジスタから該第３電流
   を導出するステップと、 （ｃ）定電流源回路を用いて前記第１導体へ第４電流を
   供給するステップであって、前記バイアス回路が前記第
   １トランジスタのベース電極の電圧を調節することによ
   り前記第３電流が前記第４電流と等しくなるようにする
   ステップと、 を含んでいる方法。 ２、前記エミッタ電流の検出と前記第１電流の発生とを
   第１カレント・ミラー回路を用いて行なうことを前記ス
   テップ（ａ）が含んでいることを特徴とする請求項１記
   載の方法。３、前記バイアス回路の前記第３電流に対す
   る応答をコンデンサを前記第１導体に接続することによ
   って補償することを含んでおり、前記広帯域増幅器、前
   記バイアス回路、前記第１電界効果トランジスタ、前記
   第１カレント・ミラー回路、及び前記コンデンサの全て
   がモノリシック集積回路チップ上に含まれていることを
   特徴とする請求項２記載の方法。４、前記出力段の第３
   トランジスタのエミッタ電流を検出することと、該第３
   トランジスタの該エミッタ電流より前記第１係数だけ小
   さい第５電流を発生することと、該第５電流と、前記第
   １電流と同じ振幅の電流とを加え合わせて第６電流を発
   生することとを前記ステップ（ａ）が含んでおり、且つ
   、前記第６電流を分割して前記第３電流を発生すること
   を前記ステップ（ｂ）が含んでいることを特徴とする請
   求項３記載の方法。 ５、入力段と出力段とバイアス回路とを含んでいる広帯
   域増幅器であって、 （ａ）前記出力段の第１トランジスタのエミッタ電流を
   検出し、その検出電流に応答して、該第１トランジスタ
   の該エミッタ電流より第１係数だけ小さい第１電流を発
   生するための手段と、 （ｂ）前記第１電流と同じ大きさの電流を、第２電流と
   、前記第１電流より第２係数だけ小さい第３電流とに分
   割するための手段と、 （ｃ）前記バイアス回路の制御用トランジスタである第
   １電界効果トランジスタのゲート電極にそのコレクタが
   第１導体を介して接続されている第２トランジスタから
   前記第３電流を導出するための手段と、 （ｄ）定電流源回路を用いて前記第１導体へ第４電流を
   供給するための手段であって、前記バイアス回路が前記
   第１トランジスタのベース電極の電圧を調節することに
   より前記第３電流が前記第４電流と等しくなるようにし
   ている手段と、 を含んでいる広帯域増幅器。 ６、検出及び第１電流の発生のための前記手段が、前記
   第１トランジスタの前記エミッタに直列に接続され前記
   第１電流を発生する第１カレント・ミラー回路を含んで
   いることを特徴とする請求項５記載の広帯域増幅器。 ７、前記第１導体に接続された補償用コンデンサを含ん
   でいることを特徴とする請求項６記載の広帯域増幅器。 ８、前記出力段の第３トランジスタのエミッタ電流を検
   出し該第３トランジスタの該エミッタ電流より前記第１
   係数だけ小さい第５電流を発生するための手段と、該第
   ５電流と、前記第１電流と同じ振幅の電流とを加え合わ
   せて第６電流を発生するための手段とを含んでおり、且
   つ、第１電流を分割するための前記手段が、前記第６電
   流を分割して前記第３電流を発生することを特徴とする
   、請求項７記載の広帯域増幅器。 ９、増幅器の出力段における直流バイアス電圧を該出力
   段から入力段へのフィードバックによって制御するため
   の方法であって、 （ａ）第１カレント・ミラーを用いて前記出力段の第１
   トランジスタのエミッタ電流を検出して、第１鏡映電流
   を発生するステップと、 （ｂ）前記第１鏡映電流に対してある割合をなすフィー
   ドバック電流を、第２トランジスタを介して導出するス
   テップと、 （ｃ）前記第１フィードバック電流を基準電流と比較し
   てエラー信号を発生するステップと、 （ｄ）前記エラー信号に応じて前記出力段の前記直流バ
   イアス電圧を調節することによって、前記第１フィード
   バック電流が前記基準電流と等しくなるようにするステ
   ップと、 を含んでいる方法。 １０、補償用コンデンサにより前記エラー信号に補償を
   加えることを含んでおり、前記増幅器と前記補償用コン
   デンサとが単一の集積回路チップ上に設けられているこ
   とを特徴とする請求項９記載の方法。