JP4502657B2 - 基準電圧発生回路 - Google Patents

Description

本発明は、定電圧回路等に使用する基準電圧発生回路に関する。

従来より、携帯電話やディジタルカメラ等の電池（バッテリ）を利用する機器には、蓄電量の減少に伴い出力の低下する電池の出力を、内部回路の動作に適した定電圧に変換して供給する基準電圧発生回路が内蔵されている。

例えば、以下に示す非特許文献１には、バンドギャップ・リファレンス式基準電圧発生回路が開示されている。
David.A.Johns による著書、「ANALOG INTEGRATED CIRCUIT DESIGN」、３６０頁、John Wiley & Sons Inc.による出版

図６は、周知のバンドギャップ・リファレンス式基準電圧発生回路５００の回路構成を示す図である。バンドギャップ・リファレンス式基準電圧発生回路５００は、演算増幅器５０１と、電池より供給される電圧Ｖｃｃを、当該演算増幅器５０１より出力される駆動信号Ｄ０のレベルに応じて出力する出力回路として用いるＰチャンネル型ＭＯＳＦＥＴ５０２と、当該ＦＥＴ５０２より出力される基準電圧Ｖｒｅｆの値に対し、各々所定の割合で上記演算増幅器５０１に帰還する信号Ｓ５１及び信号Ｓ５２を生成する２つの回路Ｃ５０及び回路Ｃ５１とで構成される。

回路Ｃ５０は、抵抗５０３にダイオード５０４を直列に接続した回路であり、出力トランジスタとして機能するＦＥＴ５０２のドレインに接続される。回路Ｃ５１は、抵抗５０５，５０６にダイオード５０７を直列に接続した回路であり、ＦＥＴ５０２のドレインに接続される。演算増幅器５０１の正相入力端子は、回路Ｃ４０の点Ｐ５１に接続され、負相入力端子は点Ｐ５２に接続され、出力端子はＦＥＴ５０２のゲートに接続されている。

信号Ｓ５１の電位（点Ｐ５１の電位）は、ＦＥＴ５０２の出力する電位Ｖrefから、抵抗５０３により降下する電位Ｖ１を減じた電位Ｖｆ１である。また、信号Ｓ５２の電位（点Ｐ５２の電位）は、ＦＥＴ５０２の出力電位Ｖｒｅｆから、抵抗５０５により降下する電位Ｖ２を減じた電位Ｖｆ２＋Ｖ３である。信号Ｓ５１と信号Ｓ５２の電位差は、ＦＥＴ５０２の出力電位Ｖｒｅｆの値に応じて変化する。

演算増幅器５０１は、正相入力端子及び負相入力端子に帰還入力される信号Ｓ５１と信号Ｓ５２の電位差が一定になるように、駆動信号Ｄ０のレベルを増減してＦＥＴ５０２の出力する電位が基準電圧Ｖｒｅｆを保つように作用する。演算増幅器５０１の当該作用により、電池より供給される電圧Ｖｃｃが蓄電量の低下に伴い減少した場合であっても、常に一定の基準電圧Ｖｒｅｆを出力することができる。

なお、バンドギャップ・リファレンス式基準電圧発生回路５００は、バイアス電流が一定の場合のダイオード５０４，５０７のｐｎ接合電圧が、負の温度係数（ＣＴＡＣ：Complementary To Absolute Temperature）を持ち、異なる電流値でバイアスされたダイオード５０４，５０７のｐｎ接合電圧の差は正の温度係数（ＰＴＡＴ：Proportional To Absolute Temperature）を持ち、更には、ｐｎ接合の絶対温度０度における電位が、バンドギャップ電圧に等しくなるという周知の関係を用いて、温度依存性の無い基準電圧Ｖｒｅｆを発生させるものであるが、当該バンドギャップ・リファレンス式の基準電圧発生回路の構成及び動作は周知であるため、これ以上の詳細な説明は省略する。

通常、給電先の機器が待機状態でも、基準電圧発生回路は内部回路に一定の基準電圧Ｖｒｅｆを供給することが求められるが、機器が作動状態にある場合に比べ、要求される性能、即ち、出力する基準電圧Ｖｒｅｆの安定度、回路としての応答速度、出力に重畳されるノイズの量やリプル百分率の排除率等は低くなる。

しかし、図６に示す基準電圧発生回路５００では、給電先の機器の動作状態よらず、特に内部で消費する電力を調節することなく、常に安定した基準電圧Ｖｒｅｆの供給を行っていた。このため、給電先の機器が待機状態であっても、機器が動作している時と同量の電力を消費していた。このことが、携帯電話やディジタルカメラ等の電池（バッテリ）を利用する機器の電池による駆動時間を延ばす妨げになっていた。

しかし、単に基準電圧発生回路の内部に流れる電流量を低減して消費電力の低減を図るだけでは、要求されている電位の基準電圧Ｖｒｅｆの出力が得られなくなる。

本発明は、給電先の機器が待機状態にあるときに、要求されている電位の基準電圧Ｖｒｅｆの出力を行いつつも、消費電力を低減する基準電圧発生回路を提供することを目的とする。

請求項１記載の基準電圧発生回路は、流れ込む電流の値に応じた電圧降下を生じる２つの帰還回路の、前記電圧降下量の差が一定になるように出力電圧を増減し、一定の基準電圧Ｖｒｅｆを出力するバンドギャップ・リファレンス式基準電圧発生回路であって、通常モード用の第１回路（ｃ４）と、節電モード用の第２回路（ｃ５）と、切換回路（Ｃ６)と、を備えており、上記第１回路が、演算増幅器（２０１）と、Ｐチャンネル型の出力トランジスタ（２０２）と、第１、第２帰還回路（ｃ４）と、を備えており、上記出力トランジスタのソース電極が電圧Ｖｃｃを供給する電池に接続されており、ゲート電極が演算増幅機器の出力に接続されており、ドレイン電極が基準電圧Ｖｒｅｆの出力端子と第１、第２帰還回路とに接続されており、上記第１、第２帰還回路が、出力トランジスタのドレイン電位をそれぞれ異なる値だけ降下させ、降下後の２つの電位（Ｓ４、Ｓ５)を、上記演算増幅器に帰還するものであって、(i)第１帰還回路が、第１抵抗（２０４）と、ＰＮ接合面を有しており、接地されている第１素子（２０５）と、を直列に接続した回路であって、前記第１抵抗と第１素子との接続点（Ｐ４)の電位を上記演算増幅器に帰還するものであり、(ii)第２帰還回路が、第２、第３抵抗（２０６、２０７）と、ＰＮ接合面を有しており、接地されている第２素子（２０８）と、を直列に接続した抵抗分割回路であり、前記第２、第３抵抗の接続点（Ｐ５)の電位を上記演算増幅器に帰還するものであり、上記演算増幅器が、第１、第２帰還回路から入力される電位の差に基づいて定まる電圧を出力するものであり、上記第２回路が、上記演算増幅器（２０１）と、上記出力トランジスタ（２０２）と、第３、第４帰還回路（ｃ５）と、で構成されており、上記出力トランジスタのドレイン電極が、第３、第４帰還回路にも接続されており、上記第３、第４帰還回路が、出力トランジスタのドレイン電位をそれぞれ異なる値だけ降下させ、降下後の２つの電位（Ｓ６、Ｓ７)を、上記演算増幅器に帰還するものであって、(iii)第３帰還回路が、第１抵抗のα倍の抵抗値の第４抵抗（２１１）と、第１素子の１／αの面積のＰＮ接合面を有しており、接地されている第３素子（２１２）と、を直列に接続した回路であって、前記第１抵抗と第１素子との接続点（Ｐ６)の電位を上記演算増幅器に帰還するものであり、(iv)第４帰還回路が、第２、第３抵抗のα倍の抵抗値の第５、第６抵抗（２１３、２１４）と、第２素子の１／α倍の面積のＰＮ接合面を有しており、接地されている第４素子（２１５）と、を直列に接続した抵抗分割回路であり、前記第５、第６抵抗の接続点（Ｐ７)の電位を上記演算増幅器に帰還するものであり、上記切換回路が、通常モードの設定時に第１、第２帰還回路からの電位を演算増幅器に帰還させ、節電モードの設定時に第３、第４帰還回路からの電位を演算増幅器に帰還させる、ことを特徴とする。

請求項２記載の基準電圧発生回路は、請求項１記載の基準電圧発生回路であって、上記第２回路が、上記演算増幅器（２０１）と上記出力トランジスタ（２０２）とを、第１回路と共有する代わりに、これらのものと同一規格の第２演算増幅器（３１１）と、第２出力トランジスタ（３１２）と、を備えており、上記第２出力トランジスタのソース電極が、電圧Ｖｃｃを供給する電池に接続されており、ゲート電極が、第２演算増幅機器の出力に接続されており、ドレイン電極が、基準電圧Ｖｒｅｆの出力端子と第３、第４帰還回路とに接続されており、上記第３、第４帰還回路が、第２出力トランジスタのドレイン電位をそれぞれ異なる値だけ降下させ、降下後の２つの電位を、第２演算増幅器に帰還させるものである、ことを特徴とする。

請求項１又は２記載の基準電圧発生回路は、節電モード設定時には、出力する基準電圧Ｖｒｅｆを所望値に維持しつつ、２つの帰還回路に流れ込む電流量を低減して、例えば、電池の電力消費量を低減し、結果として、電池の寿命を長くすることができる。また、該回路は、節電モード設定時でも実効温度特性が変化しないという利点を有する。

（１）実施の形態１
図１は、実施の形態１にかかるバンドギャップ・リファレンス式基準電圧発生回路１００の構成を示す図である。バンドギャップ・リファレンス式基準電圧発生回路１００は、出力する基準電圧Ｖｒｅｆの値を所望値にするために演算増幅器を用いるタイプの回路であり、従来技術の欄で説明したバンドギャップ・リファレンス式基準電圧発生回路５００と基本的な構成は同じであるが、給電先の機器が動作状態の場合にアクティブに切り換る通常モード用の回路の他に、給電先の機器が休止状態の場合にアクティブに切り換り、上記通常モード用の回路の一部と置き換わる節電モード用の回路を備えることを特徴とする。

より具体的には、通常モードの設定時に使用する回路として、入力される駆動信号のレベルに応じた電圧を出力する出力回路を含み、２個以上の回路構成要素（後述する第１回路Ｃ１と、節電モード時に当該回路の一部と置き換わって動作する第２回路Ｃ２がこれに相当する）において生じる電圧降下量の差に応じて上記駆動信号のレベルを増減する演算回路（演算増幅器１０１とＦＥＴ１０２が相当する）と、上記出力回路より出力される出力電圧に基づいて、上記演算回路へ帰還する２個以上の信号を生成する帰還回路（第１回路Ｃ１が相当する）とを備え、更に、節電モードの設定時に上記帰還回路の一部と置き換わり使用する回路として、給電先の機器が待機状態にある時に、アクティブに切換えられて上記帰還回路の一部と置き換わり、基準電圧として必要な電源電圧の出力を行いつつも、回路内に流れる電流量を低減して消費電力を削減する消費電力低減回路（第２回路Ｃ２が相当する）を備えることを特徴とする。

図示するように、基準電圧発生回路１００は、演算増幅器１０１、入力される駆動信号のレベルに応じた電圧を出力する出力回路として用いるＰチャンネル型ＭＯＳＦＥＴ１０２、上記ＦＥＴ１０２のドレインに接続される第１回路Ｃ１及び第２回路Ｃ２、並びに、演算増幅器１０１の逆相入力端子への帰還回路の線路を切り換える切換回路Ｃ３で構成される。なお、演算増幅器１０１とＦＥＴ１０２は、帰還信号Ｓ１及びＳ２、又は、帰還信号Ｓ１’及びＳ３の電位差に基づいて、所望値の基準電圧Ｖｒｅｆを出力する演算回路として機能する。

制御信号は、図示していない中央演算処理装置等の機器の制御装置で生成され、基準電圧Ｖｒｅｆの供給先の機器が動作状態の場合、基準電圧発生回路１００の動作モードを通常モードに設定するためＨｉｇｈレベルに設定され、機器が休止状態の場合、基準電圧発生回路１００の動作モードを節電モードに設定するためＬｏｗレベルに設定される。

切換回路Ｃ３は、スイッチ１１５及びインバータ１１６で構成される。スイッチ１１５は、通常モードの設定時、即ち、制御信号の値がＨｉｇｈレベルの場合に、演算増幅器１０１の逆相入力端子１１５ａと通常モード用の端子１１５ｂとの接続を行い、節電モードの設定時、即ち、制御信号の値がＬｏｗレベルの場合に、上記逆相入力端子１１５ａと節電モード用の端子１１５ｃとの接続を行う。

詳細な説明は省くが、切換回路Ｃ３の各スイッチ１１５には、好ましくは、スイッチ切換を行う際に、端子１１５ａが、端子１１５ｂ及び１１５ｃの両方に接続された状態を経てから、端子１１５ｂ又は端子１１５ｃだけに接続する周知の構成のものを採用する。これにより、基準電圧Ｖｒｅｆを、スイッチ切換時に瞬断させることなく継続的に出力することができる。以下に説明する他の実施形態の基準電圧発生回路（２００，３００，４００）で用いるスイッチ（２１６，２１７，２５５，２６３，３０９，４１３，４１４，４１５，４１６）についても同じである。

制御信号がＨｉｇｈレベルの場合、第１回路Ｃ１が備えるトランジスタスイッチ１０３，１０８がオンに切り換り、第１回路Ｃ１がアクティブに切り換る。他方、制御信号がＬｏｗレベルの場合、第２回路Ｃ２が備えるトランジスタスイッチ１０６，１１２がオンに切り換り、第２回路Ｃ２がアクティブに切り換る。

第１回路Ｃ１は、演算増幅器１０１と出力回路として機能するＦＥＴ１０２とで、上記従来技術の欄で説明した基準電圧Ｖｒｅｆを発生するバンドギャップ・リファレンス式基準電圧発生回路を構成し、その働きは、図６に示した従来の基準電圧発生回路５００のものと同じである。第１回路Ｃ１は、ＦＥＴ１０２のソースに接続される、直列に接続されたトランジスタスイッチ１０３、抵抗１０４、及び、ダイオード１０５、並びに、直列に接続されたトランジスタ１０８、抵抗１０９，１１０、及び、ダイオード１１１で構成される。上記切換回路Ｃ３により、第１回路Ｃ１がアクティブに切換えられると、演算増幅器１０１の正相入力端子は点Ｐ１に接続されて信号Ｓ１が入力され、逆相入力端子は点Ｐ２に接続されて信号Ｓ２が入力される。

第２回路Ｃ２は、演算増幅器１０１とＦＥＴ１０２とで、基準電圧Ｖｒｅｆを出力するバンドギャップ・リファレンス式基準電圧発生回路を構成するが、第１回路Ｃ１を用いる場合に比べて消費電力を大幅に低減する回路である。第２回路Ｃ２は、出力トランジスタとして使用するＦＥＴ１０２のソースに接続され、互いに基準電圧Ｖｒｅｆの電位レベルに対し所定の割合の信号Ｓ１’，Ｓ３を演算増幅器１０１に帰還する２つの回路、具体的には、直列に接続されたトランジスタスイッチ１０６及び抵抗１０７で構成される回路と、直列に接続されたトランジスタスイッチ１１２及び抵抗１１３，１１４で構成される回路とで構成される。抵抗１０７の他端は、第１回路Ｃ１を構成するダイオード１０５に接続されている。抵抗１１４の他端は、第１回路Ｃ１を構成するダイオード１１１に接続されている。

通常モードの設定時、出力回路として用いるＰチャンネルＭＯＳＦＥＴ１０２からは、以下の「数１」により特定される基準電圧Ｖｒｅｆが出力される。なお、以下に示す数式において、抵抗１０４の抵抗値をＲｎ１、抵抗１０７の抵抗値をＲｅ１、抵抗１０９の抵抗値をＲｎ２、抵抗１１０の抵抗値をＲｎ３、抵抗１１３の抵抗値をＲｅ２、抵抗１１４の抵抗値をＲｅ３と表す。その他の係数の定義については各数式と共に示す。

温度依存性の無い基準電圧Ｖｒｅｆを出力するための条件は、以下の「数２」の式を満たすことである。

他方、節電モードの設定時、切換回路Ｃ３により、第２回路Ｃ２がアクティブに切り換えられると、演算増幅器１０１の正相入力端子は、点Ｐ１に接続されて信号Ｓ１’が入力され、逆相入力端子は、点Ｐ３に接続されて信号Ｓ３が入力される。第２回路Ｃ２の抵抗１０７，１１３，１１４は、第１回路Ｃ１の抵抗１０４，１０９，１１１に比べて、抵抗値の高いものを用いる。これにより、回路を流れる電流を例えば、１／α倍に低減する。電流量を１／α倍に低減するだけでは、信号Ｓ１’と信号Ｓ３の電位差も減少して基準電圧Ｖｒｅｆが低下してしまう。そこで、各ダイオード１０５，１１１に流れ込む電流量が１／α倍になるように、抵抗１０４，１１３，１１４の設定を行う。より詳しくは、第２回路Ｃ２がアクティブな時に演算増幅器１０１に帰還する信号Ｓ１’と信号Ｓ３の電位差が、第１回路Ｃ１がアクティブな時であって、所望値の基準電圧Ｖｒｅｆ出力時に、演算増幅器１０１に帰還する信号Ｓ１と信号Ｓ２の電位差と、同じになるように、抵抗１０４，１１３，１１４を設定する。これにより基準電圧Ｖｒｅｆの値を一定に維持する。

節電モードの設定時、温度依存性の無い基準電圧Ｖｒｅｆを出力するための条件は、以下の「数３」の式を満たすことである。

通常モード設定時のダイオード１０５のバイアス電流Ｉｎ１を節電モード時のα倍とすると、以下の「数４」の関係を満たせばよい。

ここで、ダイオード１０５と同じｐｎ接合面積のダイオード１１１を使用して、抵抗の値のみを切換えた場合に、温度依存性の無い基準電圧Ｖｒｅｆを得るには、「数３」に「数４」の関係式を代入して次の「数５」に示す関係を満たせばよい。

上記「数５」の右辺２項の増加分は、Ｋｅ＝Ｒｅ２／Ｒｅ３・Ｉｎ（Ｒｅ２・ＩＳ２／Ｒｅ１・Ｉｓ１）の右辺に含まれる抵抗値Ｒｅ１，Ｒｅ２，Ｒｅ３の比を調節することにより満たす。但し、Ｋｎ、Ｋｅとも通常は１７〜２４の値の範囲内に収まるように調節する。これにより、基準電圧として出力するＶｒｅｆの値を一定に保ちつつも、各ダイオード１０５，１１１に流れ込む電流量を１／α倍に設定して、消費電力の低減を図ることができる。

基準電圧発生回路１００では、ｐｎ接合を有する素子としてダイオードを用いたが、内部にｐｎ接合を持つｐｎｐバイポーラトランジスタを用いることもできる。以下に説明する他の実施形態の基準電圧発生回路（２００，３００，４００）で用いるダイオード（２０５，２０８，２１２，２１５，３０５，３０８，３１７，３１４，４０６，４０７，４０８）についても同じである。

また、上記構成の基準電圧発生回路１００を、使用に伴い出力の低下する電池を用いる形態やノート型コンピュータ等の機器（図示せず）の基準電圧発生回路として使用し、上記機器が休止状態にあるときに、当該機器の制御部よりＬｏｗレベルの制御信号を出力して、消費電力低減回路である第２回路Ｃ２をアクティブにすることで、電池の電力消費量を低減し、結果として、電池の寿命を長くすることができる。以下に説明する別の実施形態にかかる基準電圧発生回路（２００，３００，４００）についても同じである。

（２）実施の形態２
図２は、実施の形態２にかかるバンドギャップ・リファレンス式基準電圧発生回路２００の構成を示す図である。バンドギャップ・リファレンス式基準電圧発生回路２００は、出力する基準電圧Ｖｒｅｆの値を所望値にするために演算増幅器を用いるタイプの回路であって、通常モードの設定時に、演算増幅器に出力電圧に基づく信号を返す帰還回路（第３回路Ｃ４が相当する）の他に、節電モードの設定時に、回路内に流れる電流量を低減して消費電力を削減する第２の帰還回路（第４回路Ｃ５が相当する）を備えたことを特徴とする。

第４回路Ｃ５は、第３回路Ｃ４とは別に、演算増幅器２０１への帰還信号生成用のダイオードを用意したものである。当該構成を採用することにより、実施の形態１の基準電圧発生回路１００で用いた第２回路Ｃ２よりも、より柔軟な回路設計を可能にし、必要な値の基準電圧Ｖｒｅｆの出力を行いつつも、温度特性を変動することなく、低消費電力化を実現する。

基準電圧発生回路２００は、演算増幅器２０１、入力される駆動信号のレベルに応じた電圧を出力する出力回路Ｐチャンネル型ＭＯＳＦＥＴ２０２、ＦＥＴ２０２のドレインに接続される第３回路Ｃ４及び第４回路Ｃ５、及び、演算増幅器２０１の逆相入力端子に帰還する線路を切り換える切換回路Ｃ６で構成される。

演算増幅器２０１は、通常モードの設定時、即ち、制御信号がＨｉｇｈレベルの場合に使用するオン抵抗の低いトランジスタスイッチの他に、節電モードの設定時、即ち、制御信号がＬｏｗレベルの場合にアクティブに切換えられ、回路内の電流量を低減するオン抵抗の高いトランジスタスイッチを用いる回路を用意する。

図３は、演算増幅器２０１の具体的な回路構成を示す図である。演算増幅器２０１は、ドレインに電源電圧Ｖｃｃが印加され、定電流を生成する１対のＰチャンネル型ＭＯＳＦＥＴ２５１，２５２、正相入力端子２０１ａ及び逆相入力端子２０１ｂに印加される各電位の差を増幅して出力するＮチャンネル型ＭＯＳＦＥＴ２５３，２５４と、ＭＯＳＦＥＴ２５３のソースにスイッチ２５５を介して接続されたＮチャンネル型ＭＯＳＦＥＴ２５６、ＭＯＳＦＥＴ２５４のドレインに接続されたＮチャンネル型ＭＯＳＦＥＴ２５７、定電流源２５８の出力する電流Ｉが印加されるＮチャンネル型ＭＯＳＦＥＴ２５９，２６０，２６１、及び、ＦＥＴ２５４のソース電位に応じてゲートを開き、ドレインが出力端子２０１ｃに接続されているＰチャンネル型ＭＯＳＦＥＴ２６２で構成される。ＦＥＴ２５６，２５７，２５９，２６０，２６１は、バイアス電圧発生回路２７０として用いる。

ＦＥＴ２６２のドレインは、上記出力端子２０１ｃに接続される他、スイッチ２６３を介してＮチャンネル型ＭＯＳＦＥＴ２５９のドレインに接続されると共に、Ｎチャンネル型ＭＯＳＦＥＴ２６０のソースに接続される。

ＦＥＴ２５７とＦＥＴ２６０のオン抵抗は、ＦＥＴ２５６とＦＥＴ２５９のオン抵抗に比べて非常に高いものを採用する。制御信号がＨｉｇｈレベルの場合、スイッチ２５５及びスイッチ２６３は、オンに切り換る。これにより、ＦＥＴ２５３，２５４のソースには、オン抵抗の高いＦＥＴ２５７の他にオン抵抗の少ないＦＥＴ２５６が接続されることになる。また、ＦＥＴ２６２のドレインには、オン抵抗の高いＦＥＴ２６０の他にオン抵抗の少ないＦＥＴ２５９が接続されることになる。これにより、演算増幅器２０１の内部を電流が流れやすくなる。

他方、制御信号がＬｏｗレベルの場合、スイッチ２５５及びスイッチ２６３は、オフに切り換る。これにより、ＦＥＴ２５３及びＦＥＴ２５４のソースには、オン抵抗の高いＦＥＴ２５７のみが接続されることになる。また、ＦＥＴ２６２のドレインには、オン抵抗の高いＦＥＴ２６０だけが接続されることになる。これにより、演算増幅器２０１の内部を流れる電流量が大幅に減少され、消費電力が低減されることになる。

再び、図２を参照する。切換回路Ｃ６は、スイッチ２１６，２１７及びインバータ２０９で構成されている。スイッチ２１６は、制御信号の値がＨｉｇｈレベルの場合に、演算増幅器２０１の逆相入力端子２１６ａと、通常モード用の端子２１６ｂとを接続し、制御信号の値がＬｏｗレベルの場合に、逆相入力端子２１６ａと、節電モード用の端子２１６ｃとを接続する。スイッチ２１７は、制御信号の値がＨｉｇｈレベルの場合に、演算増幅器２０１の正相入力端子２１７ａと通常モード用の端子２１７ｂとを接続し、制御信号の値がＬｏｗレベルの場合に、正相入力端子２１７ａと節電モード用の端子２１７ｃとを接続する。

第３回路Ｃ４は、通常の安定した基準電圧を発生するのに用いる帰還回路であり、その働きは、図６に示した従来の基準電圧発生回路５００のものと同じである。第３回路Ｃ４は、トランジスタスイッチ２０３と、抵抗２０４，２０６，２０７、及び、ダイオード２０５，２０８で構成される。切換回路Ｃ６により、第３回路Ｃ４がアクティブに切換えられると、演算増幅器２０１の正相入力端子２０１ａは、点Ｐ４に接続されて信号Ｓ４が入力され、逆相入力端子２０１ｂは、点Ｐ５に接続されて信号Ｓ５が入力される。

第４回路Ｃ５は、給電先の機器が休止状態にある場合に、継続的に基準電圧Ｖｒｅｆを出力するが、消費電力の低い帰還回路であり、トランジスタスイッチ２１０、抵抗２１１，２１３，２１４、及び、ダイオード２１２，２１５で構成される。切換回路Ｃ６により、第４回路Ｃ５がアクティブに切換えられると、演算増幅器２０１の正相入力端子２０１ａは、点Ｐ６に接続されて信号Ｓ６が入力され、逆相入力端子２０１ｂは、Ｐ７に接続されて信号Ｓ７が入力される。第４回路Ｃ５の抵抗２１１，２１３，２１４は、第３回路Ｃ４の抵抗２０４，２０６，２０７に比べて、抵抗値がα倍のものを用いる。また、ダイオード２１２及び２１５には、ダイオード２０５及び２０８と比べてｐｎ接合の面積が１／α倍の小さいものを採用する。上記条件を満たすことにより、各抵抗の値を高めて回路を流れる電流量を減少させることにより消費電力を低減すると共に、ダイオード２１２，２１５における順方向電圧を大きくすることで、基準電圧Ｖｒｅｆの出力時に、演算増幅器２０１の各入力端子に帰還する電位を第３回路Ｃ４の場合と同じ値に保つことができる。

上述したように、基準電圧発生回路２００では、第３回路Ｃ４のダイオード２０５，２０８とは別に、第４回路Ｃ５専用にダイオード２１２，２１５を用意したことにより、抵抗２１１，２１３，２１４、及び、ダイオード２１２，２１５のｐｎ接合の面積の選定の自由度を高めることができ、実施の形態１の基準電圧発生回路１００で用いた第２回路Ｃ２よりも、基準電圧として必要な電源電圧Ｖｒｅｆの出力を行いつつも、一層の低消費電力化を実現することができる。

通常、同じサイズのｐｎ接合面積のダイオードに対して、バイアスする電流を減じた場合、ｐｎ接合部の逆方向電流の影響や、温度特性がフラットなバンドギャップ電圧を出力するために必要なＫ値が増加するため、温度変化に対する出力電圧Ｖｒｅｆの安定度が劣化する。これに対し、実施の形態２にかかる基準電圧発生回路２００の場合、第４回路Ｃ５において、内部の抵抗値を高めてバイアス電流を減らすとともに、ダイオード２１２，２１５のｐｎ接合面積も減らす。これにより、各ダイオード２１２，２１５の逆方向電流もｐｎ接合面積に比例して同時に減り、バイアス電流に対する逆方向電流の影響の割合が変化しないだけでなく、上記Ｋ値も変化しないため、実効温度特性が変化しないという利点を有する。

（３）実施の形態３
図４は、実施の形態３にかかるバンドギャップ・リファレンス式基準電圧発生回路３００の構成を示す図である。バンドギャップ・リファレンス式基準電圧発生回路３００は、出力する基準電圧Ｖｒｅｆの値を所望値にするために演算増幅器を用いるタイプの回路において、給電先の機器が通常の動作状態の場合に用いる通常モード用基準電源３０１に、給電先の機器が休止状態の場合に用いる節電モード用基準電源３１０を独立して設けたことを特徴とする。上記２つの電源は、切換回路３２０により選択的にアクティブに切換えられる。

節電モード用基準電源３１０の基本的な構成は、通常動作モード用基準電源３０１と同じであるが、後に詳しく説明するように、回路内で使用する抵抗の値を高くして内部に流れる電流量を低減する一方で、上述した実施の形態２の基準電圧発生回路２００と同様に、ダイオードのｐｎ接合の面積を小さくすることにより、演算増幅器３１１に帰還する信号の電位差を、通常動作モード用基準電源３０１が備える演算増幅器３０２に帰還する電位差と同じ値に調節する。更には、演算増幅器３１１の内部において用いるバイアス電圧発生用のトランジスタにオン抵抗の高いものを使用する。これにより、演算増幅器３１１内での消費電力を低減し、回路全体の消費電力の一層の低減を行う。

基準電圧発生回路３００は、通常動作モード用基準電源３０１、節電モード用基準電源３１０、及び、制御信号に基づいて上記２つの電源の内の一方をアクティブに切換える切換回路３２０で構成される。

切換回路３２０は、スイッチ３０９及びインバータ３１５で構成されている。通常モード設定時、即ち、制御信号がＨｉｇｈレベルの場合、切換回路３２０は、通常動作モード用基準電源３０１の演算増幅器３０２をアクティブに切換え、節電モード用基準電源３１０の演算増幅器３１１をノンアクティブに切換えると共に、スイッチ３０９を、ＦＥＴ３０３のドレインより伸びる端子３０９ｂを、基準電圧Ｖｒｅｆの出力端子３０９ａに接続するように切換える。

他方、節電モード設定時、即ち、制御信号がＬｏｗレベルの場合、切換回路３２０は、節電モード用基準電源３１０の演算増幅器３１１をアクティブに切換え、通常動作モード用基準電源３０１の演算増幅器３０２をノンアクティブに切換えると共に、スイッチ３０９を、ＦＥＴ３１２のドレインより伸びる端子３０９ｃが基準電圧Ｖｒｅｆの出力端子３０９ａに接続されるように切換える。

通常動作モード用基準電源３０１は、演算増幅器３０２、Ｐチャンネル型ＭＯＳＦＥＴ３０３、抵抗３０４，３０６，３０７、及び、ダイオード３０５，３０８により構成される。通常動作モード用基準電源３０１の配線は、図６に示した従来の基準電圧発生回路５００と同じである。

演算増幅器３０２は、Ｈｉｇｈレベルの制御信号の入力に応じてアクティブに切り換り、Ｌｏｗレベルの制御信号の入力に応じて正相入力端子３０２ａ及び逆相入力端子３０２ｂに帰還する電位によらず、Ｈｉｇｈレベルの信号を出力して上記Ｐチャンネル型ＭＯＳＦＥＴ３０３を完全にオフに切換える。

演算増幅器３０２の正相入力端子３０２ａは、点Ｐ８に接続されて信号Ｓ８が入力され、負相入力端子３０２ｂは、点Ｐ９に接続されて信号Ｓ９が入力され、更に、出力端子３０２ｃは、ＦＥＴ３０３のゲートに接続されている。ＦＥＴ３０３のドレインには、直列に接続されている抵抗３０４及びダイオード３０５、並びに、直列に接続されている抵抗３０６，３０７及びダイオード３０８が接続されている。

通常動作モード用基準電源３０１の動作は、図６を用いて説明した従来の基準電源発生回路５００と同じであるため、ここでの詳細な説明は省略する。

節電モード用基準電源３１０は、演算増幅器３１１、Ｐチャンネル型ＭＯＳＦＥＴ３１２、抵抗３１３，３１５，３１６、及び、ダイオード３１４，３１７で構成されている。演算増幅器３１１には、上述した演算増幅器３０２と同じ回路を用いる。演算増幅器３１１の正相入力端子３１１ａは、点Ｐ１０に接続されて信号Ｓ１０が入力され、負相入力端子３１１ｂは、点Ｐ１１に接続されて信号Ｓ１１が入力され、出力端子３１１ｃは、ＦＥＴ３１２のゲートに接続されている。ＦＥＴ３１２のドレインには、直列に接続されている抵抗３１３及びダイオード３１４、並びに、直列に接続されている抵抗３１５，３１６及びダイオード３１７が接続されている。

節電モード用基準電源３１０は、給電先の機器が休止状態にある場合に、継続的に基準電圧Ｖｒｅｆを出力するにもかかわらず、消費電力を少なくした回路である。節電モード用基準電源３１０の抵抗３１３，３１５，３１６は、通常モード用基準電源３０１の抵抗３０４，３０６，３０７に比べて、抵抗値がα倍の抵抗を用いる。また、ダイオード３１４及び３１７には、ダイオード３０５及び３０８と比べてｐｎ接合面積が１／α倍の小さいものを採用する。更に、演算増幅器３１１を構成するトランジスタスイッチにオン抵抗の高いものを使用することにより、演算増幅器３１１に流れる電流量を減少させて消費電力を大幅に低減する一方で、ダイオード３１４，３１７における順方向電圧を大きくする。これにより、基準電圧Ｖｒｅｆの出力時に演算増幅器３１１の各入力端子に帰還してくる信号Ｓ１０及び信号Ｓ１１の電位差を、通常動作モード用基準電源３０１がアクティブな時、基準電圧Ｖｒｅｆが出力されている時に演算増幅器３０２に帰還する信号Ｓ８及びＳ９の電位差と同じ値に保つ。

上述したように、節電モード用基準電源３１０を備える基準電圧発生回路３００では、通常動作モード用基準電源３０１とは別に、省電力用基準電源３１０を用意したことにより、上述した実施の形態２にかかる基準電源発生回路２００の場合に比べて、より自由に、回路を構成する抵抗３１３，３１５，３１６の値、ダイオード３１４，３１７のｐｎ接合部分の面積を設定することができ、更には、演算増幅器３１１における消費電力も低減することにより、基準電圧Ｖｒｅｆとして必要な値の電圧の出力を行いつつも、一層の低消費電力化を図ることができる。

演算増幅器３０２及び３１１には、図３を用いて説明した演算増幅器２０１と同じ構成である。上記構成の演算増幅器３１１において、内部のトランジスタにオン抵抗の高いものを使用する。これにより、演算増幅器３１１内に流れる電流量を大幅に減少し、消費電力を効果的に低減することができる。

以上に説明したように、実施の形態３にかかる基準電圧発生回路３００では、節電モード用基準電源を別に用意したことにより、給電先の機器が休止状態の場合に、供給電圧Ｖｒｅｆは維持したままで、消費電力を大幅に低減することができる。

（４）実施の形態４
図５は、実施の形態４にかかる基準電圧発生回路４００の回路構成を示す図である。基準電圧発生回路４００は、出力する基準電圧Ｖｒｅｆを所望の値に設定するのに、定電流を生成するカレントミラー回路を利用するものである。具体的には、基準電圧発生回路４００は、Ｐチャンネル型ＭＯＳＦＥＴ４０１とで第１及び第２カレントミラー回路を構成する，それぞれ同じサイズのＰチャンネル型のＭＯＳＦＥＴ４０２及びＭＯＳＦＥＴ４０３、互いのゲート電極が一方のドレイン電極に接続されており、定電圧発生回路として機能する、それぞれ同じサイズのＮチャンネル型ＭＯＳＦＥＴ４０４，４０５、それぞれ同じｐｎ接合面積の２個のダイオード４０６と４０８、ダイオード４０６，４０８と一定の比のｐｎ接合面積を持つダイオード４０７、４個のスイッチ４１３，４１４，４１５，４１６、及び、４個の抵抗４０９，４１０，４１１，４１２で構成される。

ダイオード４０６は、Ｎチャンネル型ＭＯＳＦＥＴ４０４のソースに順方向接続されている。ダイオード４０７は、抵抗切換回路Ｃ４０を介して、Ｎチャンネル型ＭＯＳＦＥＴ４０５のソースに順方向接続されている。抵抗切換回路Ｃ４０は、それぞれ直列に接続されているスイッチ４１３と低抵抗値の抵抗４０９、及び、スイッチ４１４と高抵抗値の抵抗４１１を、並列に接続したものである。抵抗切換回路Ｃ４０の内部において、通常モードの設定時には、スイッチ４１３がオンに切換えられ、スイッチ４１４がオフに切換えられ、節電モードの設定時には、スイッチ４１３がオンに切換えられ、スイッチ４１４がオンに切換えられる。

ダイオード４０８は、抵抗切換回路Ｃ４１を介して、Ｐチャンネル型ＭＯＳＦＥＴ４０３のドレインに順方向接続されている。抵抗切換回路Ｃ４１は、それぞれ直列に接続されているスイッチ４１５と低い抵抗値の抵抗４１０、及び、スイッチ４１６と高い抵抗値の抵抗４１２を、並列に接続したものである。抵抗切換回路Ｃ４１において、通常モードの設定時には、スイッチ４１５がオンに切換えられ、スイッチ４１６がオフに切換えられ、節電モードの設定時には、スイッチ４１５がオフに切換えられ、スイッチ４１６がオンに切換えられる。

ＦＥＴ４０１とＦＥＴ４０２とで構成される第１カレントミラー回路、及び、ＦＥＴ４０１とＦＥＴ４０３とで構成される第２カレントミラー回路の働きにより、３個のトランジスタＦＥＴ４０１，４０２，４０３には、同じ値の電流Ｉｎが流れる。ＦＥＴ０４０４とＦＥＴ４０５とは、ゲート同士が接続されており、第１カレントミラー回路の作用により、それぞれのソース・ドレイン間電流が等しい値に制御され、ＦＥＴ４０４とＦＥＴ４０５とのソース電位は、同電位に制御される。これにより、ダイオード４０６，４０７のｐｎ接合面積の比と、これらのダイオードに流れ込む電流の比（この回路では、同じ電流であるので、比は１である）により特定される順方向電位差Ｖ１がＦＥＴ４０５のソースとダイオード４０７のアノード間に発生する。電位差Ｖ１と、ＦＥＴ４０５のソースと、ダイオード４０７のアノードとの間に接続されている抵抗４０９の抵抗値で電流Ｉｎの値が特定される。

ダイオード４０６，４０７，４０８の各々に順方向に流れ込む電流の値が等しいため、ダイオード４０７，４０８のｐｎ接合面積が同じ場合、基準電圧Ｖｒｅｆの値は、電流Ｉｎが流れているときのダイオード４０８の順方向電圧Ｖ３ｂに、抵抗切換回路Ｃ４１における電位差Ｖ２を加算した値になる。上記電位差Ｖ２は、抵抗切換回路Ｃ４１における電圧降下量Ｖ１の値を、抵抗４０９の抵抗値と抵抗４１０の抵抗値との比に応じて大きくすることにより求められる。抵抗４０９と抵抗４１０の比を、以下の「数６」を満足する値に設定することにより、基準電圧Ｖｒｅｆにバンドギャップ電圧が出力される。なお、以下の数式では、抵抗４０９の値をＲ１、抵抗４１０の値をＲ２、抵抗４１１の値をＲ３、抵抗Ｒ４１２の値をＲ４、ダイオード４０６及び４０８と、ダイオード４０７のｐｎ接合面積の比をＡと表す。

次に、節電モードの設定時の回路動作について説明する。節電モードの設定時、スイッチ４１４，４１６がオンに切換えられ、スイッチ４１３，４１５がオフに切換えられる。

上記のスイッチ切換に伴い、ＦＥＴ４０４及びＦＥＴ４０５で構成される定電圧回路からの出力が減少し、点Ｐ４０の電位が高くなる。これに伴いＦＥＴ４０３の出力する電流量がＩｅ（但し、Ｉｅ＜Ｉｎ）に減少し、第２カレントミラー回路を構成する残りのＦＥＴ４０１，４０２に流れる電流もＩｅに減少する。ＦＥＴ４０３より出力される電流は減少するが、その分スイッチ４１６がオンに切り換ることにより接続される高い抵抗値の抵抗４１２により出力される基準電圧Ｖｒｅｆの値は一定に維持される。

節電モード設定時に使用する抵抗４１１，４１２の抵抗値は、以下の手順に従い特定される。まず、Ｒ１＞Ｒ２＞Ｒ３＞Ｒ４と設定し、Ｒ３とＲ４の比を基準電圧Ｖｒｅｆが温度変化に対して安定した値（バンドギャップ電圧）をとるように設定する。抵抗４１０と抵抗４１１の抵抗値の比（Ｒ３：Ｒ４）は、上記「数６」から求められる次の「数７」の関係を満たすように設定する。これにより、抵抗４１２に流れる電流値が、抵抗４１０に流れる電流値の１／α倍に設定される。

上述する「数７」の関係を満たすように抵抗４１１と抵抗４１２の抵抗値を設定することにより、通常モードの設定時、及び、節電モードの設定時のいずれの場合にも、温度変化に対して安定した値の基準電圧Ｖｒｅｆを得ることができる。

更に、上記基準電圧発生回路４００を利用して、抵抗４１１，４１２にｐｎ接合面積の異なるダイオードを接続すれば、更に精度良く基準電圧（バンドギャップ電圧）Ｖｒｅｆを得ることができる。

実施の形態１にかかるバンドギャップ・リファレンス式基準電圧発生回路の回路図である。 実施の形態２にかかるバンドギャップ・リファレンス式基準電圧発生回路の回路図である。 実施の形態２にかかるバンドギャップ・リファレンス式基準電圧発生回路で用いる演算増幅器の回路図である。 実施の形態３にかかるバンドギャップ・リファレンス式基準電圧発生回路の回路図である。 実施の形態４にかかるバンドギャップ・リファレンス式基準電圧発生回路の回路図である。 従来のバンドギャップ・リファレンス式基準電圧発生回路の回路図である。

符号の説明

１００，２００，３００，４００ バンドギャップ・リファレンス式基準電圧発生回路、１０１，２０１，３０２，３１１ 演算増幅器、１０２，２０２，３０３，３１２ Ｐチャンネル型ＭＯＳＦＥＴ、１０５，１１１，２０５，２０８，２１２，２１５，３０５，３０８，３１４，３１７ ダイオード、Ｃ３，Ｃ６，３２０ 切換回路、Ｃ１，Ｃ４，３０１ 通常動作モード基準電圧発生回路、Ｃ２，Ｃ５，３１０ 節電モード基準電圧発生回路。

Claims (2)

1. 流れ込む電流の値に応じた電圧降下を生じる２つの帰還回路の、前記電圧降下量の差が一定になるように出力電圧を増減し、一定の基準電圧Ｖｒｅｆを出力するバンドギャップ・リファレンス式基準電圧発生回路であって、通常モード用の第１回路（ｃ４）と、節電モード用の第２回路（ｃ５）と、切換回路（Ｃ６)と、を備えており、
   上記第１回路が、演算増幅器（２０１）と、Ｐチャンネル型の出力トランジスタ（２０２）と、第１、第２帰還回路（ｃ４）と、を備えており、
   上記出力トランジスタのソース電極が電圧Ｖｃｃを供給する電池に接続されており、ゲート電極が演算増幅機器の出力に接続されており、ドレイン電極が基準電圧Ｖｒｅｆの出力端子と第１、第２帰還回路とに接続されており、
   上記第１、第２帰還回路が、出力トランジスタのドレイン電位をそれぞれ異なる値だけ降下させ、降下後の２つの電位（Ｓ４、Ｓ５)を、上記演算増幅器に帰還するものであって、
   (i)第１帰還回路が、第１抵抗（２０４）と、ＰＮ接合面を有しており、接地されている第１素子（２０５）と、を直列に接続した回路であって、前記第１抵抗と第１素子との接続点（Ｐ４)の電位を上記演算増幅器に帰還するものであり、
   (ii)第２帰還回路が、第２、第３抵抗（２０６、２０７）と、ＰＮ接合面を有しており、接地されている第２素子（２０８）と、を直列に接続した抵抗分割回路であり、前記第２、第３抵抗の接続点（Ｐ５)の電位を上記演算増幅器に帰還するものであり、
   上記演算増幅器が、第１、第２帰還回路から入力される電位の差に基づいて定まる電圧を出力するものであり、
   上記第２回路が、上記演算増幅器（２０１）と、上記出力トランジスタ（２０２）と、第３、第４帰還回路（ｃ５）と、で構成されており、
   上記出力トランジスタのドレイン電極が、第３、第４帰還回路にも接続されており、
   上記第３、第４帰還回路が、出力トランジスタのドレイン電位をそれぞれ異なる値だけ降下させ、降下後の２つの電位（Ｓ６、Ｓ７)を、上記演算増幅器に帰還するものであって、
   (iii)第３帰還回路が、第１抵抗のα倍の抵抗値の第４抵抗（２１１）と、第１素子の１／αの面積のＰＮ接合面を有しており、接地されている第３素子（２１２）と、を直列に接続した回路であって、前記第１抵抗と第１素子との接続点（Ｐ６)の電位を上記演算増幅器に帰還するものであり、
   (iv)第４帰還回路が、第２、第３抵抗のα倍の抵抗値の第５、第６抵抗（２１３、２１４）と、第２素子の１／α倍の面積のＰＮ接合面を有しており、接地されている第４素子（２１５）と、を直列に接続した抵抗分割回路であり、前記第５、第６抵抗の接続点（Ｐ７)の電位を上記演算増幅器に帰還するものであり、
   上記切換回路が、通常モードの設定時に第１、第２帰還回路からの電位を演算増幅器に帰還させ、節電モードの設定時に第３、第４帰還回路からの電位を演算増幅器に帰還させる、
   ことを特徴とする基準電圧発生回路。
2. 上記第２回路が、上記演算増幅器（２０１）と上記出力トランジスタ（２０２）とを、第１回路と共有する代わりに、これらのものと同一規格の第２演算増幅器（３１１）と、第２出力トランジスタ（３１２）と、を備えており、
   上記第２出力トランジスタのソース電極が、電圧Ｖｃｃを供給する電池に接続されており、ゲート電極が、第２演算増幅機器の出力に接続されており、ドレイン電極が、基準電圧Ｖｒｅｆの出力端子と第３、第４帰還回路とに接続されており、
   上記第３、第４帰還回路が、第２出力トランジスタのドレイン電位をそれぞれ異なる値だけ降下させ、降下後の２つの電位を、第２演算増幅器に帰還させるものである、
   請求項１記載の基準電圧発生回路。

Images