WO2005101156A1 - 基準電圧発生回路 - Google Patents

基準電圧発生回路 Download PDF

Info

Publication number
WO2005101156A1
WO2005101156A1 PCT/JP2005/002159 JP2005002159W WO2005101156A1 WO 2005101156 A1 WO2005101156 A1 WO 2005101156A1 JP 2005002159 W JP2005002159 W JP 2005002159W WO 2005101156 A1 WO2005101156 A1 WO 2005101156A1
Authority
WO
WIPO (PCT)
Prior art keywords
reference voltage
circuit
current
type transistor
voltage
Prior art date
Application number
PCT/JP2005/002159
Other languages
English (en)
French (fr)
Inventor
Masayoshi Kinoshita
Shiro Sakiyama
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to US10/588,191 priority Critical patent/US7495504B2/en
Priority to JP2006512274A priority patent/JPWO2005101156A1/ja
Publication of WO2005101156A1 publication Critical patent/WO2005101156A1/ja

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/153—Feedback used to stabilise the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45136—One differential amplifier in IC-block form being shown

Definitions

  • the present invention relates to a reference voltage generation circuit that generates a constant voltage irrespective of fluctuations in power supply voltage and temperature, and more particularly, to a start-up that shifts a stable point to a normal stable point even when it is stabilized at an abnormal stable point. It relates to one provided with a circuit.
  • a reference voltage generation circuit that generates a constant voltage regardless of fluctuations in power supply voltage or temperature is widely used in analog circuits such as analog-to-digital converters.
  • such a reference voltage generating circuit includes a bandgap reference circuit (hereinafter, abbreviated as a BGR circuit) 30.
  • the BGR circuit 30 includes two diode elements Dl and D2 having different current densities, three resistance elements Rl, R2 and R3, and a P-type first transistor Tr for supplying current to the reference voltage output terminal O. 1, a P-type second transistor Tr2 for determining a drain current flowing through the first transistor Tr1 by a current mirror configuration, and a feedback control circuit 31.
  • the feedback control circuit 31 includes a differential amplifier circuit 32 and an N-type transistor Tr3, and controls the drain current of the second transistor Tr2.
  • the feedback control circuit 31 sets a connection point between the anode of the diode D1 and the resistance element R3 as a node N1 and a connection point between the two resistance elements Rl and R2 as a node N2.
  • N2 works to stabilize the operation at the stable point where both voltages become equal. For example, when the voltage of the node N1 is higher than the voltage of the node N2, the gate voltage of the transistor Tr3 is increased by the differential amplifier circuit 32, the drain current of the transistor Tr3 is increased, and the second transistor Tr2 As a result, the drain current II of the first transistor Trl increases!], The output voltage of the reference voltage output terminal O increases, and the operating voltage shifts to the operation stable point.
  • the gate voltage of the transistor Tr3 is reduced by the differential amplifier circuit 32, and the drain current of the transistor Tr3 is reduced.
  • the drain current of the transistor Tr2 decreases, and as a result, the first The drain current II of the transistor Trl decreases, the output voltage of the reference voltage output pin O decreases, and the transistor moves to the operation stable point.
  • FIG. 8 shows the relationship between the output voltage of the reference voltage output terminal O, the voltage of the node N1, and the voltage of the node N2.
  • the voltage of the node N1 is substantially constant regardless of the output voltage value in a range equal to or higher than the predetermined output voltage of the reference voltage output terminal O.
  • the voltage of the node N2 increases as the output voltage of the reference voltage output terminal O increases. Accordingly, there is an intersection (normal stable point) between the voltage of the node N1 and the voltage of the node N2, and the feedback control circuit 31 operates at the normal stable point.
  • the BGR circuit 30 can generate an output voltage independent of the power supply voltage.
  • Vd is the voltage between the terminals of the diode element D1
  • k is the Boltzmann constant
  • T is the temperature
  • q is the electric charge of electrons
  • Isl and Is2 are the saturation currents of the diode elements Dl and D2, respectively. Since the voltage Vd between the terminals of the diode element D1 has a negative temperature characteristic, the resistance value of the resistance elements Rl, R2, and R3 and the temperature characteristics of the current Is1, Is2 of the diode element are determined by the temperature of the terminal voltage Vd of the diode element D1. By setting the characteristics to cancel, it is possible to create an output voltage independent of temperature.
  • the BGR circuit 30 has a feature that it can generate an output voltage independent of the power supply voltage and the temperature.
  • the voltage of the node N1 and the voltage of the node N2 where the drain current II supplied from the first transistor Trl is very small are small.
  • the feedback control circuit 31 may control to stabilize the operation at this abnormal stable point, and as a result, the output voltage of the reference voltage output terminal O becomes close to the ground potential, and the desired voltage is output. No longer. Therefore, as shown in FIG. 7, when the operation is controlled to the abnormal stable point, the reference voltage generating circuit shifts the state from the abnormal stable point to the normal stable point in the BGR circuit 30.
  • a start-up circuit 40 is provided.
  • the conventional start-up circuit 40 has a configuration described in Patent Document 1, and supplies a current from the constant current source 15 to the diode element 16 to generate a diode voltage for determining a normal stable point. Then, the diode voltage is compared with the output voltage of the reference voltage output terminal O of the BGR circuit 30 by the comparison circuit 17, and when the output voltage of the reference voltage output terminal O is smaller, it is determined that the diode is at the abnormal stable point. Judgment is made, the P-type transistor 18 is turned on, the drain current is supplied to the reference voltage output terminal O, and the output voltage is increased. Further, for example, the start-up circuit described in Patent Document 2 has a voltage monitoring circuit for monitoring the output voltage, and when it is determined that the voltage monitoring circuit is at an abnormal stable point, the reference voltage output terminal O And a voltage supply to the node N1.
  • Patent Document 1 Japanese Patent No. 3422706 (Fig. 1)
  • Patent Document 2 Japanese Patent No. 3185698 (FIG. 1)
  • the comparison circuit 17 provided in the start-up circuit 40 shown in FIG. 7 is specifically realized by a differential amplifier circuit using many semiconductor elements as shown in FIG. It is. For this reason, in order to mount such many semiconductor elements on a semiconductor substrate, it is necessary to secure a large area, which increases the cost.
  • an object of the present invention is to provide a start-up circuit that does not increase current consumption in a reference voltage generating circuit and that can achieve a small area with a small number of elements. .
  • the reference voltage generation circuit of the present invention includes, for example, a second one of the first and second P-type transistors constituting the current mirror circuit in the BGR circuit shown in FIG. Focusing on the point where the drain current of the P-type transistor Tr2 becomes zero at the abnormal stable point, in this situation, the drain current of the second P-type transistor Tr2 is forced to flow in the start-up circuit. As the drain current of the first P-type transistor increases with an increase in the output voltage of the reference voltage output terminal, most of the drain current of the second P-type transistor Tr2 flows to the feedback control circuit. Therefore, the current flowing through the start-up circuit is limited to a small value.
  • the reference voltage generating circuit of the present invention is a reference voltage generating circuit that generates a constant voltage reference voltage from a reference voltage output terminal, wherein the first diode has a cathode connected to the ground potential.
  • a second diode element having a current density different from that of the element and the first diode element, and a cathode connected to a ground potential, and a first resistor partially connected to an anode of the second diode element.
  • One end is connected to the other end of the element and the first resistance element, and one end is connected to the second resistance element having the other end connected to the reference voltage output terminal, and the anode of the first diode element.
  • the other end has a third resistance element connected to the reference voltage output terminal, a first P-type transistor for supplying current to the reference voltage output terminal, and a gate terminal having its own drain terminal and the first P-type transistor.
  • Type transistor connected to the gate terminal 2 P-type transistor and the second P-type transistor so that the voltage at the anode of the first diode element is equal to the voltage at the connection point between the first and second resistance elements.
  • a band gap reference circuit having a feedback control circuit for controlling a drain current, and a start-up circuit for shifting to a normal stable point when an output voltage of a reference voltage output terminal of the band gap reference circuit is at an abnormal stable point, Start at A gate circuit disposed between the drain terminal of the second P-type transistor of the band gap reference circuit and the ground potential, and reduces the drain current of the second P-type transistor when the drain current of the second P-type transistor is substantially zero. It is characterized by increasing.
  • the present invention is characterized in that in the reference voltage generation circuit, the startup circuit is a P-type transistor having a gate terminal connected to the reference voltage output terminal.
  • the startup circuit includes a P-type transistor having a gate terminal connected to the reference voltage output terminal, a source terminal of the P-type transistor, and the band gap reference circuit.
  • a current generating element arranged between the drain terminal of the second P-type transistor and the drain terminal of the second P-type transistor.
  • the present invention is characterized in that in the reference voltage generation circuit, the current generation element is a resistance element.
  • the present invention is characterized in that in the reference voltage generation circuit, the current generation element is a diode element.
  • the present invention is characterized in that in the reference voltage generating circuit, the current generating element is a transistor having a gate terminal connected to a drain terminal.
  • the present invention is characterized in that in the reference voltage generating circuit, the current generating element is a transistor having a gate terminal fixed at a constant voltage.
  • the power start-up circuit in which the drain current of the second P-type transistor is almost zero increases the drain current.
  • the drain current of the first P-type transistor increases, and the output voltage of the reference voltage output terminal also increases.
  • the feedback control circuit reduces the output voltage of the reference voltage output terminal. Control to stabilize at the normal stable point. At this normal stable point, most of the drain current of the second P-type transistor flows to the feedback control circuit, and the current flowing to the start-up circuit is small, so that current consumption is small.
  • the voltage of the reference voltage output terminal is a voltage close to the ground potential.
  • the P-type transistor provided in the startup circuit Since the gate-source voltage increases, the bandgap Effectively increases the drain current of the second P-type transistor of the reference circuit, and as a result, the output voltage of the reference voltage output terminal rises quickly, controlling the feedback control circuit to operate at the normal stable point.
  • the start-up circuit is constituted by a series circuit of a P-type transistor and a current generating element, the value of the current flowing through this start-up circuit is determined at the normal stable point of the band-gap reference circuit. Since the value can be limited to a value smaller than the value of the drain current of the first P-type transistor, operation at a normal stable point can be easily secured.
  • the start-up function can be realized without substantially increasing the current consumption, and the comparison circuit, the voltage monitoring circuit, and the like, which are conventionally required, can be realized.
  • a relatively complicated circuit is not required, the number of elements can be reduced, the layout area can be reduced, and compact and low cost can be achieved.
  • FIG. 1 is a circuit diagram showing a reference voltage generation circuit according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a change in an output voltage, a drain current of a transistor, and the like in a process of shifting from an abnormal stable point to a normal stable point in the reference voltage generation circuit.
  • FIG. 3 is a circuit diagram showing a reference voltage generation circuit according to a second embodiment of the present invention.
  • FIG. 4 is a circuit diagram showing a reference voltage generation circuit according to a third embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing a reference voltage generation circuit according to a fourth embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing a modification of the reference voltage generation circuit of the embodiment.
  • FIG. 7 is a circuit diagram showing an example of a conventional reference voltage generation circuit.
  • FIG. 8 is a diagram illustrating an abnormal stable point and a normal stable point of the band gap reference circuit.
  • FIG. 9 is a circuit diagram showing a configuration of a differential amplifier circuit used in a startup circuit of a conventional reference voltage generation circuit.
  • Tr5 Tr6 P-type transistor (current generation element)
  • FIG. 1 shows a reference voltage generating circuit according to a first embodiment of the present invention.
  • 1 is a BGR circuit
  • 2 is a pull-down circuit as a start-up circuit.
  • the BGR circuit 1 has a reference voltage output terminal O for outputting a constant reference voltage.
  • D1 is a first diode element
  • D2 is a second diode element
  • R1 is a first resistance element
  • R2 is a second resistance element
  • R3 is a third resistance element
  • Trl is a P-type first transistor
  • Tr2 is a P-type second transistor
  • 11 is a feedback control circuit.
  • the cathode of the first diode element D1 is connected to the ground potential.
  • the current density of the second diode element D2 is different from the current density of the first diode element D1, and the cathode is connected to the ground potential.
  • One end of the first resistance element R1 has one end.
  • the other end is connected to the anode of the second diode element D2, and the other end is connected to one end of the second resistance element R2.
  • the other end of the second resistance element R2 is connected to the reference voltage output terminal O.
  • the third resistance element R3 has one end connected to the anode of the first diode element D1 and the other end connected to the reference voltage output terminal O.
  • the first P-type transistor Trl has a source terminal connected to a power supply, a drain terminal connected to the reference voltage output terminal O, and supplies a current to the reference voltage output terminal O.
  • the second P-type transistor Tr2 forms a current mirror circuit together with the first P-type transistor Trl, and its source terminal is connected to the power supply, and its gate terminal is connected to its own drain terminal and the second terminal. It is connected to the gate terminal of one P-type transistor Trl and determines the drain current II flowing through the first P-type transistor Trl.
  • the feedback control circuit 11 is connected to a node (hereinafter, referred to as a node N2) between the voltage of the anode (hereinafter, referred to as a node N1) of the first diode D1 and the first and second resistance elements R1, R2. )
  • a node N2 To control the drain current 12 of the second P-type transistor Tr2 so that the voltage becomes equal to the voltage of the second P-type transistor Tr2.
  • the transistor Tr3 has a source terminal connected to the ground potential and a drain terminal connected to a drain terminal (hereinafter, referred to as a node N3) of the second P-type transistor Tr2.
  • the differential amplifier circuit 14 inputs the voltages of the two nodes Nl and N2, and outputs the voltage to the gate terminal of the transistor Tr3.
  • the pull-down circuit 2 shifts the output voltage of the reference voltage output terminal O of the BGR circuit 1 to the normal stable point when the output voltage is at the abnormal stable point shown in FIG. It has a P-type transistor Tr4.
  • This transistor Tr4 is arranged between the drain terminal (that is, the node N3) of the second P-type transistor Tr2 of the BGR circuit 1 and the ground potential, and its gate terminal is connected to the reference voltage output terminal O of the BGR circuit 1.
  • the drain current 12 of the second P-type transistor Tr2 of the BGR circuit 1 is substantially zero, the drain current 12 is increased.
  • II 12 for the drain currents II and 12 of both transistors Tr1 and Tr2.
  • the output voltage of the reference voltage output terminal O is a voltage close to the ground potential.
  • the drain terminal of the second P-type transistor Tr2 is pulled up to the power supply potential because the transistor Tr3 is turned off.
  • the first P-type transistor Trl of the BGR circuit 1 mirrors the current 12 of the second P-type transistor Tr2 with a current mirror! /, So that the current II starts flowing through the first P-type transistor Trl and The output voltage of the voltage output terminal O rises to the intermediate voltage between the abnormal stable point and the normal stable point.
  • the differential amplifier circuit 14 of the feedback control circuit 11 changes the voltage of the node N1 to the voltage of the node N1.
  • the gate voltage of the N-type transistor Tr3 is increased so that the voltage becomes N2.
  • the differential amplifier circuit 14 operates until the voltage at the gate terminal (node N4) of the transistor Tr3, whose response speed is generally slow to reduce current consumption, exceeds the threshold voltage.
  • the drain current 12 of the second P-type transistor Tr2 of the BGR circuit 1 flows through the pull-down circuit 2 in addition to the current 13 controlled by the feedback-type control circuit 11, and flows through the pull-down circuit 2.
  • the current 13 controlled by the feedback control circuit 11 decreases, and conversely, when the current 14 flowing through the pull-down circuit 2 decreases, the current 13 controlled by the feedback control circuit 11 decreases.
  • the pull-down circuit 2 can be realized by one transistor Tr4, the effect of reducing the layout area is large.
  • FIG. 1 a second embodiment of the present invention is shown in FIG. 1
  • the current 14 flowing through the pull-down circuit 2 is larger than the drain current II of the first P-type transistor Trl required in a normal state in the BGR circuit 1
  • the drain current II of the first P-type transistor Trl has a current value that is higher than a required current value in a normal state, and does not operate at a normal stable point.
  • optimize the transistor size of the P-type transistor Tr4 in the pull-down circuit 2 so that the current flowing through the pull-down circuit 2 is smaller than the drain current II of the first P-type transistor Trl in the normal state.
  • the current 14 flowing through the P-type transistor Tr4 at the abnormal stable point is proportional to the square of the power supply voltage that determines the gate-source voltage.
  • transistors generally have a drawback that the manufacturing process is complicated and the drain current tends to vary. Therefore, the size of the P-type transistor Tr4 is adjusted so that the current 14 ⁇ (the normal state II current) described above is satisfied. It is relatively difficult to decide.
  • the pull-down circuit 2A is provided with a resistance element (current generation element) R4 in addition to the P-type transistor Tr4.
  • a resistance element current generation element
  • One end of the resistance element R4 is connected to the source terminal of the P-type transistor Tr4, and the other end is connected to the drain terminal (node N3) of the second P-type transistor Tr2 of the GR circuit 1.
  • the basic principle of the start-up function by the pull-down circuit 2A is the same as in the first embodiment.
  • the current 14 flowing through the pull-down circuit 2A is determined by the resistance value of the resistance element R4. That is, the current 14 flowing through the pull-down circuit 2A is
  • FIG. 4 shows a third embodiment of the present invention.
  • the pull-down circuit 2B is configured by connecting a P-type transistor Tr4 and a diode element (current generation element) D3 in series.
  • Diode element D3 has its anode power connected to node N3 of GR circuit 1 and its cathode connected to the source terminal of P-type transistor Tr4.
  • Other configurations are the same as those of the first embodiment, and therefore, the same portions are denoted by the same reference numerals and description thereof will be omitted.
  • the current 14 flowing through the pull-down circuit 2B is the current 14 flowing through the pull-down circuit 2B.
  • the diode element D3 generally has small variation, it is possible to further simplify the design satisfying the current 14 ⁇ (the normal state II current) described above. I can plan.
  • FIG. 1 a fourth embodiment of the present invention is shown in FIG. 1
  • the pull-down circuit 2C is connected to the P-type transistor Tr4 and another P-type transistor
  • the P-type transistor Tr5 has a source terminal connected to the node N3 of the BGR circuit 1, and a drain terminal connected to its own gate terminal and the source terminal of the P-type transistor Tr4.
  • the current 14 flowing through the pull-down circuit 2C is the current 14 flowing through the pull-down circuit 2C.
  • the gate terminal of the transistor Tr5 is connected to the drain terminal.
  • a transistor (current generating element) Tr6 whose gate terminal is connected to a fixed voltage such as the ground. And the same function as in the third embodiment can be realized by using the source-drain impedance of the transistor Tr6.
  • the start-up function can be realized without increasing the current consumption and with a small number of elements. Can be extended, and the layout area can be effectively reduced, which is useful as a reference voltage generation circuit and the like effective for compactness and cost reduction.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

　基準電圧発生回路において、バンドギャップリファレンス回路（ＢＧＲ回路）１は、電流密度の異なるダイオード素子Ｄ１、Ｄ２と、３個の抵抗素子Ｒ１、Ｒ２、Ｒ３と、基準電圧出力端子Ｏに電流を供給するＰ型の第１のトランジスタＴｒ１と、前記第１トランジスタＴｒ１に流れるドレイン電流をカレントミラー構成によって決定するＰ型の第２のトランジスタＴｒ２と、帰還型制御回路１１とにより構成される。前記ＢＧＲ回路１にはプルダウン回路２が接続される。このプルダウン回路２は、直列接続された抵抗素子Ｒ４及びＰ型トランジスタＴｒ４を備える。前記抵抗素子Ｒ４は第２のＰ型トランジスタＴｒ２のドレイン端子に接続され、Ｐ型トランジスタＴｒ４は、ゲート端子が基準電圧出力端子Ｏに接続され、ドレイン端子が接地される。従って、異常安定点から正常安定点へ移行させるスタートアップ回路での消費電流及び素子数が削減される。

Description

明 細 書
基準電圧発生回路
技術分野
[0001] 本発明は、電源電圧や温度の変動に拘わらず一定電圧を発生する基準電圧発生 回路に関し、特に、異常安定点で安定した場合にも、安定点を正常安定点に移行さ せるスタートアップ回路を備えたものに関する。
背景技術
[0002] 従来、電源電圧や温度の変動に拘わらず一定電圧を発生する基準電圧発生回路 は、アナログ デジタル変換器などのアナログ回路に広く用いられる。
[0003] このような基準電圧発生回路としては、図 7に示すように、バンドギャップリファレンス 回路 (以下、 BGR回路と略す) 30を有する。この BGR回路 30は、電流密度の異なる 2 個のダイオード素子 Dl、 D2と、 3個の抵抗素子 Rl、 R2、 R3と、基準電圧出力端子 Oに電流を供給する P型の第 1のトランジスタ Tr 1と、前記第 1のトランジスタ Tr 1に流 れるドレイン電流をカレントミラー構成によって決定する P型の第 2のトランジスタ Tr2 と、帰還型制御回路 31とを内蔵する。この帰還型制御回路 31は、差動増幅回路 32 と N型のトランジスタ Tr3とにより構成されて、前記第 2のトランジスタ Tr2のドレイン電 流を制御する。
[0004] 前記帰還型制御回路 31は、ダイオード D1の陽極と抵抗素子 R3との接続点をノー ド N1とし、 2個の抵抗素子 Rl、 R2の接続点をノード N2として、この 2つのノード Nl、 N2の両電圧が等しくなる安定点で動作が安定するように働く。例えば、ノード N1の 電圧がノード N2の電圧よりも大きい場合には、差動増幅回路 32によってトランジスタ Tr3のゲート電圧が上昇し、このトランジスタ Tr3のドレイン電流が増加して、第 2のト ランジスタ Tr2のドレイン電流が増加し、その結果、第 1のトランジスタ Trlのドレイン 電流 IIが増力!]して、基準電圧出力端子 Oの出力電圧が大きくなり、動作安定点まで 移動する。逆に、ノード N1の電圧がノード N2の電圧よりも小さい場合には、差動増 幅回路 32によってトランジスタ Tr3のゲート電圧が下降し、このトランジスタ Tr3のドレ イン電流が減少して、第 2のトランジスタ Tr2のドレイン電流が減少し、その結果、第 1 のトランジスタ Trlのドレイン電流 IIが減少して、基準電圧出力端子 Oの出力電圧が 小さくなり、動作安定点まで移動する。
[0005] 図 8は、このような基準電圧出力端子 Oの出力電圧と、ノード N1の電圧やノード N2 の電圧との関係を示す。同図から判るように、ノード N1の電圧は、基準電圧出力端 子 Oの所定の出力電圧以上の範囲では、その出力電圧値に拘わらずほぼ一定の電 圧になる。一方、ノード N2の電圧は、基準電圧出力端子 Oの出力電圧が大きくなる に従って、大きくなる。従って、ノード N1の電圧とノード N2の電圧と〖こは、交点（正常 安定点）が存在し、帰還型制御回路 31によって正常安定点で動作するようになる。 その結果、 BGR回路 30は電源電圧に依存しない出力電圧を作り出すことが可能と なる。
[0006] 正常安定点で動作している際の基準電圧出力端子 Oの出力電圧は次式で表され る。
[0007] 出力電圧 =Vd+kTZq'R2ZRl
•log (Is2/Isl -R2/R3)
ここで、 Vdはダイオード素子 D1の端子間電圧、 kはボルツマン定数、 Tは温度、 q は電子の電荷量、 Isl、 Is2はそれぞれダイオード素子 Dl、 D2の飽和電流である。 ダイオード素子 D1の端子間電圧 Vdは負の温度特性を持っため、抵抗素子 Rl、 R2 、 R3の抵抗値やダイオード素子の電流 Is 1、 Is2の温度特性をダイオード素子 D1の 端子間電圧 Vdの温度特性に対してキャンセルするように設定することにより、温度に 依存しな!ヽ出力電圧を作り出すことが可能となる。
[0008] 以上のように、 BGR回路 30は電源電圧や温度に依存しない出力電圧を作り出せる 特長がある。しかし、図 8から判るように、基準電圧出力端子 Oの出力電圧が小さい 範囲では、第 1のトランジスタ Trlから供給されるドレイン電流 IIが非常に少なぐノー ド N1の電圧とノード N2の電圧とが交わる異常安定点が存在する。このため、帰還型 制御回路 31はこの異常安定点で動作を安定させようと制御することがあり、その結果 、基準電圧出力端子 Oの出力電圧が接地電位付近となって、所望の電圧が出力さ れなくなる。そこで、基準電圧発生回路には、図 7に示すように、 BGR回路 30に、動 作が異常安定点に制御された場合にその異常安定点から正常安定点へと状態を移 行させるスタートアップ回路 40が備えられる。
[0009] 前記従来のスタートアップ回路 40は、特許文献 1に記載された構成であって、定電 流源 15からダイオード素子 16に電流を供給して、正常安定点判断用のダイオード電 圧を作成し、このダイオード電圧と BGR回路 30の基準電圧出力端子 Oの出力電圧と を比較回路 17で比較して、基準電圧出力端子 Oの出力電圧の方が小さい場合には 、異常安定点にあると判断して、 P型のトランジスタ 18を ONさせて、そのドレイン電流 を基準電圧出力端子 Oに供給して、出力電圧を上昇させるようにしている。また、例 えば特許文献 2に記載されるスタートアップ回路では、出力電圧を監視する電圧監 視回路を搭載し、この電圧監視回路が異常安定点にあると判断した場合には、基準 電圧出力端子 Oと前記ノード N1とに電圧を供給する構成を取っている。
[0010] このように、従来のスタートアップ回路では、基準電圧出力端子 Oの出力電圧を常 にモニターし、異常状態時に基準電圧出力端子 Oの電圧を上昇させて、異常安定点 から正常安定点に移行させて！/、る。
特許文献 1：特許第 3422706号公報 (第 1図）
特許文献 2 :特許第 3185698号公報 (第 1図）
発明の開示
発明が解決しょうとする課題
[0011] し力しながら、従来のスタートアップ回路では、基準電圧出力端子 Oの出力電圧を 常にモニターする必要があるため、そのモニター回路で常時電流を消費してしまう欠 点がある。例えば、特許文献 1においては、ダイオード電圧を発生させるための電流 源 15や、ダイオード電圧と出力電圧とを比較するための比較回路 17で電流が消費 されてしまう。また、特許文献 2では、基準電圧出力端子の出力電圧を監視する電圧 監視回路で電流が消費されてしまう。このような電流消費は、例えば、電池で駆動す る携帯機器に基準電圧発生回路を内蔵する場合には、携帯機器の使用時間を縮め てしまう欠点がある。
[0012] 更に、従来のスタートアップ回路では、モニター回路等に比較的多くの半導体素子 を使用している。例えば、図 7に示したスタートアップ回路 40に備える比較回路 17は 、具体的には、図 9に示すように多くの半導体素子を用いた差動増幅回路で実現さ れる。このため、このような多くの半導体素子を半導体基板上に実装するためには、 広い面積を確保する必要があり、コスト高となってしまう。
[0013] 以上の点に鑑み、本発明の目的は、基準電圧発生回路において、電流消費を増 カロさせることなぐまた、少ない素子数で小面積ィ匕を図り得るスタートアップ回路を提 供することにある。
課題を解決するための手段
[0014] 前記課題を解決するために、本発明の基準電圧発生回路は、例えば図 7に示した BGR回路において、カレントミラー回路を構成する第 1及び第 2の P型トランジスタの うち第 2の P型トランジスタ Tr2では、異常安定点でそのドレイン電流が零値になる点 に着目し、この状況で第 2の P型トランジスタ Tr2のドレイン電流をスタートアップ回路 で強制的に流し、その後、このドレイン電流の増大に伴い前記第 1の P型トランジスタ のドレイン電流が増大して、基準電圧出力端子の出力電圧が増大すると、前記第 2 の P型トランジスタ Tr2のドレイン電流の多くを帰還型制御回路に流して、スタートアツ プ回路に流れる電流を少なく制限することとする。
[0015] 具体的に、本発明の基準電圧発生回路は、基準電圧出力端子から一定電圧の基 準電圧を発生する基準電圧発生回路であって、陰極が接地電位に接続された第 1 のダイオード素子、前記第 1のダイオード素子とは電流密度が異なり、且つ陰極が接 地電位に接続された第 2のダイオード素子、前記第 2のダイオード素子の陽極に一 端が接続された第 1の抵抗素子、前記第 1の抵抗素子の他端に一端が接続され、他 端が前記基準電圧出力端子に接続された第 2の抵抗素子、前記第 1のダイオード素 子の陽極に一端が接続され、他端が前記基準電圧出力端子に接続された第 3の抵 抗素子、前記基準電圧出力端子に電流を供給する第 1の P型トランジスタ、ゲート端 子が自己のドレイン端子及び前記第 1の P型トランジスタのゲート端子に接続された 第 2の P型トランジスタ、及び、前記第 1のダイオード素子の陽極の電圧と前記第 1及 び第 2の抵抗素子同士の接続点の電圧とが等しくなるように前記第 2の P型トランジス タのドレイン電流を制御する帰還型制御回路を有するバンドギャップリファレンス回路 と、前記バンドギャップリファレンス回路の基準電圧出力端子の出力電圧が異常安定 点にあるとき正常安定点に移行させるスタートアップ回路とを備え、前記スタートアツ プ回路は、前記バンドギャップリファレンス回路の第 2の P型トランジスタのドレイン端 子と接地電位の間に配置され、前記第 2の P型トランジスタのドレイン電流がほぼ零 値のときにそのドレイン電流を増大させることを特徴とする。
[0016] 本発明は、前記基準電圧発生回路において、前記スタートアップ回路は、ゲート端 子が前記基準電圧出力端子に接続された P型トランジスタであることを特徴とする。
[0017] 本発明は、前記基準電圧発生回路において、前記スタートアップ回路は、ゲート端 子が前記基準電圧出力端子に接続された P型トランジスタと、前記 P型トランジスタの ソース端子と前記バンドギャップリファレンス回路の第 2の P型トランジスタのドレイン端 子との間に配置された電流発生素子とを有することを特徴とする。
[0018] 本発明は、前記基準電圧発生回路において、前記電流発生素子は、抵抗素子で あることを特徴とする。
[0019] 本発明は、前記基準電圧発生回路において、前記電流発生素子は、ダイオード素 子であることを特徴とする。
[0020] 本発明は、前記基準電圧発生回路において、前記電流発生素子は、ゲート端子が ドレイン端子に接続されたトランジスタであることを特徴とする。
[0021] 本発明は、前記基準電圧発生回路において、前記電流発生素子は、ゲート端子が 一定電圧に固定されたトランジスタであることを特徴とする。
[0022] 以上により、本発明では、バンドギャップリファレンス回路が異常安定点にある際に は、第 2の P型トランジスタのドレイン電流はほぼ零値である力 スタートアップ回路が そのドレイン電流を増大させるので、バンドギャップリファレンス回路では、第 1の P型 トランジスタのドレイン電流が増大して、基準電圧出力端子の出力電圧も上昇し、こ れに伴い帰還型制御回路が前記基準電圧出力端子の出力電圧を正常安定点で安 定するように制御する。この正常安定点では、第 2の P型トランジスタのドレイン電流の ほとんどは帰還型制御回路に流れ、スタートアップ回路に流れる電流値は少ないの で、電流消費は少ない。
[0023] 特に、本発明では、基準電圧出力端子が異常安定点にある際には、その基準電圧 出力端子の電圧は接地電位に近い電圧である力 この時、スタートアップ回路に備 える P型トランジスタは、ゲート ソース間電圧が大きくなるので、バンドギャップリファ レンス回路の第 2の P型トランジスタのドレイン電流を効果的に増加させ、その結果、 基準電圧出力端子の出力電圧が素早く上昇して、帰還型制御回路が正常安定点で 動作するように制御する。
[0024] また、本発明では、スタートアップ回路力 P型トランジスタと電流発生素子との直列 回路により構成されるので、このスタートアップ回路に流れる電流の値を、バンドギヤ ップリファレンス回路の正常安定点での第 1の P型トランジスタのドレイン電流の値より も小値に制限できるので、正常安定点での動作を容易に確保できる。
発明の効果
[0025] 以上説明したように、本発明の基準電圧発生回路によれば、実質的に消費電流の 増加なしにスタートアップ機能を実現できると共に、従来必要であった比較回路ゃ電 圧監視回路などの比較的複雑な回路を不要にして、素子数を削減できてレイアウト 面積を削減でき、コンパクトィ匕及び低コストィ匕を図ることができる。
図面の簡単な説明
[0026] [図 1]本発明の第 1の実施形態の基準電圧発生回路を示す回路図である。
[図 2]同基準電圧発生回路において、異常安定点から正常安定点に移行する過程 の出力電圧、トランジスタのドレイン電流等の変化の様子を示す図である。
[図 3]本発明の第 2の実施形態の基準電圧発生回路を示す回路図である。
[図 4]本発明の第 3の実施形態の基準電圧発生回路を示す回路図である。
[図 5]本発明の第 4の実施形態の基準電圧発生回路を示す回路図である。
[図 6]同実施形態の基準電圧発生回路の変形例を示す回路図である。
[図 7]従来の基準電圧発生回路の一例を示す回路図である。
[図 8]バンドギャップリファレンス回路の異常安定点及び正常安定点を説明する図で ある。
[図 9]従来の基準電圧発生回路のスタートアップ回路で使用される差動増幅回路の 構成を示す回路図である。
符号の説明
[0027] 1 BGR回路
2、 2A— 2D プルダウン回路（スタートアップ回路） Dl 第 1のダイオード素子
D2 第 2のダイオード素子
D3 ダイオード素子 (電流発生素子)
Rl 第 1の抵抗素子
R2 第 2の抵抗素子
R3 第 3の抵抗素子
R4 抵抗素子 (電流発生素子）
O 基準電圧出力端子
Trl 第 1の P型トランジスタ
Tr2 第 2の P型トランジスタ
Tr3 トランジスタ
Tr4 P型トランジスタ
Tr5、 Tr6 P型トランジスタ (電流発生素子）
11 帰還型制御回路
14 差動増幅回路
発明を実施するための最良の形態
[0028] 以下、本発明の実施形態を図面に基づいて説明する。
[0029] (第 1の実施形態）
図 1は、本発明の第 1の実施形態の基準電圧発生回路を示す。
[0030] 同図において、 1は BGR回路、 2はスタートアップ回路としてのプルダウン回路であ る。前記 BGR回路 1は、一定電圧の基準電圧を出力する基準電圧出力端子 Oを持 つ。
[0031] 前記 BGR回路 1において、 D1は第 1のダイオード素子、 D2は第 2のダイオード素 子、 R1は第 1の抵抗素子、 R2は第 2の抵抗素子、 R3は第 3の抵抗素子、 Trlは P型 の第 1のトランジスタ、 Tr2は P型の第 2のトランジスタ、 11は帰還型制御回路である。 前記第 1のダイオード素子 D1の陰極は接地電位に接続される。また、前記第 2のダ ィオード素子 D2は、その電流密度が前記第 1のダイオード素子 D1の電流密度とは 異なり、その陰極は接地電位に接続される。前記第 1の抵抗素子 R1は、その一端が 前記第 2のダイオード素子 D2の陽極に接続され、その他端は前記第 2の抵抗素子 R 2の一端に接続される。第 2の抵抗素子 R2の他端は、前記基準電圧出力端子 Oに 接続される。更に、第 3の抵抗素子 R3は、その一端が前記第 1のダイオード素子 D1 の陽極に接続され、他端は前記基準電圧出力端子 Oに接続される。
[0032] 更に、前記第 1の P型トランジスタ Trlは、そのソース端子が電源に接続され、そのド レイン端子が前記基準電圧出力端子 Oに接続されて、基準電圧出力端子 Oに電流 を供給する。前記第 2の P型トランジスタ Tr2は、前記第 1の P型トランジスタ Trlと共 にカレントミラー回路を構成し、そのソース端子は前記電源に接続され、そのゲート端 子は自己のドレイン端子と前記第 1の P型トランジスタ Trlのゲート端子とに接続され ていて、前記第 1の P型トランジスタ Trlに流れるドレイン電流 IIを決定する。また、前 記帰還型制御回路 11は、前記第 1のダイオード D1の陽極 (以下、ノード N1という）の 電圧と前記第 1及び第 2の抵抗素子 Rl、 R2同士の接続点（以下、ノード N2という）の 電圧とが等しくなるように前記第 2の P型トランジスタ Tr2のドレイン電流 12を制御する ものであって、 N型のトランジスタ Tr3と、差動増幅回路 14とを有する。このトランジス タ Tr3は、そのソース端子が接地電位に接続され、そのドレイン端子が前記第 2の P 型トランジスタ Tr2のドレイン端子 (以下、ノード N3という）に接続される。また、前記差 動増幅回路 14は、前記前記 2つのノード Nl、 N2の電圧を入力し、その出力は前記 トランジスタ Tr3のゲート端子に与えられる。
[0033] 更に、前記プルダウン回路 2は、前記 BGR回路 1の基準電圧出力端子 Oの出力電 圧が、図 8に示した異常安定点にあるときに正常安定点に移行させるものであって、 P型のトランジスタ Tr4を有する。このトランジスタ Tr4は、前記 BGR回路 1の第 2の P 型トランジスタ Tr2のドレイン端子 (即ち、ノード N3)と接地電位の間に配置され、その ゲート端子は、前記 BGR回路 1の基準電圧出力端子 Oに接続されていて、前記 BG R回路 1の第 2の P型トランジスタ Tr2のドレイン電流 12がほぼ零値のときにそのドレイ ン電流 12を増大させる。
[0034] 次に、本実施形態の動作を説明する。ここでは、第 1の P型トランジスタ Trlと第 2の P型トランジスタ Tr2の両サイズが等しぐカレントミラー構成によって両トランジスタ Tr 1、 Tr2のドレイン電流 II、 12について、 II =12の関係が成立しているとする。以下、 BGR回路 1が異常安定点にあって、正常安定点に移行する動作を図 1及び図 2を用 いて説明する。
[0035] 最初、異常安定点にある状態では、基準電圧出力端子 Oの出力電圧は、接地電位 に近い電圧となる。この時、帰還型制御回路 11の差動増幅回路 14の出力端子の電 圧、即ち、トランジスタ Tr3のゲート端子（ノード N4)の電圧は OVになっていて、トラン ジスタ Tr3がオフしている。このため、このトランジスタ Tr3のドレイン電流 13は、 13=1 2=11 =0(A)となる。従って、基準電圧出力端子 Oの出力電圧は、接地電位に保た れたままである。また、第 2の P型トランジスタ Tr2のドレイン端子は、トランジスタ Tr3 がオフして 、るので、電源電位にプルアップされる。
[0036] 前記のように BGR回路 1が異常安定点にある際に、プルダウン回路 2では、 P型のト ランジスタ Tr4のゲート端子が接地電位、そのソース端子が電源電位であって、ゲー トーソース間電圧が電源電位になるので、このトランジスタ Tr4はオンして、 BGR回路 1の第 2の P型トランジスタ Tr2から電流 12 (=14)を流し始める。 BGR回路 1の第 1の P型トランジスタ Trlは、第 2の P型トランジスタ Tr2の電流 12をカレントミラーして!/、る ので、第 1の P型トランジスタ Trlにも電流 IIが流れ始めて、基準電圧出力端子 Oの 出力電圧は、異常安定点と正常安定点の中間電圧まで立ち上がる。
[0037] そして、基準電圧出力端子 Oの出力電圧が中間電圧まで立ち上がって、ノード N1 の電圧〉ノード N2の電圧となると、帰還型制御回路 11の差動増幅回路 14がノード N1の電圧 =ノード N2の電圧となるように、 N型のトランジスタ Tr3のゲート電圧を上 昇させる。ここで、前記差動増幅回路 14は、消費電流を削減するために一般的に応 答速度が遅ぐトランジスタ Tr3のゲート端子 (ノード N4)の電圧がその閾値電圧を超 えるまでの間、そのドレイン電流 13は、 13 = 0である。この期間が図 2の過渡状態（1) に対応する。
[0038] その後、トランジスタ Tr3のゲート電圧がそのトランジスタ Tr3の閾値電圧を超えると 、ドレイン電流 13が流れ出して、第 1の P型トランジスタ Trlのドレイン電流 IIが増加を 始め、基準電圧出力端子 Oの出力電圧が上昇する。基準電圧出力端子 Oの出力電 圧が上昇すると、それに伴い、プルダウン回路 2のトランジスタ Tr4のゲート ソース間 電圧が小さくなるので、トランジスタ Tr4のドレイン電流 14は小さくなる。この期間が図 2の過渡状態（2)に対応する。
[0039] そして、基準電圧出力端子 Oの出力電圧が正常安定点となる電圧になると、差動 増幅回路 14がトランジスタ Tr3のゲート電圧を上げる制御を止めるので、基準電圧出 力端子 Oの出力電圧は一定となる。この期間が図 2の正常状態に対応する。この時、 4個のトランジスタ Trl一 Tr4のドレイン電流 II一 14は、 II =12=13+14となり、プル ダウン回路 2で消費されるドレイン電流 14の電流増加分は、 BGR回路 1のトランジスタ Tr3のドレイン電流 13の電流減少分と等しくなり、実質的に電流増加なしでスタートァ ップ機能が実現できて 、ることとなる。
[0040] このように、 BGR回路 1の第 2の P型トランジスタ Tr2のドレイン電流 12を、帰還型制 御回路 11で制御される電流 13以外に、プルダウン回路 2にも流し、プルダウン回路 2 に流れる電流 14が増加すると、帰還型制御回路 11で制御される電流 13を減少させ、 逆に、プルダウン回路 2に流れる電流 14が減少すると、その分、帰還型制御回路 11 で制御される電流 13を増加させることにより、常に正常安定点で動作することが可能 になる。
[0041] ここで、プルダウン回路 2は、 1個のトランジスタ Tr4で実現できるので、レイアウト面 積の削減効果は大きい。
[0042] (第 2の実施形態）
次に、本発明の第 2の実施形態を図 3に示す。
[0043] 前記第 1の実施形態では、 BGR回路 1において正常状態で必要な第 1の P型トラン ジスタ Trlのドレイン電流 IIよりも、プルダウン回路 2に流れる電流 14の方が大きくな れば、第 1の P型トランジスタ Trlのドレイン電流 IIは、正常状態で必要な電流値以上 の電流値となって、正常安定点で動作しなくなる。これを避けるために、プルダウン回 路 2に流れる電流 14<正常状態での第 1の P型トランジスタ Trlのドレイン電流 IIとな るように、プルダウン回路 2の P型トランジスタ Tr4のトランジスタサイズを最適化する 必要がある。しかし、異常安定点での P型トランジスタ Tr4に流れる電流 14は、そのゲ 一トーソース間電圧を決定する電源電圧の 2乗に比例する。また、トランジスタは一般 的に製造工程が複雑であり、ドレイン電流はばらつき易い欠点がある。このため、上 述の電流 14< (正常状態の II電流）を満たすように、 P型トランジスタ Tr4のサイズを 決定することは比較的難 、。
[0044] そこで、本実施形態では、図 3に示すように、プルダウン回路 2Aに、 P型トランジス タ Tr4に加えて、抵抗素子 (電流発生素子) R4を設けている。この抵抗素子 R4は、 一端が P型トランジスタ Tr4のソース端子に接続され、他端力 ¾GR回路 1の第 2の P 型トランジスタ Tr2のドレイン端子 (ノード N3)に接続される。
[0045] 本実施形態では、プルダウン回路 2Aによるスタートアップ機能の基本的な原理は 第 1の実施形態と同一である。本実施形態では、プルダウン回路 2Aに流れる電流 14 は、抵抗素子 R4の抵抗値で決定される。すなわち、プルダウン回路 2Aに流れる電 流 14は、
ノード N3の電圧—
(基準電圧出力端子 Oの出力電圧—トランジスタ Tr4の閾値電圧）
を抵抗素子 R4の抵抗値で除算した値になって、ノード N3の電圧を決定する電源電 圧の 1乗に比例するようになる。そのため、上述の電流 14< (正常状態の II電流）の 関係を満たす設計の容易化が図れる。
[0046] (第 3の実施形態）
続いて、本発明の第 3の実施形態を図 4に示す。
[0047] 本実施形態では、プルダウン回路 2Bを、 P型トランジスタ Tr4とダイオード素子 (電 流発生素子) D3との直列接続により構成している。ダイオード素子 D3は、その陽極 力 ¾GR回路 1のノード N3に接続され、陰極が P型トランジスタ Tr4のソース端子に接 続される。その他の構成は、第 1の実施形態と同様であるので、同一部分に同一符 号を付してその説明を省略する。
[0048] 本実施形態では、プルダウン回路 2Bに流れる電流 14は、
ノード N3の電圧—
(基準電圧出力端子 Oの出力電圧—トランジスタ Tr4の閾値電圧）
をダイオード素子 D3の端子間インピーダンスで除算した値になって、前記第 2の実 施形態の抵抗素子 R4を使用する場合に比して、 BGR回路 1のノード N3の電圧を決 定する電源依存性が大きくなるが、ダイオード素子 D3は、一般的にばらつきが少な いので、上述の電流 14< (正常状態の II電流）を満たす設計のより一層の容易化が 図れる。
[0049] (第 4の実施形態）
次に、本発明の第 4の実施形態を図 5に示す。
[0050] 本実施形態では、プルダウン回路 2Cを、 P型トランジスタ Tr4と他の P型トランジスタ
(電流発生素子) Tr5との直列接続により構成している。前記 P型トランジスタ Tr5は、 そのソース端子が BGR回路 1のノード N3に接続され、ドレイン端子が自己のゲート 端子と前記 P型トランジスタ Tr4のソース端子とに接続されている。
[0051] 本実施形態では、プルダウン回路 2Cに流れる電流 14は、
ノード N3の電圧—
(基準電圧出力端子 Oの出力電圧—トランジスタ Tr4の閾値電圧） をトランジスタ Tr5のソース ドレイン端子間インピーダンスで除算した値になる。本実 施形態では、 2個のトランジスタ Tr4、 Tr5だけでプルダウン回路 2Cを設計できるの で、第 2及び第 3の実施形態のように抵抗素子 R4やダイオード素子 D3の特性を検 討する必要がない。
[0052] 尚、本実施形態では、トランジスタ Tr5のゲート端子をドレイン端子に接続したが、 図 6に示すように、ゲート端子をグランド等の一定の固定電圧に接続したトランジスタ（ 電流発生素子) Tr6を設けて、このトランジスタ Tr6のソース ドレイン間インピーダン スを使用しても、前記第 3の実施形態と同様の機能を実現できる。
産業上の利用可能性
[0053] 以上説明したように、本発明は、消費電流を増加させることなぐまた少ない素子数 でもってスタートアップ機能を実現することが可能であるので、携帯機器等に使用す る場合に電池の寿命を延ばすことが可能であると共に、レイアウト面積を有効に削減 できて、コンパクトィ匕及び低コスト化に有効な基準電圧発生回路等として有用である

Claims

請求の範囲
[1] 基準電圧出力端子から一定電圧の基準電圧を発生する基準電圧発生回路であつ て、
陰極が接地電位に接続された第 1のダイオード素子、
前記第 1のダイオード素子とは電流密度が異なり、且つ陰極が接地電位に接続さ れた第 2のダイオード素子、
前記第 2のダイオード素子の陽極に一端が接続された第 1の抵抗素子、 前記第 1の抵抗素子の他端に一端が接続され、他端が前記基準電圧出力端子に 接続された第 2の抵抗素子、
前記第 1のダイオード素子の陽極に一端が接続され、他端が前記基準電圧出力端 子に接続された第 3の抵抗素子、
前記基準電圧出力端子に電流を供給する第 1の P型トランジスタ、
ゲート端子が自己のドレイン端子及び前記第 1の P型トランジスタのゲート端子に接 続された第 2の P型トランジスタ、及び、
前記第 1のダイオード素子の陽極の電圧と前記第 1及び第 2の抵抗素子同士の接 続点の電圧とが等しくなるように前記第 2の P型トランジスタのドレイン電流を制御する 帰還型制御回路を有するバンドギャップリファレンス回路と、
前記バンドギャップリファレンス回路の基準電圧出力端子の出力電圧が異常安定 点にあるとき正常安定点に移行させるスタートアップ回路とを備え、
前記スタートアップ回路は、前記バンドギャップリファレンス回路の第 2の P型トラン ジスタのドレイン端子と接地電位の間に配置され、前記第 2の P型トランジスタのドレイ ン電流がほぼ零値のときにそのドレイン電流を増大させる
ことを特徴とする基準電圧発生回路。
[2] 請求項 1記載の基準電圧発生回路において、
前記スタートアップ回路は、ゲート端子が前記基準電圧出力端子に接続された P型 トランジスタである
ことを特徴とする基準電圧発生回路。
[3] 請求項 1記載の基準電圧発生回路において、 前記スタートアップ回路は、
ゲート端子が前記基準電圧出力端子に接続された P型トランジスタと、 前記 P型トランジスタのソース端子と前記バンドギャップリファレンス回路の第 2の P 型トランジスタのドレイン端子との間に配置された電流発生素子とを有する
ことを特徴とする基準電圧発生回路。
[4] 請求項 3記載の基準電圧発生回路において、
前記電流発生素子は、抵抗素子である
ことを特徴とする基準電圧発生回路。
[5] 請求項 3記載の基準電圧発生回路において、
前記電流発生素子は、ダイオード素子である
ことを特徴とする基準電圧発生回路。
[6] 請求項 3記載の基準電圧発生回路において、
前記電流発生素子は、ゲート端子がドレイン端子に接続されたトランジスタである ことを特徴とする基準電圧発生回路。
[7] 請求項 3記載の基準電圧発生回路において、
前記電流発生素子は、ゲート端子が一定電圧に固定されたトランジスタである ことを特徴とする基準電圧発生回路。
PCT/JP2005/002159 2004-04-16 2005-02-14 基準電圧発生回路 WO2005101156A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US10/588,191 US7495504B2 (en) 2004-04-16 2005-02-14 Reference voltage generation circuit
JP2006512274A JPWO2005101156A1 (ja) 2004-04-16 2005-02-14 基準電圧発生回路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004122075 2004-04-16
JP2004-122075 2004-04-16

Publications (1)

Publication Number Publication Date
WO2005101156A1 true WO2005101156A1 (ja) 2005-10-27

Family

ID=35150165

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/002159 WO2005101156A1 (ja) 2004-04-16 2005-02-14 基準電圧発生回路

Country Status (4)

Country Link
US (1) US7495504B2 (ja)
JP (1) JPWO2005101156A1 (ja)
CN (1) CN1926491A (ja)
WO (1) WO2005101156A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010506282A (ja) * 2006-10-04 2010-02-25 アイティーアイ スコットランド リミテッド バンドギャップ回路用スタートアップ回路
JP2010514350A (ja) * 2006-12-22 2010-04-30 インテル コーポレイション 供給独立バイアスのための起動回路
CN104062999A (zh) * 2013-03-21 2014-09-24 中国人民解放军理工大学 自启动高匹配带隙基准电压源芯片设计

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728574B2 (en) * 2006-02-17 2010-06-01 Micron Technology, Inc. Reference circuit with start-up control, generator, device, system and method including same
US7714563B2 (en) * 2007-03-13 2010-05-11 Analog Devices, Inc. Low noise voltage reference circuit
CN101464698B (zh) * 2007-12-19 2010-08-11 上海华虹Nec电子有限公司 电源电路及电源供给方法
CN101482761B (zh) * 2008-01-09 2010-09-01 辉芒微电子（深圳）有限公司 基准源启动电路
JP5123679B2 (ja) * 2008-01-28 2013-01-23 ルネサスエレクトロニクス株式会社 基準電圧生成回路及びその起動制御方法
CN101571727B (zh) * 2009-06-11 2012-10-10 四川和芯微电子股份有限公司 一种电流型带隙基准源电路启动电路
US8049549B2 (en) * 2010-02-26 2011-11-01 Freescale Semiconductor, Inc. Delta phi generator with start-up circuit
US8729951B1 (en) * 2012-11-27 2014-05-20 Freescale Semiconductor, Inc. Voltage ramp-up protection
CN104697658B (zh) * 2013-12-10 2017-08-08 展讯通信（上海）有限公司 一种传感器电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000181554A (ja) * 1998-12-15 2000-06-30 Matsushita Electric Ind Co Ltd 基準電圧発生回路のスタートアップ回路
JP2003131749A (ja) * 2001-10-26 2003-05-09 Oki Electric Ind Co Ltd バンドギャップ基準電圧回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3185698B2 (ja) 1997-02-20 2001-07-11 日本電気株式会社 基準電圧発生回路
JP3031313B2 (ja) * 1997-09-11 2000-04-10 日本電気株式会社 半導体回路
US6201435B1 (en) * 1999-08-26 2001-03-13 Taiwan Semiconductor Manufacturing Company Low-power start-up circuit for a reference voltage generator
US6891433B2 (en) * 2003-07-11 2005-05-10 Linear Technologies Corporation Low voltage high gain amplifier circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000181554A (ja) * 1998-12-15 2000-06-30 Matsushita Electric Ind Co Ltd 基準電圧発生回路のスタートアップ回路
JP2003131749A (ja) * 2001-10-26 2003-05-09 Oki Electric Ind Co Ltd バンドギャップ基準電圧回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010506282A (ja) * 2006-10-04 2010-02-25 アイティーアイ スコットランド リミテッド バンドギャップ回路用スタートアップ回路
JP2010514350A (ja) * 2006-12-22 2010-04-30 インテル コーポレイション 供給独立バイアスのための起動回路
CN104062999A (zh) * 2013-03-21 2014-09-24 中国人民解放军理工大学 自启动高匹配带隙基准电压源芯片设计

Also Published As

Publication number Publication date
US7495504B2 (en) 2009-02-24
US20070132505A1 (en) 2007-06-14
JPWO2005101156A1 (ja) 2008-03-06
CN1926491A (zh) 2007-03-07

Similar Documents

Publication Publication Date Title
WO2005101156A1 (ja) 基準電圧発生回路
US9239584B2 (en) Self-adjustable current source control circuit for linear regulators
JP4774247B2 (ja) 電圧レギュレータ
US8269477B2 (en) Reference voltage generation circuit
JP3825300B2 (ja) 内部降圧回路
US7151365B2 (en) Constant voltage generator and electronic equipment using the same
JP5353548B2 (ja) バンドギャップレファレンス回路
KR100460721B1 (ko) 전력 증폭기의 동작전류 제어 회로
US20100164467A1 (en) Reference voltage generation circuit
US20030011247A1 (en) Power supply device
US5811861A (en) Semiconductor device having a power supply voltage step-down circuit
JPH10133754A (ja) レギュレータ回路及び半導体集積回路装置
TWI381169B (zh) 電壓穩壓電路
JP2006133935A (ja) 電源装置、及び携帯機器
JP2009003660A (ja) ボルテージレギュレータ
JP2005148942A (ja) 定電圧回路
JP5241523B2 (ja) 基準電圧生成回路
JP2007014176A (ja) 多電源供給回路および多電源供給方法
JP2006133936A (ja) 電源装置、及び携帯機器
JP2004086750A (ja) バンドギャップ回路
JP2006163814A (ja) 電源回路
US7939883B2 (en) Voltage regulating apparatus having a reduced current consumption and settling time
US7843183B2 (en) Real time clock (RTC) voltage regulator and method of regulating an RTC voltage
JP5068631B2 (ja) 定電圧回路
JP2005234674A (ja) 基準電圧発生回路

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SM SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IS IT LT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

DPEN Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed from 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2006512274

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2007132505

Country of ref document: US

Ref document number: 10588191

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 200580006448.3

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

WWW Wipo information: withdrawn in national office

Country of ref document: DE

122 Ep: pct application non-entry in european phase
WWP Wipo information: published in national office

Ref document number: 10588191

Country of ref document: US