JP2012191705A

JP2012191705A - 電源切換回路

Info

Publication number: JP2012191705A
Application number: JP2011051248A
Authority: JP
Inventors: Jun Miyanoiri; 純宮野入
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2011-03-09
Filing date: 2011-03-09
Publication date: 2012-10-04
Anticipated expiration: 2031-03-09
Also published as: US8451049B2; TWI542984B; CN102684292B; US20120229172A1; TW201301014A; JP5685115B2; KR20120103490A; KR101743311B1; CN102684292A

Abstract

【課題】回路規模の小さい電源切換回路を提供する。
【解決手段】ディテクタ１１が、入力電源電圧である電圧Ｖ１が検出電圧ＶＤＥＴよりも高いことを検出する。制御回路４１は、ダイオードオア回路４２が出力する電圧Ｖ４で動作し、入力電源電圧である電圧Ｖ２をＰＭＯＳトランジスタ１７のゲートに供給し、電圧Ｖ３をＰＭＯＳトランジスタ１８のゲートに供給し、接地電圧をＰＭＯＳトランジスタ１９のゲートに供給する。すると、ＰＭＯＳトランジスタ１７〜１８はオフし、ＰＭＯＳトランジスタ１９はオンする。この時、第一端子Ｔ１の電圧Ｖ１が、出力電源電圧である電圧Ｖ３として第三端子Ｔ３から出力される。このようにすると、ディテクタ１１が１つだけ使用されるので、電源切換回路の回路規模が小さい。
【選択図】図１

Description

本発明は、電源切換回路に関する。

従来の電源切換回路について説明する。図４は、従来の電源切換回路を示す回路図である。

ディテクタ３１は、電圧ＶＣＣと電圧ＶＢＫとを比較し、比較結果に基づき、選択回路３３を制御する。この比較結果に基づき、選択回路３３は、電圧ＶＣＣと電圧ＶＢＫとの内の高い方を選択し、選択された電圧を電圧ＶＣＨとしてディテクタ３１〜３２及び切換回路３４に供給する。

ディテクタ３２は、電圧ＶＣＣと検出電圧ＶＤＥＴとを比較し、比較結果に基づき、切換回路３４を制御する。具体的には、電圧ＶＣＣが検出電圧ＶＤＥＴよりも高いと、ディテクタ３２はハイレベルの出力電圧を出力することにより、切換回路３４はディテクタ３１〜３２及び電源切換回路の出力端子に電圧ＶＣＣを電圧ＶＯＵＴとして出力する。また、電圧ＶＣＣが検出電圧ＶＤＥＴよりも低いと、ディテクタ３２はローレベルの出力電圧を出力することにより、切換回路３４はディテクタ３１〜３２及び電源切換回路の出力端子に電圧ＶＢＫを電圧ＶＯＵＴとして出力する（例えば、特許文献１参照）。

特開２００８−０８６１００号公報

しかし、従来の技術では、２つのディテクタ３１〜３２が使用されるので、電源切換回路の回路規模が大きくなってしまう。

本発明は、上記課題に鑑みてなされ、回路規模の小さい電源切換回路を提供する。

本発明は、上記課題を解決するため、第一電圧を入力される第一端子、第二電圧を入力される第二端子、第三電圧を出力する第三端子、及び、第四電圧を出力する第四端子を備える電源切換回路において、入力端子が第一端子に接続されるディテクタと、入力端子がディテクタの出力端子に接続される制御回路と、第一入力端子が第一端子に接続され、第二入力端子が第二端子に接続され、出力端子が第四端子に接続されるダイオードオア回路と、ゲートが制御回路の第一出力端子に接続され、第二端子と第三端子との間に設けられる第一ＭＯＳトランジスタと、ゲートが制御回路の第二出力端子に接続され、第二端子と第三端子との間に設けられる第二ＭＯＳトランジスタと、ゲートが制御回路の第三出力端子に接続され、第一端子と第三端子との間に設けられる第三ＭＯＳトランジスタと、を備え、ディテクタが、第一電圧が検出電圧よりも高いことを検出すると、制御回路は、ダイオードオア回路が出力する第四電圧で動作し、第一ＭＯＳトランジスタのソース電圧及びバックゲート電圧と等しい電圧を、第一ＭＯＳトランジスタのゲートに供給し、第二ＭＯＳトランジスタのソース電圧及びバックゲート電圧と等しい電圧を、第二ＭＯＳトランジスタのゲートに供給し、第三ＭＯＳトランジスタがオンする電圧を、第三ＭＯＳトランジスタのゲートに供給し、ディテクタが、第一電圧が前記検出電圧よりも低いことを検出すると、制御回路は、第一ＭＯＳトランジスタがオンする電圧を、第一ＭＯＳトランジスタのゲートに供給し、第二ＭＯＳトランジスタがオンする電圧を、第二ＭＯＳトランジスタのゲートに供給し、第三ＭＯＳトランジスタのソース電圧及びバックゲート電圧と等しい電圧を、第三ＭＯＳトランジスタのゲートに供給する、ことを特徴とする電源切換回路を提供する。

本発明では、ディテクタが１つだけ使用されるので、電源切換回路の回路規模が小さい。

本実施形態の電源切換回路を示す回路図である。本実施形態の電源切換回路の他の例を示す回路図である。本実施形態の電源切換回路の他の例を示す回路図である。従来の電源切換回路を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。

まず、電源切換回路の構成について説明する。図１は、本実施形態の電源切換回路を示す回路図である。

電源切換回路は、ディテクタ１１、レベルシフタ１２〜１５、インバータ１６、ＰＭＯＳトランジスタ１７〜１９、及び、ダイオード２１〜２２を備える。レベルシフタ１２〜１５及びインバータ１６は、制御回路４１を構成する。ダイオード２１〜２２は、ダイオードオア回路４２を構成する。また、電源切換回路は、第一端子Ｔ１、第二端子Ｔ２、第三端子Ｔ３、及び、第四端子Ｔ４を備える。

ディテクタ１１の入力端子は、第一端子Ｔ１に接続される。レベルシフタ１２の入力端子は、ディテクタ１１の出力端子に接続され、出力端子は、レベルシフタ１３〜１４の入力端子に接続され、また、レベルシフタ１５の入力端子にインバータ１６を介して接続される。つまり、制御回路４１の入力端子は、ディテクタ１１の出力端子に接続される。

ダイオード２１のアノードは、第二端子Ｔ２に接続され、カソードは、第四端子Ｔ４に接続される。ダイオード２２のアノードは、第一端子Ｔ１に接続され、カソードは、第四端子Ｔ４に接続される。つまり、ダイオードオア回路４２の第一入力端子は、第一端子Ｔ１に接続され、第二入力端子は、第二端子Ｔ２に接続され、出力端子は、第四端子Ｔ４に接続される。

ＰＭＯＳトランジスタ１７のゲートは、レベルシフタ１３の出力端子に接続され、ソース及びバックゲートは、第二端子Ｔ２に接続され、ドレインは、ＰＭＯＳトランジスタ１８のドレインに接続される。ＰＭＯＳトランジスタ１８のゲートは、レベルシフタ１４の出力端子に接続され、ソース及びバックゲートは、第三端子Ｔ３に接続される。ＰＭＯＳトランジスタ１９のゲートは、レベルシフタ１５の出力端子に接続され、ソース及びバックゲートは、第三端子Ｔ３に接続され、ドレインは、第一端子Ｔ１に接続される。つまり、制御回路４１の第一出力端子と第二出力端子と第三出力端子とは、ＰＭＯＳトランジスタ１７〜１９のゲートにそれぞれ接続される。

ディテクタ１１及びレベルシフタ１２は、第一端子Ｔ１（ディテクタ１１にとっての電源端子、及び、レベルシフタ１２にとっての入力側電源端子）と接地端子との間にそれぞれ設けられる。インバータ１６及びレベルシフタ１３〜１５は、第四端子Ｔ４（インバータ１６にとっての電源端子、及び、レベルシフタ１３〜１５にとっての入力側電源端子）と接地端子との間にそれぞれ設けられる。第四端子Ｔ４はレベルシフタ１２の出力側電源端子に接続される。第二端子Ｔ２はレベルシフタ１３の出力側電源端子に接続される。第三端子Ｔ３はレベルシフタ１４〜１５の出力側電源端子に接続される。

ディテクタ１１が、入力電源電圧である電圧Ｖ１が検出電圧ＶＤＥＴよりも高いことを検出する。制御回路４１は、ダイオードオア回路４２が出力する電圧Ｖ４で動作し、入力電源電圧である電圧Ｖ２をＰＭＯＳトランジスタ１７のゲートに供給し、電圧Ｖ３をＰＭＯＳトランジスタ１８のゲートに供給し、接地電圧をＰＭＯＳトランジスタ１９のゲートに供給する。すると、ＰＭＯＳトランジスタ１７〜１８はオフし、ＰＭＯＳトランジスタ１９はオンする。この時、第一端子Ｔ１の電圧Ｖ１が、出力電源電圧である電圧Ｖ３として第三端子Ｔ３から出力される。

ディテクタ１１が、入力電源電圧である電圧Ｖ１が検出電圧ＶＤＥＴよりも低いことを検出する。制御回路４１は、接地電圧をＰＭＯＳトランジスタ１７〜１８のゲートにそれぞれ供給し、電圧Ｖ３をＰＭＯＳトランジスタ１９のゲートに供給する。すると、ＰＭＯＳトランジスタ１７〜１８はオンし、ＰＭＯＳトランジスタ１９はオフする。この時、入力電源電圧である第二端子Ｔ２の電圧Ｖ２が、出力電源電圧である電圧Ｖ３として第三端子Ｔ３から出力される。

次に、電源切換回路の動作について説明する。

ここで、ダイオード２１〜２２の電圧降下は、０．５Ｖであるとする。また、検出電圧ＶＤＥＴは、２．５Ｖであるとする。また、電圧Ｖ１が検出電圧ＶＤＥＴ（２．５Ｖ）よりも高いと、ディテクタ１１は電圧Ｖ１を出力し、低いと、接地電圧（０Ｖ）を出力するとする。

［電圧Ｖ１がディテクタ１１の検出電圧ＶＤＥＴよりも高い場合の動作］ここで、入力電源電圧である電圧Ｖ１が３．０Ｖであり、入力電源電圧である電圧Ｖ２が０Ｖであるとする。電圧Ｖ１が３．０Ｖであるので、ダイオード２２による電圧降下により、電圧Ｖ４は２．５Ｖになる。

電圧Ｖ１が３．０Ｖであるので、ディテクタ１１は電圧Ｖ１（３．０Ｖ）を出力する。すると、レベルシフタ１２は、電圧Ｖ１を電圧Ｖ４に電圧変換して電圧Ｖ４（２．５Ｖ）を出力し、レベルシフタ１３は、電圧Ｖ４を電圧Ｖ２に電圧変換して電圧Ｖ２（０Ｖ）を出力し、レベルシフタ１４は、電圧Ｖ４を電圧Ｖ３に電圧変換して電圧Ｖ３を出力する。また、インバータ１６の入力電圧はハイレベルであるので、インバータ１６は接地電圧（０Ｖ）を出力する。

すると、ＰＭＯＳトランジスタ１７〜１８のゲート・ソース間電圧が０Ｖになるので、ＰＭＯＳトランジスタ１７〜１８がオフし、第二端子Ｔ２と第三端子Ｔ３とは電気的に遮断される。この時、ＰＭＯＳトランジスタ１７〜１８の寄生ダイオードによっても、第二端子Ｔ２と第三端子Ｔ３とは電気的に遮断される。

また、インバータ１６の出力電圧は０Ｖであるので、レベルシフタ１５の出力電圧も０Ｖになる。よって、ＰＭＯＳトランジスタ１９はオンするので、電圧Ｖ３は電圧Ｖ１（３．０Ｖ）と等しくなる。この電圧（Ｖ３＝Ｖ１）は、他の回路に、その回路の電源電圧として供給される。つまり、電圧Ｖ１がディテクタ１１の検出電圧ＶＤＥＴよりも高い場合、第一端子Ｔ１の電圧Ｖ１が出力電源電圧である電圧Ｖ３として第三端子Ｔ３から出力される。

［電圧Ｖ１がディテクタ１１の検出電圧ＶＤＥＴよりも低い場合の動作］ここで、入力電源電圧である電圧Ｖ１が０Ｖであり、入力電源電圧である電圧Ｖ２が２．５Ｖであるとする。電圧Ｖ２が２．５Ｖであるので、ダイオード２１による電圧降下により、電圧Ｖ４は２．０Ｖになる。

電圧Ｖ１が０Ｖであるので、ディテクタ１１は接地電圧（０Ｖ）を出力する。すると、レベルシフタ１２も接地電圧（０Ｖ）を出力するので、レベルシフタ１３〜１４も接地電圧（０Ｖ）を出力する。また、インバータ１６の入力電圧はローレベルであるので、インバータ１６は電圧Ｖ４（２．０Ｖ）を出力する。

すると、ＰＭＯＳトランジスタ１７〜１８がオンするので、電圧Ｖ３は電圧Ｖ２（２．５Ｖ）と等しくなる。この電圧（Ｖ３＝Ｖ２）は、他の回路に、その回路の電源電圧として供給される。つまり、電圧Ｖ１がディテクタ１１の検出電圧ＶＤＥＴよりも低い場合、第二端子Ｔ２の電圧Ｖ２が出力電源電圧である電圧Ｖ３として第三端子Ｔ３から出力される。

また、レベルシフタ１５により、インバータ１６の出力電圧（２．０Ｖ）は電圧Ｖ３（２．５）に電圧変換される。よって、ＰＭＯＳトランジスタ１９のゲート電圧及びソース電圧は電圧Ｖ３になり、ＰＭＯＳトランジスタ１９はオフするので、第一端子Ｔ１と第三端子Ｔ３とは電気的に遮断される。この時、ＰＭＯＳトランジスタ１９の寄生ダイオードによっても、第一端子Ｔ１と第三端子Ｔ３とは電気的に遮断される。

このようにすると、ディテクタ１１が１つだけ使用されるので、電源切換回路の回路規模が小さい。

また、ＰＭＯＳトランジスタ１７において、オフ時に、レベルシフタ１３によってゲート電圧は電圧Ｖ２になり、ソース電圧は電圧Ｖ２であるので、ＰＭＯＳトランジスタ１７は完全にオフできる。レベルシフタ１４の存在により、ＰＭＯＳトランジスタ１８においても同様である。レベルシフタ１５の存在により、ＰＭＯＳトランジスタ１９においても同様である。

図１では、ダイオード２１〜２２が用いられているが、ダイオード接続されるＭＯＳトランジスタが用いられても良い。

図１では、ＰＭＯＳトランジスタ１７のソース及びバックゲートは第二端子Ｔ２に接続され、ＰＭＯＳトランジスタ１８のソース及びバックゲートは第三端子Ｔ３に接続されている。この時、レベルシフタ１３は、電圧Ｖ４を電圧Ｖ２に電圧変換し、レベルシフタ１４は、電圧Ｖ４を電圧Ｖ３に電圧変換している。

しかし、図２に示すように、ＰＭＯＳトランジスタ１７のソース及びバックゲートは、ＰＭＯＳトランジスタ１８のソース及びバックゲートに接続されても良い。この時、レベルシフタ１３は、電圧Ｖ４を電圧Ｖ２でなくて電圧Ｖ３に電圧変換し、レベルシフタ１４は、電圧Ｖ４を電圧Ｖ３でなくて電圧Ｖ２に電圧変換する。

図３に示すように、ダイオード２３が追加されても良い。ダイオード２３のアノードは第三端子Ｔ３に接続され、カソードは第四端子Ｔ４に接続される。すると、第一端子Ｔ１及び第二端子Ｔ２の両方に電圧が印加されなくなっても、第三端子Ｔ３に電圧が印加されていれば、第三端子Ｔ３の電圧Ｖ３に基づいた電圧Ｖ４が第四端子Ｔ４から出力できるので、電源切換回路の動作可能状態が維持される。

図示しないが、例えば、レベルシフタ１２〜１３が１つのレベルシフタで構成されたり、レベルシフタ１２及びレベルシフタ１４が１つのレベルシフタで構成されたり、レベルシフタ１２及びレベルシフタ１５が１つのレベルシフタで構成されたり、レベルシフタ１４〜１５が１つのレベルシフタで構成されたり、インバータ１６がレベルシフタ１５の入力側から出力側に設けられたりする等、レベルシフタ１２〜１５及びインバータ１６は適宜回路変更されても良い。

１１ディテクタ
１２〜１５レベルシフタ
１６インバータ
１７〜１９ＰＭＯＳトランジスタ
２１〜２２ダイオード
４１制御回路
４２ダイオードオア回路
Ｔ１第一端子
Ｔ２第二端子
Ｔ３第三端子
Ｔ４第四端子

Claims

第一電圧を入力される第一端子、第二電圧を入力される第二端子、第三電圧を出力する第三端子、及び、第四電圧を出力する第四端子を備える電源切換回路において、
入力端子が前記第一端子に接続されるディテクタと、
入力端子が前記ディテクタの出力端子に接続される制御回路と、
第一入力端子が前記第一端子に接続され、第二入力端子が前記第二端子に接続され、出力端子が前記第四端子に接続されるダイオードオア回路と、
ゲートが前記制御回路の第一出力端子に接続され、前記第二端子と前記第三端子との間に設けられる第一ＭＯＳトランジスタと、
ゲートが前記制御回路の第二出力端子に接続され、前記第二端子と前記第三端子との間に設けられる第二ＭＯＳトランジスタと、
ゲートが前記制御回路の第三出力端子に接続され、前記第一端子と前記第三端子との間に設けられる第三ＭＯＳトランジスタと、
を備え、
前記ディテクタが、前記第一電圧が検出電圧よりも高いことを検出すると、
前記制御回路は、前記ダイオードオア回路が出力する前記第四電圧で動作し、前記第一ＭＯＳトランジスタのソース電圧及びバックゲート電圧と等しい電圧を、前記第一ＭＯＳトランジスタのゲートに供給し、前記第二ＭＯＳトランジスタのソース電圧及びバックゲート電圧と等しい電圧を、前記第二ＭＯＳトランジスタのゲートに供給し、前記第三ＭＯＳトランジスタがオンする電圧を、前記第三ＭＯＳトランジスタのゲートに供給し、
前記ディテクタが、前記第一電圧が前記検出電圧よりも低いことを検出すると、
前記制御回路は、前記第一ＭＯＳトランジスタがオンする電圧を、前記第一ＭＯＳトランジスタのゲートに供給し、前記第二ＭＯＳトランジスタがオンする電圧を、前記第二ＭＯＳトランジスタのゲートに供給し、前記第三ＭＯＳトランジスタのソース電圧及びバックゲート電圧と等しい電圧を、前記第三ＭＯＳトランジスタのゲートに供給する、
ことを特徴とする電源切換回路。
前記ダイオードオア回路は第三入力端子をさらに備え、前記第三入力端子は前記第三端子に接続されることを特徴とする請求項１記載の電源切換回路。
前記第一ＭＯＳトランジスタのソース及びバックゲートは前記第二端子に接続され、ドレインは前記第二ＭＯＳトランジスタのドレインに接続され、
前記第二ＭＯＳトランジスタのソース及びバックゲートは前記第三端子に接続され、
前記第三ＭＯＳトランジスタのソース及びバックゲートは前記第三端子に接続され、ドレインは前記第一端子に接続される、
ことを特徴とする請求項１または２に記載の電源切換回路。
前記第一ＭＯＳトランジスタのソース及びバックゲートは前記第二ＭＯＳトランジスタのドレインに接続され、ドレインは前記第二端子に接続され、
前記第二ＭＯＳトランジスタのドレインは前記第三端子に接続され、
前記第三ＭＯＳトランジスタのソース及びバックゲートは前記第一端子に接続され、ドレインは前記第三端子に接続される、
ことを特徴とする請求項１または２に記載の電源切換回路。