KR101743311B1 - 전원 전환 회로 - Google Patents

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Abstract

(과제) 회로 규모가 작은 전원 전환 회로를 제공한다.
(해결 수단) 디텍터 (11) 가, 입력 전원 전압인 전압 (V1) 이 검출 전압 (VDET) 보다 높은 것을 검출한다. 제어 회로 (41) 는, 다이오드 오어 회로 (42) 가 출력하는 전압 (V4) 으로 동작하고, 입력 전원 전압인 전압 (V2) 을 PMOS 트랜지스터 (17) 의 게이트에 공급하고, 전압 (V3) 을 PMOS 트랜지스터 (18) 의 게이트에 공급하고, 접지 전압을 PMOS 트랜지스터 (19) 의 게이트에 공급한다. 그러면, PMOS 트랜지스터 (17 ∼ 18) 는 오프되고, PMOS 트랜지스터 (19) 는 온이 된다. 이 때, 제 1 단자 (T1) 의 전압 (V1) 이, 출력 전원 전압인 전압 (V3) 으로서 제 3 단자 (T3) 로부터 출력된다.

Description

전원 전환 회로{POWER SOURCE SWITCHING CIRCUIT}
본 발명은, 전원 전환 회로에 관한 것이다.
종래의 전원 전환 회로에 대해 설명한다. 도 4 는, 종래의 전원 전환 회로를 나타내는 회로도이다.
디텍터 (31) 는, 전압 (VCC) 과 전압 (VBK) 을 비교하고, 비교 결과에 기초하여, 선택 회로 (33) 를 제어한다. 이 비교 결과에 기초하여, 선택 회로 (33) 는, 전압 (VCC) 과 전압 (VBK) 중 높은 것을 선택하고, 선택된 전압을 전압 (VCH) 으로서 디텍터 (31 ∼ 32) 및 전환 회로 (34) 에 공급한다.
디텍터 (32) 는, 전압 (VCC) 과 검출 전압 (VDET) 을 비교하고, 비교 결과에 기초하여, 전환 회로 (34) 를 제어한다. 구체적으로는, 전압 (VCC) 이 검출 전압 (VDET) 보다 높으면 디텍터 (32) 는 하이레벨의 출력 전압을 출력함으로써, 전환 회로 (34) 는 디텍터 (31 ∼ 32) 및 전원 전환 회로의 출력 단자에 전압 (VCC) 을 전압 (VOUT) 으로서 출력한다. 또, 전압 (VCC) 이 검출 전압 (VDET) 보다 낮으면 디텍터 (32) 는 로우 레벨의 출력 전압을 출력함으로써, 전환 회로 (34) 는 디텍터 (31 ∼ 32) 및 전원 전환 회로의 출력 단자에 전압 (VBK) 을 전압 (VOUT) 으로서 출력한다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2008-086100호
그러나, 종래의 기술에서는, 2 개의 디텍터 (31 ∼ 32) 가 사용되기 때문에, 전원 전환 회로의 회로 규모가 커진다.
본 발명은, 상기 과제를 감안하여 이루어지고, 회로 규모가 작은 전원 전환 회로를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 제 1 전압이 입력되는 제 1 단자, 제 2 전압이 입력되는 제 2 단자, 제 3 전압을 출력하는 제 3 단자, 및 제 4 전압을 출력하는 제 4 단자를 구비하는 전원 전환 회로에 있어서, 입력 단자가 제 1 단자에 접속되는 디텍터와, 입력 단자가 디텍터의 출력 단자에 접속되는 제어 회로와, 제 1 입력 단자가 제 1 단자에 접속되고, 제 2 입력 단자가 제 2 단자에 접속되고, 출력 단자가 제 4 단자에 접속되는 다이오드 오어 회로 (diode OR circuit) 와, 게이트가 제어 회로의 제 1 출력 단자에 접속되고, 제 2 단자와 제 3 단자 사이에 형성되는 제 1 M0S 트랜지스터와, 게이트가 제어 회로의 제 2 출력 단자에 접속되고, 제 2 단자와 제 3 단자 사이에 형성되는 제 2 M0S 트랜지스터와, 게이트가 제어 회로의 제 3 출력 단자에 접속되고, 제 1 단자와 제 3 단자 사이에 형성되는 제 3 M0S 트랜지스터를 구비하고, 디텍터가 제 1 전압이 검출 전압보다 높은 것을 검출하면, 제어 회로는 다이오드 오어 회로가 출력하는 제 4 전압으로 동작하고, 제 1 M0S 트랜지스터의 소스 전압 및 백 게이트 전압과 동등한 전압을, 제 1 M0S 트랜지스터의 게이트에 공급하고, 제 2 M0S 트랜지스터의 소스 전압 및 백 게이트 전압과 동등한 전압을, 제 2 M0S 트랜지스터의 게이트에 공급하고, 제 3 M0S 트랜지스터가 온 (ON) 이 되는 전압을, 제 3 M0S 트랜지스터의 게이트에 공급하고, 디텍터가 제 1 전압이 상기 검출 전압보다 낮은 것을 검출하면, 제어 회로는 제 1 M0S 트랜지스터가 온이 되는 전압을, 제 1 M0S 트랜지스터의 게이트에 공급하고, 제 2 M0S 트랜지스터가 온이 되는 전압을, 제 2 M0S 트랜지스터의 게이트에 공급하고, 제 3 M0S 트랜지스터의 소스 전압 및 백 게이트 전압과 동등한 전압을, 제 3 M0S 트랜지스터의 게이트에 공급하는 것을 특징으로 하는 전원 전환 회로를 제공한다.
본 발명에서는, 디텍터가 1 개만 사용되기 때문에, 전원 전환 회로의 회로 규모가 작다.
도 1 은, 본 실시형태의 전원 전환 회로를 나타내는 회로도이다.
도 2 는, 본 실시형태의 전원 전환 회로의 다른 예를 나타내는 회로도이다.
도 3 은, 본 실시형태의 전원 전환 회로의 다른 예를 나타내는 회로도이다.
도 4 는, 종래의 전원 전환 회로를 나타내는 회로도이다.
이하, 본 발명의 실시형태를, 도면을 참조하여 설명한다.
먼저, 전원 전환 회로의 구성에 대해 설명한다. 도 1 은, 본 실시형태의 전원 전환 회로를 나타내는 회로도이다.
전원 전환 회로는, 디텍터 (11), 레벨 시프터 (12 ∼ 15), 인버터 (16), PMOS 트랜지스터 (17 ∼ 19), 및 다이오드 (21 ∼ 22) 를 구비한다. 레벨 시프터 (12 ∼ 15) 및 인버터 (16) 는, 제어 회로 (41) 를 구성한다. 다이오드 (21 ∼ 22) 는, 다이오드 오어 회로 (42) 를 구성한다. 또, 전원 전환 회로는, 제 1 단자 (T1), 제 2 단자 (T2), 제 3 단자 (T3), 및 제 4 단자 (T4) 를 구비한다.
디텍터 (11) 의 입력 단자는, 제 1 단자 (T1) 에 접속된다. 레벨 시프터 (12) 의 입력 단자는, 디텍터 (11) 의 출력 단자에 접속되고, 출력 단자는, 레벨 시프터 (13 ∼ 14) 의 입력 단자에 접속되고, 또, 레벨 시프터 (15) 의 입력 단자에 인버터 (16) 를 개재하여 접속된다. 요컨대, 제어 회로 (41) 의 입력 단자는, 디텍터 (11) 의 출력 단자에 접속된다.
다이오드 (21) 의 애노드는, 제 2 단자 (T2) 에 접속되고, 캐소드는, 제 4 단자 (T4) 에 접속된다. 다이오드 (22) 의 애노드는, 제 1 단자 (T1) 에 접속되고, 캐소드는, 제 4 단자 (T4) 에 접속된다. 요컨대, 다이오드 오어 회로 (42) 의 제 1 입력 단자는, 제 1 단자 (T1) 에 접속되고, 제 2 입력 단자는, 제 2 단자 (T2) 에 접속되고, 출력 단자는, 제 4 단자 (T4) 에 접속된다.
PMOS 트랜지스터 (17) 의 게이트는, 레벨 시프터 (13) 의 출력 단자에 접속되고, 소스 및 백 게이트는, 제 2 단자 (T2) 에 접속되고, 드레인은, PMOS 트랜지스터 (18) 의 드레인에 접속된다. PMOS 트랜지스터 (18) 의 게이트는, 레벨 시프터 (14) 의 출력 단자에 접속되고, 소스 및 백 게이트는, 제 3 단자 (T3) 에 접속된다. PMOS 트랜지스터 (19) 의 게이트는, 레벨 시프터 (15) 의 출력 단자에 접속되고, 소스 및 백 게이트는, 제 3 단자 (T3) 에 접속되고, 드레인은, 제 1 단자 (T1) 에 접속된다. 요컨대, 제어 회로 (41) 의 제 1 출력 단자와 제 2 출력 단자와 제 3 출력 단자는, PMOS 트랜지스터 (17 ∼ 19) 의 게이트에 각각 접속된다.
디텍터 (11) 및 레벨 시프터 (12) 는, 제 1 단자 (T1) (디텍터 (11) 에 있어서의 전원 단자, 및 레벨 시프터 (12) 에 있어서의 입력측 전원 단자) 와 접지 단자 사이에 각각 형성된다. 인버터 (16) 및 레벨 시프터 (13 ∼ 15) 는, 제 4 단자 (T4) (인버터 (16) 에 있어서의 전원 단자, 및 레벨 시프터 (13 ∼ 15) 에 있어서의 입력측 전원 단자) 와 접지 단자 사이에 각각 형성된다. 제 4 단자 (T4) 는 레벨 시프터 (12) 의 출력측 전원 단자에 접속된다. 제 2 단자 (T2) 는 레벨 시프터 (13) 의 출력측 전원 단자에 접속된다. 제 3 단자 (T3) 는 레벨 시프터 (14 ∼ 15) 의 출력측 전원 단자에 접속된다.
디텍터 (11) 가, 입력 전원 전압인 전압 (V1) 이 검출 전압 (VDET) 보다 높은 것을 검출하면, 제어 회로 (41) 는 다이오드 오어 회로 (42) 가 출력하는 전압 (V4) 으로 동작하고, 입력 전원 전압인 전압 (V2) 을 PMOS 트랜지스터 (17) 의 게이트에 공급하고, 전압 (V3) 을 PMOS 트랜지스터 (18) 의 게이트에 공급하고, 접지 전압을 PMOS 트랜지스터 (19) 의 게이트에 공급한다. 그러면, PMOS 트랜지스터 (17 ∼ 18) 는 오프 (OFF) 되고, PMOS 트랜지스터 (19) 는 온이 된다. 이 때, 제 1 단자 (T1) 의 전압 (V1) 이, 출력 전원 전압인 전압 (V3) 으로서 제 3 단자 (T3) 로부터 출력된다.
디텍터 (11) 가, 입력 전원 전압인 전압 (V1) 이 검출 전압 (VDET) 보다 낮은 것을 검출하면, 제어 회로 (41) 는 접지 전압을 PMOS 트랜지스터 (17 ∼ 18) 의 게이트에 각각 공급하고, 전압 (V3) 을 PMOS 트랜지스터 (19) 의 게이트에 공급한다. 그러면, PMOS 트랜지스터 (17 ∼ 18) 는 온이 되고, PMOS 트랜지스터 (19) 는 오프된다. 이 때, 입력 전원 전압인 제 2 단자 (T2) 의 전압 (V2) 이, 출력 전원 전압인 전압 (V3) 으로서 제 3 단자 (T3) 로부터 출력된다.
다음으로, 전원 전환 회로의 동작에 대해 설명한다.
여기서, 다이오드 (21 ∼ 22) 의 전압 강하는, 0.5 V 인 것으로 한다. 또, 검출 전압 (VDET) 은, 2.5 V 인 것으로 한다. 또, 전압 (V1) 이 검출 전압 (VDET) (2.5 V) 보다 높으면 디텍터 (11) 는 전압 (V1) 을 출력하고, 낮으면 접지 전압 (0 V) 을 출력하는 것으로 한다.
[전압 (V1) 이 디텍터 (11) 의 검출 전압 (VDET) 보다 높은 경우의 동작] 여기서, 입력 전원 전압인 전압 (V1) 이 3.0 V 이고, 입력 전원 전압인 전압 (V2) 이 0 V 인 것으로 한다. 전압 (V1) 이 3.0 V 이기 때문에, 다이오드 (22) 에 의한 전압 강하에 의해, 전압 (V4) 은 2.5 V 가 된다.
전압 (V1) 이 3.0 V 이기 때문에, 디텍터 (11) 는 전압 (V1) (3.0 V) 을 출력한다. 그러면, 레벨 시프터 (12) 는, 전압 (V1) 을 전압 (V4) 으로 전압 변환하여 전압 (V4) (2.5 V) 을 출력하고, 레벨 시프터 (13) 는, 전압 (V4) 을 전압 (V2) 으로 전압 변환하여 전압 (V2) (0 V) 을 출력하고, 레벨 시프터 (14) 는, 전압 (V4) 을 전압 (V3) 으로 전압 변환하여 전압 (V3) 을 출력한다. 또, 인버터 (16) 의 입력 전압은 하이 레벨이기 때문에, 인버터 (16) 는 접지 전압 (0 V) 을 출력한다.
그러면, PMOS 트랜지스터 (17 ∼ 18) 의 게이트·소스 간의 전압이 0 V 가 되기 때문에, PMOS 트랜지스터 (17 ∼ 18) 가 오프되고, 제 2 단자 (T2) 와 제 3 단자 (T3) 는 전기적으로 차단된다. 이 때, PMOS 트랜지스터 (17 ∼ 18) 의 기생 다이오드에 의해서도, 제 2 단자 (T2) 와 제 3 단자 (T3) 는 전기적으로 차단된다.
또, 인버터 (16) 의 출력 전압은 0 V 이기 때문에, 레벨 시프터 (15) 의 출력 전압도 0 V 가 된다. 따라서, PMOS 트랜지스터 (19) 는 온이 되기 때문에, 전압 (V3) 은 전압 (V1) (3.0 V) 과 동일해진다. 이 전압 (V3 = V1) 은, 다른 회로에, 그 회로의 전원 전압으로서 공급된다. 요컨대, 전압 (V1) 이 디텍터 (11) 의 검출 전압 (VDET) 보다 높은 경우, 제 1 단자 (T1) 의 전압 (V1) 이 출력 전원 전압인 전압 (V3) 으로서 제 3 단자 (T3) 로부터 출력된다.
[전압 (V1) 이 디텍터 (11) 의 검출 전압 (VDET) 보다 낮은 경우의 동작] 여기서, 입력 전원 전압인 전압 (V1) 이 0 V 이고, 입력 전원 전압인 전압 (V2) 이 2.5 V 인 것으로 한다. 전압 (V2) 이 2.5 V 이기 때문에, 다이오드 (21) 에 의한 전압 강하에 의해, 전압 (V4) 은 2.0 V 가 된다.
전압 (V1) 이 0 V 이기 때문에, 디텍터 (11) 는 접지 전압 (0 V) 을 출력한다. 그러면, 레벨 시프터 (12) 도 접지 전압 (0 V) 을 출력하기 때문에, 레벨 시프터 (13 ∼ 14) 도 접지 전압 (0 V) 을 출력한다. 또, 인버터 (16) 의 입력 전압은 로우 레벨이기 때문에, 인버터 (16) 는 전압 (V4) (2.0 V) 을 출력한다.
그러면, PMOS 트랜지스터 (17 ∼ 18) 가 온이 되기 때문에, 전압 (V3) 은 전압 (V2) (2.5 V) 과 동일해진다. 이 전압 (V3 = V2) 은, 다른 회로에, 그 회로의 전원 전압으로서 공급된다. 요컨대, 전압 (V1) 이 디텍터 (11) 의 검출 전압 (VDET) 보다 낮은 경우, 제 2 단자 (T2) 의 전압 (V2) 이 출력 전원 전압인 전압 (V3) 으로서 제 3 단자 (T3) 로부터 출력된다.
또, 레벨 시프터 (15) 에 의해, 인버터 (16) 의 출력 전압 (2.0 V) 은 전압 (V3) (2.5 V) 으로 전압 변환된다. 따라서, PMOS 트랜지스터 (19) 의 게이트 전압 및 소스 전압은 전압 (V3) 이 되고, PMOS 트랜지스터 (19) 는 오프되기 때문에, 제 1 단자 (T1) 와 제 3 단자 (T3) 는 전기적으로 차단된다. 이 때, PMOS 트랜지스터 (19) 의 기생 다이오드에 의해서도, 제 1 단자 (T1) 와 제 3 단자 (T3) 는 전기적으로 차단된다.
이와 같이 하면, 디텍터 (11) 가 1 개만 사용되기 때문에, 전원 전환 회로의 회로 규모가 작다.
또, PMOS 트랜지스터 (17) 에 있어서, 오프시에, 레벨 시프터 (13) 에 의해 게이트 전압은 전압 (V2) 이 되고, 소스 전압은 전압 (V2) 이기 때문에, PMOS 트랜지스터 (17) 는 완전하게 오프될 수 있다. 레벨 시프터 (14) 의 존재에 의해, PMOS 트랜지스터 (18) 에 있어서도 동일하다. 레벨 시프터 (15) 의 존재에 의해, PMOS 트랜지스터 (19) 에 있어서도 동일하다.
도 1 에서는, 다이오드 (21 ∼ 22) 가 사용되고 있는데, 다이오드 접속되는 MOS 트랜지스터가 사용되어도 된다.
도 1 에서는, PMOS 트랜지스터 (17) 의 소스 및 백 게이트는 제 2 단자 (T2) 에 접속되고, PMOS 트랜지스터 (18) 의 소스 및 백 게이트는 제 3 단자 (T3) 에 접속되어 있다. 이 때, 레벨 시프터 (13) 는, 전압 (V4) 을 전압 (V2) 으로 전압 변환하고, 레벨 시프터 (14) 는, 전압 (V4) 을 전압 (V3) 으로 전압 변환하고 있다.
그러나, 도 2 에 나타내는 바와 같이, PMOS 트랜지스터 (17) 의 소스 및 백 게이트는, PMOS 트랜지스터 (18) 의 소스 및 백 게이트에 접속되어도 된다. 이 때, 레벨 시프터 (13) 는, 전압 (V4) 을 전압 (V2) 이 아닌 전압 (V3) 으로 전압 변환하고, 레벨 시프터 (14) 는, 전압 (V4) 을 전압 (V3) 이 아닌 전압 (V2) 으로 전압 변환한다.
도 3 에 나타내는 바와 같이, 다이오드 (23) 가 추가되어도 된다. 다이오드 (23) 의 애노드는 제 3 단자 (T3) 에 접속되고, 캐소드는 제 4 단자 (T4) 에 접속된다. 그러면, 제 1 단자 (T1) 및 제 2 단자 (T2) 의 양방에 전압이 인가되지 않게 되어도, 제 3 단자 (T3) 에 전압이 인가되고 있으면, 제 3 단자 (T3) 의 전압 (V3) 에 기초한 전압 (V4) 을 제 4 단자 (T4) 로부터 출력할 수 있기 때문에, 전원 전환 회로의 동작 가능 상태가 유지된다.
도시하지 않지만, 예를 들어, 레벨 시프터 (12 ∼ 13) 가 1 개의 레벨 시프터로 구성되거나, 레벨 시프터 (12) 및 레벨 시프터 (14) 가 1 개의 레벨 시프터로 구성되거나, 레벨 시프터 (12) 및 레벨 시프터 (15) 가 1 개의 레벨 시프터로 구성되거나, 레벨 시프터 (14 ∼ 15) 가 1 개의 레벨 시프터로 구성되거나, 인버터 (16) 가 레벨 시프터 (15) 의 입력측에서 출력측에 형성되거나 하는 등, 레벨 시프터 (12 ∼ 15) 및 인버터 (16) 는 적절히 회로 변경되어도 된다.
11 … 디텍터
12 ∼ 15 … 레벨 시프터
16 … 인버터
17 ∼ 19 … PMOS 트랜지스터
21 ∼ 22 … 다이오드
41 … 제어 회로
42 … 다이오드 오어 회로
T1 … 제 1 단자
T2 … 제 2 단자
T3 … 제 3 단자
T4 … 제 4 단자

Claims (4)

  1. 제 1 전압이 입력되는 제 1 단자, 제 2 전압이 입력되는 제 2 단자, 제 3 전압을 출력하는 제 3 단자, 및 제 4 전압을 출력하는 제 4 단자를 구비하는 전원 전환 회로에 있어서,
    입력 단자가 상기 제 1 단자에 접속되는 디텍터와,
    입력 단자가 상기 디텍터의 출력 단자에 접속되는 제어 회로와,
    제 1 입력 단자가 상기 제 1 단자에 접속되고, 제 2 입력 단자가 상기 제 2 단자에 접속되고, 출력 단자가 상기 제 4 단자에 접속되는 다이오드 오어 회로와,
    게이트가 상기 제어 회로의 제 1 출력 단자에 접속되고, 상기 제 2 단자와 상기 제 3 단자 사이에 형성되는 제 1 M0S 트랜지스터와,
    게이트가 상기 제어 회로의 제 2 출력 단자에 접속되고, 상기 제 2 단자와 상기 제 3 단자 사이에 형성되는 제 2 M0S 트랜지스터와,
    게이트가 상기 제어 회로의 제 3 출력 단자에 접속되고, 상기 제 1 단자와 상기 제 3 단자 사이에 형성되는 제 3 M0S 트랜지스터를 구비하고,
    상기 디텍터가, 상기 제 1 전압이 검출 전압보다 높은 것을 검출하면,
    상기 제어 회로는, 상기 다이오드 오어 회로가 출력하는 상기 제 4 전압으로 동작하고, 상기 제 1 M0S 트랜지스터의 소스 전압 및 백 게이트 전압과 동등한 전압을, 상기 제 1 M0S 트랜지스터의 게이트에 공급하고, 상기 제 2 M0S 트랜지스터의 소스 전압 및 백 게이트 전압과 동등한 전압을, 상기 제 2 M0S 트랜지스터의 게이트에 공급하고, 상기 제 3 M0S 트랜지스터가 온이 되는 전압을, 상기 제 3 M0S 트랜지스터의 게이트에 공급하고,
    상기 디텍터가, 상기 제 1 전압이 상기 검출 전압보다 낮은 것을 검출하면,
    상기 제어 회로는, 상기 제 1 M0S 트랜지스터가 온이 되는 전압을, 상기 제 1 M0S 트랜지스터의 게이트에 공급하고, 상기 제 2 M0S 트랜지스터가 온이 되는 전압을, 상기 제 2 M0S 트랜지스터의 게이트에 공급하고, 상기 제 3 M0S 트랜지스터의 소스 전압 및 백 게이트 전압과 동등한 전압을, 상기 제 3 M0S 트랜지스터의 게이트에 공급하는 것을 특징으로 하는 전원 전환 회로.
  2. 제 1 항에 있어서,
    상기 다이오드 오어 회로는 제 3 입력 단자를 추가로 구비하고, 상기 제 3 입력 단자는 상기 제 3 단자에 접속되는 것을 특징으로 하는 전원 전환 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 M0S 트랜지스터의 소스 및 백 게이트는 상기 제 2 단자에 접속되고, 드레인은 상기 제 2 M0S 트랜지스터의 드레인에 접속되고,
    상기 제 2 M0S 트랜지스터의 소스 및 백 게이트는 상기 제 3 단자에 접속되고,
    상기 제 3 M0S 트랜지스터의 소스 및 백 게이트는 상기 제 3 단자에 접속되고, 드레인은 상기 제 1 단자에 접속되는 것을 특징으로 하는 전원 전환 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 M0S 트랜지스터의 소스 및 백 게이트는 상기 제 2 M0S 트랜지스터의 소스 및 백 게이트에 접속되고, 드레인은 상기 제 2 단자에 접속되고,
    상기 제 2 M0S 트랜지스터의 드레인은 상기 제 3 단자에 접속되고,
    상기 제 3 M0S 트랜지스터의 소스 및 백 게이트는 상기 제 3 단자에 접속되고, 드레인은 상기 제 1 단자에 접속되는 것을 특징으로 하는 전원 전환 회로.
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