JP2006031324A

JP2006031324A - ダイオード回路

Info

Publication number: JP2006031324A
Application number: JP2004208200A
Authority: JP
Inventors: Toshio Yoshihara; 敏雄吉原
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-07-15
Filing date: 2004-07-15
Publication date: 2006-02-02
Anticipated expiration: 2024-07-15
Also published as: US20060012401A1; US7327126B2; JP4408761B2

Abstract

【課題】
小面積で集積可能なダイオード回路を形成することは困難であった。
【解決手段】
本発明のダイオード回路は、ソースが第１の入力端子に接続された第１のＭＯＳトランジスタと、ソースが第２の入力端子に接続され、ゲートおよびドレインが前記第１のＭＯＳトランジスタのゲートに接続された第２のＭＯＳトランジスタ、および前記第１のＭＯＳトランジスタのドレインに接続された第１の抵抗性負荷を有する差動回路と、前記差動回路の出力に基づいて導通状態が制御される第３のＭＯＳトランジスタとを有している。
【選択図】図２

Description

本発明は、半導体集積回路にかかわり、特に回路中の２点の電位差に応じた信号を発生させる集積回路に関する。

半導体集積回路を利用した装置では、電源の低電圧化が進んでいる。電源の低電圧化に伴い、装置内で電圧を変換する回路が必要となっている。この電圧変換の一部に用いられる回路として図６に示すようなスイッチングレギュレータが知られている。このスイッチングレギュレータでは、制御回路５１がＰＭＯＳトランジスタＰ５１に与えるパルスを制御する。出力電位の調整は、このパルス制御およびショットキーダイオード５２の特性を利用して行われている。このスイッチングレギュレータでは出力ノードＶ５２の電位が目標電位より低い場合は、ＰＭＯＳトランジスタＰ５１がオン状態となる。ノードＶ５２の電位が目標電位よりも高い場合にはＰＭＯＳトランジスタＰ５１がオフ状態となる。

また、図６に示した回路では、平滑回路５３内のコイルの起電力の影響により、ノードＶ５１の電位が接地電位Ｖｓｓ以下となる場合が有る。この場合はショットキーダイオードを介して接地電位ＶｓｓからノードＶ５１に対して電流が流れる。

特許文献1に記載の技術では、図６の回路のショットキーダイオードの代わりに、電圧比較器、論理ゲート、スイッチを用いて上述の動作を実現している。
特開２０００−９２８２４

ショットキーダイオードを利用した場合は、ショットキーダイオードは外付け部品とする必要がある。そのため、小型の集積回路として形成することは困難であった。特許文献１に記載の技術では、接地電位とノードＶ１の電位の比較結果に基づいた信号を生成するために電圧比較器、論理ゲートが利用されている。この信号に基づいてスイッチが駆動するため、回路面積が大きくなってしまうという問題があった。

本発明のダイオード回路は、ソースが第１の入力端子に接続された第１のＭＯＳトランジスタと、ソースが第２の入力端子に接続され、ゲートおよびドレインが前記第１のＭＯＳトランジスタのゲートに接続された第２のＭＯＳトランジスタ、および前記第１のＭＯＳトランジスタのドレインに接続された第１の抵抗性負荷を有する差動回路と、前記差動回路の出力に基づいて導通状態が制御される第３のＭＯＳトランジスタとを有している。

この構成により、集積化可能なダイオード回路を提供することが可能である。

また、前記第２のＭＯＳトランジスタのドレインに接続された第２の抵抗性負荷を有することも可能である。

さらに、前記第１の抵抗性負荷は前記第１及び第２のＭＯＳトランジスタと異なる導電型の第４のＭＯＳトランジスタであるとすることが可能である。

また、前記第２の抵抗性負荷は、前記第４のＭＯＳトランジスタにカレントミラー接続された前記第４のＭＯＳトランジスタと同一導電型の第５のＭＯＳトランジスタであるとすることが可能である。この構成により、第１のＭＯＳトランジスタに流れる電流に対応する電流が第２のＭＯＳトランジスタに流れる。

本発明のダイオード回路は、前記第４のＭＯＳトランジスタにカレントミラー接続された第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタに直列に接続された第１の抵抗を有し、前記差動回路の出力は前記第６のＭＯＳトランジスタと前記第１の抵抗との間のノードから出力するとすることも出来る。この構成により、第３のＭＯＳトランジスタの正確な制御が可能となる。

また、前記第１の入力端子と前記第１のＭＯＳトランジスタとの間に接続された第２の抵抗を有していても良い。この抵抗により、第１のＭＯＳトランジスタに流れる電流を調整することが可能である。

また、前記第１および第２のＭＯＳトランジスタのゲートに接続され、回路起動時に所定の電位を与える起動回路を有していてもよい。起動回路により回路起動時の動作を安定させることが可能である。

あるいは、前記第１および第２のＭＯＳトランジスタのゲートに接続され、回路動作中に所定の固定電位を与えるバイアス回路を有していてもよい。バイアス回路により、第１、第２のＭＯＳトランジスタのゲートに安定した電圧を供給することが可能である。

本発明により、小型で集積化が可能なダイオード回路を提供することが可能となる。

実施の形態１
以下、図面を用いて本発明について詳細に説明する。図１は本発明のダイオード回路を用いて、スイッチングレギュレータを構成した様子を示す模式図である。図１の回路は一般的に降圧型スイッチングレギュレータと呼ばれ、制御回路１、スイッチＳＷ１、スイッチＳＷ２、比較回路２０、平滑回路３及び負荷回路４を有している。制御回路1はフィードバック制御を行い、出力ノードＶ２の電位が目標電位に達するように制御信号ＰＷＭを出力する回路である。制御回路1はノードＶ２の電位が目標電位より低い場合は"Ｌ"レベルの"Ｈ"レベルに対する比率がそれ以前よりも大きな信号を生成し、スイッチＳＷ１に与える。

スイッチＳＷ１は、電源電位ＶｄｄとノードＶ１の間に接続されたＰＭＯＳトランジスタＰ１である。ＰＭＯＳトランジスタＰ１のゲート電極には、制御信号ＰＷＭが与えられている。ＰＭＯＳトランジスタＰ１は、制御信号ＰＷＭが"Ｌ"のときにオン状態となる。

スイッチＳＷ２と比較回路２０はダイオード回路２を構成している。比較回路２０は、接地電位ＶｓｓとノードＶ１の電位を比較し、その比較結果に対応したレベルの比較結果信号を出力している。スイッチＳＷ２は接地電位ＶｓｓとノードＶ１との間に接続されたＮＭＯＳトランジスタＮ１である。ＮＭＯＳトランジスタＮ１のゲートには、比較回路２０の比較結果信号が与えられている。このダイオード回路２では、ノードＶ１の電位が接地電位Ｖｓｓよりも低い場合にＮＭＯＳトランジスタＮ１が導通状態となる。一方、ノードＶ１の電位が接地電位Ｖｓｓ以上の場合はＮＭＯＳトランジスタＮ１が非導通状態となる。つまり、この比較回路２０とＮＭＯＳトランジスタＮ１の動作は、アノードに接地電位Ｖｓｓが接続され、カソードにノードＶ１が接続されたダイオードの動作に等しいといえる。このダイオード回路２の詳細については後述する。

平滑回路３は、ノードＶ２の電位を平滑にするための回路である。平滑回路３は、周知の構成であり、コイル５およびコンデンサ６を有している。負荷回路４はノードＶ２から電位が供給される任意の負荷である。図1ではこの負荷回路４を抵抗として表現している。

図1に示した回路では、ノードＶ２の電位が目標電位より低い場合、制御回路１により"Ｌ"レベルの"Ｈ"レベルに対する比率がそれ以前より大きな制御信号ＰＷＭが出力される。制御信号ＰＷＭが"Ｌ"レベルの場合、ＰＭＯＳトランジスタＰ１はオン状態となる。ＰＭＯＳトランジスタＰ１がオン状態となるため第1の電源電位ＶｄｄがノードＶ１に接続される。

ノードＶ２の電位が目標電位より高い場合は、制御回路１により"Ｈ"レベルの"Ｌ"レベルに対する比率がそれ以前よりも大きな制御信号ＰＷＭが出力される。制御信号ＰＷＭが"Ｈ"レベルの場合、ＰＭＯＳトランジスタＰ１はオフ状態となる。ここで、ダイオード回路２は以下の動作をする。ノードＶ１の電位<接地電位Ｖｓｓの場合、ＮＭＯＳトランジスタＮ１はオン状態となる。ＮＭＯＳトランジスタがオン状態となることで、第２の電源電位である接地電位ＶｓｓがノードＶ１に接続される。ノードＶ１の電位>接地電位Ｖｓｓの場合は、ＮＭＯＳトランジスタ３がオフ状態となる。ＮＭＯＳトランジスタがオフ状態となることで、接地電位ＶｓｓとノードＶ１との間は電気的に切断される。

実施の形態１のスイッチングレギュレータ回路では、この動作によりノードＶ１と接地間に断続的に電力が供給される。この断続的に供給された電力は上述の平滑回路３により出力電位を平滑化される。平滑化された電位はノードＶ２から負荷回路４に供給される。

そこで、上述のダイオード回路２について詳細に説明する。図２は、比較回路２０及びＮＭＯＳトランジスタＮ１を示す回路図である。
図２に示すように比較回路２０は第1の入力端子２１、第２の入力端子２２、出力端子２３、起動回路２５、ＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ４、ＮＭＯＳトランジスタＮ２、Ｎ３および抵抗Ｒ１、Ｒ２を有している。なお、図２では起動回路２５が比較回路２０の中に含まれるように示してあるが、起動回路２５は比較回路２０に含まれる必要はない。比較回路２０内に起動回路２５が存在しない場合は、他の回路から起動用の信号を受け取る構成としても良い。

第1の入力端子２１は図1に示すノードＶ１に接続されている。第２の入力端子２２は接地電位Ｖｓｓに接続されている。電源電圧Ｖｄｄと第1の入力端子の間にＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２および抵抗Ｒ１が直列に接続されている。電源電位Ｖｄｄと第２の入力端子２２との間にＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３が直列に接続されている。電源電位Ｖｄｄと第２の入力端子の間にＰＭＯＳトランジスタＰ４及び抵抗Ｒ２が直列に接続されている。

各素子の接続について詳細に説明する。ＰＭＯＳトランジスタＰ２はソースが電源電位Ｖｄｄに接続され、ドレインがＮＭＯＳトランジスタＮ２のドレインに接続されている。ＰＭＯＳトランジスタＰ２のゲートは、ドレインに接続されている。ＰＭＯＳトランジスタＰ３はソースが電源電位Ｖｄｄに接続され、ドレインがＮＭＯＳトランジスタＮ３のドレインに接続されている。ＰＭＯＳトランジスタＰ３のゲートは、ＰＭＯＳトランジスタＰ２のゲート及びドレインに接続されている。このＰＭＯＳトランジスタＰ２とＰ３は、ゲートが共通接続されたカレントミラーを形成している。ＰＭＯＳトランジスタＰ４のソースは電源電位Ｖｄｄに接続され、ドレインは抵抗Ｒ２に接続されている。ＰＭＯＳトランジスタＰ４のゲートは、ＰＭＯＳトランジスタＰ２のゲートおよびドレインに接続さている。ＰＭＯＳトランジスタＰ２とＰ４も、ゲートが共通接続されたカレントミラーを形成している。

ＮＭＯＳトランジスタＮ２のソースは抵抗Ｒ１に接続されドレインはＰＭＯＳトランジスタＰ２のドレインに接続されている。ＮＭＯＳトランジスタＮ２のゲートは、起動回路２５に接続されている。ＮＭＯＳトランジスタＮ３のソースは入力端子２２を介して接地電位Ｖｓｓに接続され、ドレインはＰＭＯＳトランジスタＰ３のドレインに接続されている。ＮＭＯＳトランジスタＮ３のゲートはドレイン及び起動回路２５に接続されている。

抵抗Ｒ１は、ＮＭＯＳトランジスタＮ２のソースと第１の入力端子２１の間に接続されている。抵抗Ｒ２は、ＰＭＯＳトランジスタＰ４のドレインと第２の入力端子２２との間に接続されている。

以上のように構成された比較回路２０の出力端子２３は、ＰＭＯＳトランジスタＰ４と抵抗Ｒ２の間のノードＶ２３に相当する。スイッチＳＷ２であるＮＭＯＳトランジスタＮ１のゲートには、比較回路２０の出力が与えられている。ＮＭＯＳトランジスタＮ１のソースは接地電位Ｖｓｓに接続され、ドレインは図１のノードＶ１に接続されている。

この比較回路２０及びＮＭＯＳトランジスタＮ１で構成された回路の動作について説明する。図３（ａ）〜（ｃ）は、第２の入力端子を接地電位Ｖｓｓとし、第１の入力端子に入力される電位を変化させたときの様子を示す図である。図３（ａ）はＮＭＯＳトランジスタＮ１のゲートに与えられる電位を示す。図３（ｂ）は電源電位ＶｄｄからＰＭＯＳトランジスタＰ２に流れるドレイン電流を示す。図３（ｃ）は第２の入力端子２３から第１の入力端子へと流れる電流を示す。

上述のように構成された回路では、ＮＭＯＳトランジスタＮ３はドレインとゲートが接続されている。そのためＮＭＯＳトランジスタＮ３のソース・ドレイン間の電位差はＮＭＯＳトランジスタＮ３の閾値電圧Ｖｔｈとなる。つまり、ＮＭＯＳトランジスタＮ２のゲートは、ＮＭＯＳトランジスタＮ３のソース電位＋閾値電圧Ｖｔｈに相当する電位が与えられている。ここで、ＮＭＯＳトランジスタＮ２とＮ３はその特性が等しくなるよう作られているため、閾値電圧Ｖｔｈは等しい。第２の入力端子２２に入力される電位が接地電位であるため、ＮＭＯＳトランジスタＮ２のゲートには、閾値電圧Ｖｔｈが与えられる。

この状態で、第１の入力端子２１に与えられている電位（ノードＶ１の電位）が、接地電位Ｖｓｓよりも低くなった場合、（図１で、平滑回路のコイル内を右向きに電流が流れる場合）ＮＭＯＳトランジスタＮ２のソース電圧も低くなる。したがってＮＭＯＳトランジスタＮ２のゲート・ソース間電圧Ｖｇｓ_Ｎ２が閾値電圧Ｖｔｈよりも大きくなる。この結果、電源電位Ｖｄｄから、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２、抵抗Ｒ１を介して第１の入力端子２１へと流れる電流Ｉｄ_Ｎ２が発生する。（図３（ｂ）参照）

ＰＭＯＳトランジスタＰ２に電流が流れると、ＰＭＯＳトランジスタＰ２とカレントミラーを構成しているＰＭＯＳトランジスタＰ４にも電流が流れる。電流が流れることにより、抵抗Ｒ２による電圧降下が発生する。したがって、出力端子２３の電位は、その分上昇することとなる。

抵抗Ｒ２による電圧降下のため、ＮＭＯＳトランジスタＮ１のゲート電位Ｖｇ_Ｎ１が上昇する。（図３（ａ）参照）このとき、ＮＭＯＳトランジスタＮ１のドレインはノードＶ１に接続されているため、ＮＭＯＳトランジスタＮ１のゲート・ドレイン間の電圧Ｖｇｄ_Ｎ１が増加する。

基本的にＭＯＳトランジスタはソースとドレインが同じ構造である。したがって、このＶｇｄＮ１がＮＭＯＳトランジスタＮ１の閾値電圧よりも大きければ、ＮＭＯＳトランジスタＮ１はオン状態となる。つまり、ＮＭＯＳトランジスタＮ１のドレインはソースとして動作する。ノードＶ１の電位は接地電位Ｖｓｓよりも低いため、この場合はＮＭＯＳトランジスタＮ１のソース側（接地電位側）からドレイン側（ノードＶ１側）に向って電流Ｉｓ_Ｎ１が流れる。（図３（ｃ）参照）

一方、ノードＶ１の電位が接地電位Ｖｓｓ以上になった場合は、ＮＭＯＳトランジスタＮ２のゲート・ソース間電圧が閾値電圧Ｖｔｈよりも小さくなる。よって、ＮＭＯＳトランジスタＮ２がオフ状態となる。ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２を流れる電流がなくなるため（図３（ｂ）参照）、ＰＭＯＳトランジスタＰ４にも電流が流れなくなる。その結果、ＮＭＯＳトランジスタＮ１のゲートに与えられる電位も減少する。（図３（ａ）参照）出力端子２３がＮＭＯＳトランジスタＮ１の閾値電圧以下となれば、ＮＭＯＳトランジスタＮ１はオフ状態となる。したがってノードＶ１と接地電位との間に電流は流れない。（図３（ａ）および（ｃ）参照）

なお、上述した比較回路２０ではトランジスタＮ２、Ｎ３のゲートは起動回路２５に接続されている。一連の動作において、起動回路２５は、ＮＭＯＳトランジスタＮ２、Ｎ３の初期のゲート電圧を安定させるための回路として動作する。回路起動時にＮＭＯＳトランジスタＮ２、Ｎ３の電位が例えば接地電位Ｖｓｓのレベルであった場合、第１の入力端子２１に与えられる電位が−Ｖｔｈ以下にならないと、比較回路２０が動作しない。しかし、起動時に所定の電位をＮＭＯＳトランジスタＮ２、Ｎ３のゲートに与えてやることで回路起動時の動作が安定する。なお、この電圧は起動時にのみ与えるものとしても良いが安定動作のために時間をおいて定期的に与えるものでも良い。

以上の動作をまとめると、比較回路２０は、ＮＭＯＳトランジスタＮ２とＮ３のソースを、差動入力対とし、ＰＭＯＳトランジスタＰ２、Ｐ３を抵抗性負荷とした差動回路ということが可能である。この差動回路（比較回路２０）は、第２の入力端子の電位よりも低い電位が第１の入力端子に入力された場合、ＮＭＯＳトランジスタＮ１をオン状態とするような信号を出力する。

一般に差動入力はゲートに入力されるが、この実施の形態１では、ＮＭＯＳトランジスタＮ２、Ｎ３のソースに入力されている。ゲートが差動入力となった場合、回路を高速化するためにはＮＭＯＳトランジスタＮ２、Ｎ３に流れる電流を増加させなければならない。高速化のために、ＮＭＯＳトランジスタＮ２、Ｎ３のサイズ（ゲート幅Ｗ）を大きくするとゲート容量が増加するため、高速化が充分に図れない。本発明のように、ＮＭＯＳトランジスタＮ２、Ｎ３のソースを差動入力とすることでゲート容量の影響を受けずに、高速に動作する差動回路とすることが出来る。

一般に、差動入力対の出力は、差動入力対をなすトランジスタと抵抗性負荷との間のノードから取り出される。本発明においても、ＮＭＯＳトランジスタＮ３とＰＭＯＳトランジスタＰ３の間のノードを差動回路の出力とし、ＮＭＯＳトランジスタＮ１のゲートに与える構成とすることは可能である。このような構成とした場合、各トランジスタのサイズやバランスを極めて精密に調整することにより、実施の形態１と同様の動作が可能となる。

実施の形態１では、上記の構成の代わりに、カレントミラー構成のＰＭＯＳトランジスタＰ４を利用して差動回路の出力端子２３を形成している。ＮＭＯＳトランジスタＮ１のゲートに与える電位は、抵抗Ｒ２による電圧降下に相当する電位である。抵抗Ｒ２の値を適宜調節することにより、差動回路の出力に基づいて、ＮＭＯＳトランジスタＮ１をオン状態とすることが出来る。

また第１の入力端子とＮＭＯＳトランジスタＮ２の間には抵抗Ｒ１が接続されている。この抵抗Ｒ１の存在により、電源電位ＶｄｄからノードＶ１へと流れる比較回路２０内の電流が大きくなりすぎてしまうのを防ぐことが可能となる。

ここで、比較回路２０の第１の入力端子及びＮＭＯＳトランジスタＮ１のドレインは、ともにノードＮ１に接続されている。また、比較回路の第２の入力端子及びＮＭＯＳトランジスタＮ１のソースもともに接地電位に接続されている。この点に着目すると、図２に示した回路は図４に示した回路と同等の回路である。上記の動作を踏まえたうえで比較回路の第１の入力端子２１をカソード端子、第２の入力端子２２をアノード端子とすれば、比較回路２０およびＮＭＯＳトランジスタＮ１は、ダイオードと等価な動作をする回路であることがわかる。

実施の形態1では、図４に示すようなダイオード回路２を用いてスイッチングレギュレータを構成することにより、外付けのショットキーダイオードを用いることなく、集積回路化が可能である。

また、従来の比較回路と論理ゲートを用いた構成に比べて、回路規模を削減でき小面積化が可能である。また本発明では比較対照となる電位の差動入力部をソース入力としているため、入力電位の変化に対し、高速な動作が可能である。そのため、電力の小さい携帯電話のような小電力用のスイッチングレギュレータにも、本発明のダイオード回路２が利用可能で有る。また、第１の入力端子２１の電位変化に対応した電流が流れるカレントミラーの構成から、抵抗Ｒ２の電圧降下を用いてＮＭＯＳトランジスタＮ１のオン・オフを制御するので、抵抗Ｒ２の抵抗値の設定によりこの動作を確実に行うことが可能である。

実施の形態２
図５は、本発明の実施の形態２に関する等価ダイオード回路を示す回路図である。この実施の形態２では、図２に示す比較回路２０の構成を変えてダイオード回路を構成したものである。なお、図１から３と同一の構成に関しては同一の符号を付し、説明を省略する。

図５に示す回路は、図２および図３に示した回路と同様のＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、ＰＭＯＳトランジスタＰ２、Ｐ４、および抵抗Ｒ１、Ｒ２を有している。実施の形態２の回路では、図２および図３のＰＭＯＳトランジスタＰ３が削除されている。ＮＭＯＳトランジスタＮ３のゲートおよびドレインはバイアス回路４５に接続され、電源電位Ｖｄｄ側には接続されない構成となっている。

図４に示した回路において第２の入力端子に接地電位が与えられ、第１の入力端子に接地電位よりも低い電圧が与えられた場合の動作は実施の形態１と同様である。ただし、実施の形態２では、ＮＭＯＳトランジスタＮ２のゲート、ＮＭＯＳトランジスタＮ３のゲートおよびドレインがバイアス回路４５に接続されている。このバイアス回路は回路起動後、所定の固定電位を発生させる回路である。したがって、この固定電位に応じてＮＭＯＳトランジスタＮ２、Ｎ３のゲート電位が決められるため、ＮＭＯＳトランジスタＮ２に電流が流れ始めるノードＶ１の電位が変化してくる。ここで、この固定電位は、比較回路２０としての応答時間と電流を考慮して最適な電位を与えるように設定する。

このような構成とすると、ＮＭＯＳトランジスタＮ２およびＮ３のゲートには、動作速度を考慮した最適の電位が常にバイアスされ、第１の入力端子２１の電位の変化に、より高速に対応することが可能となる。

以上、詳細に説明したように本発明によれば小型で集積化可能なダイオード回路を形成することが可能である。また、差動入力の入力端子をソース電極としたため高速動作が可能である。そのため、電力の小さいところで用いられるＤＣ−ＤＣコンバータのスイッチングレギュレータのダイオード回路として利用することが可能である。

以上、実施の形態に基づいて詳細に説明したが、本発明のダイオード回路はスイッチングレギュレータに限らず、ダイオード回路として適宜利用されてもよい。

本発明に関わるスイッチングレギュレータの構成を示す回路図である。実施の形態1のダイオード回路を示す回路図である。実施の形態1のダイオード回路の動作を示す図である。図２に示す回路をまとめて示した回路図である。実施の形態２のダイオード回路を示す回路図である。従来のスイッチングレギュレータを示す回路図である。

符号の説明

１制御回路
２ダイオード回路
３平滑回路
４負荷回路
５コイル
６コンデンサ
２０比較回路
２１第１の入力端子
２２第２の入力端子
２３出力端子
２５起動回路
４５バイアス回路
Ｎ１〜Ｎ３ＮＭＯＳトランジスタ
Ｐ１〜Ｐ４ＰＭＯＳトランジスタ
Ｒ１、Ｒ２抵抗

Claims

ソースが第１の入力端子に接続された第１のＭＯＳトランジスタと、ソースが第２の入力端子に接続され、ゲートおよびドレインが前記第１のＭＯＳトランジスタのゲートに接続された第２のＭＯＳトランジスタ、および前記第１のＭＯＳトランジスタのドレインに接続された第１の抵抗性負荷を有する差動回路と、
前記差動回路の出力に基づいて導通状態が制御される第３のＭＯＳトランジスタとを有するダイオード回路。
前記第２のＭＯＳトランジスタのドレインに接続された第２の抵抗性負荷を有することを特徴とする請求項１に記載のダイオード回路。
前記第１の抵抗性負荷は前記第１及び第２のＭＯＳトランジスタと異なる導電型の第４のＭＯＳトランジスタであることを特徴とする請求項１あるいは２に記載のダイオード回路。
前記第２の抵抗性負荷は、前記第４のＭＯＳトランジスタにカレントミラー接続された前記第４のＭＯＳトランジスタと同一導電型の第５のＭＯＳトランジスタであることを特徴とする請求項２あるいは３に記載のダイオード回路。
前記第４のＭＯＳトランジスタにカレントミラー接続された第６のＭＯＳトランジスタと、
前記第６のＭＯＳトランジスタと前記第２の入力端子との間に直列に接続された第１の抵抗とを有し、
前記差動回路の出力は前記第６のＭＯＳトランジスタと前記第１の抵抗との間のノードから出力されることを特徴とする請求項３あるいは４に記載のダイオード回路。
前記第１の入力端子と前記第１のＭＯＳトランジスタとの間に接続された第２の抵抗を有することを特徴とする請求項１乃至５に記載のダイオード回路。
前記第１および第２のＭＯＳトランジスタのゲートに接続され、回路起動時に所定の電位を与える起動回路を有することを特徴とする請求項１乃至６に記載のダイオード回路。
前記第１および第２のＭＯＳトランジスタのゲートに接続され、回路動作中に所定の固定電位を与えるバイアス回路を有することを特徴とする請求項１乃至６に記載のダイオード回路。