JP6721231B2

JP6721231B2 - 電源回路

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Publication number: JP6721231B2
Application number: JP2016062419A
Authority: JP
Inventors: 裕介松尾
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Description

本発明は半導体装置に係り、特に外部から入力する電源電圧を所定の低電圧に変換して出力する電源回路に関する。

近年の半導体装置は、高い電源電圧耐性が求められると同時に、多機能、低消費電力、小型化が要求されている。このような半導体装置においては、低い電源電圧で動作可能なロジック回路やアナログ回路等の低耐圧内部回路は、小さな低耐圧素子を用いて構成される。そして、その低耐圧内部回路は、外部供給される電源電圧を低電圧に変換する電源回路から電力の供給を受けるように構成されている。

＜第１従来例＞
図６（ａ）に第１従来例の電源回路２０Ａを示す。この電源回路２０Ａは、外部入力する電圧ＶＤＤの電源端子２１にドレインが接続されるＮＭＯＳトランジスタＭＮ２１、一端が電源ＶＤＤに接続され他端がトランジスタＭＮ２１のゲートに接続される電流源Ｉ２１、及びカソードがその電流源Ｉ２１の他端とトランジスタＭＮ２１のゲートの共通接続点に接続されアノードが接地ＧＮＤに接続されるツェナーダイオードＺＤ２１を備え、トランジスタＭＮ２１のソースが出力端子２３に接続される降圧回路２２からなり、出力端子２３から出力する出力電圧ＶＲＥＧが低耐圧内部回路３０に供給される。

この電源回路２０Ａでは、図６（ｂ）に示すように、トランジスタＭＮ２１と電流源Ｉ２１が動作する電圧Ｖｃに電源電圧ＶＤＤが立ち上がった後は、電源電圧ＶＤＤがツェナーダイオードＺＤ２１のツェナー電圧ＶＺＤ２１（＝Ｖｄ）に達するまでは、出力電圧ＶＲＥＧは電源電圧ＶＤＤからトランジスタＭＮ２１のゲート・ソース間電圧ＶＧＳ（ＭＮ２１）だけ低い電圧、つまりＶＲＥＧ＝ＶＤＤ−ＶＧＳ（ＭＮ２１）となる。そして、電源電圧ＶＤＤがツェナー電圧ＶＺＤ２１に達した後は、ＶＲＥＧ＝ＶＺＤ２１−ＶＧＳ（ＭＮ２１）になる。

この電源回路２０Ａはソースフォロアからなる無帰還方式の電源回路であり、低耐圧内部回路３０に出力する出力電圧ＶＲＥＧの電圧精度は高くないものの、回路面積が非常に小さく、かつ発振しない特徴がある。

＜第２従来例＞
図７（ａ）に第２従来例の電源回路２０Ｂを示す。この電源回路２０Ｂは、前記した降圧回路２２に加えて、ＶＤＤ検出回路２４と降圧回路２５を備える。ＶＤＤ検出回路２４は、電源端子２１の電圧ＶＤＤを分圧する分圧抵抗Ｒ２１，Ｒ２２、その分圧抵抗Ｒ２１，Ｒ２２で分圧された電圧Ｖ２１を基準電圧ＶＲＥＦ２１と比較するコンパレータＣＰ２１、及びそのコンパレータＣＰ２１の出力電圧によって動作するＮＭＯＳトランジスタＭＮ２２を備える。降圧回路２５は、ソースが電源端子２１に接続されドレインが出力端子２３に接続されるＰＭＯＳトランジスタＭＰ２１、及び一端が電源端子２１に接続され他端がトランジスタＭＰ２１のゲートに接続される電流源Ｉ２２を備える。そして、ＶＤＤ検出回路２４のトランジスタＭＮ２２のドレインがトランジスタＭＰ２１のゲートに接続されている。

この電源回路２０Ｂでは、図７（ｂ）に示すように、トランジスタＭＮ２１と電流源Ｉ２１が動作する電圧Ｖｃに電源電圧ＶＤＤが立ち上がった後は、出力電圧ＶＲＥＧは電源電圧ＶＤＤからトランジスタＭＮ２１のゲート・ソース間電圧ＶＧＳ（ＭＮ２１）だけ低い電圧、つまりＶＲＥＧ＝ＶＤＤ−ＶＧＳ（ＭＮ２１）となる。この後、電源電圧ＶＤＤがコンパレータＣＰ２１が動作可能な電圧Ｖｅになると、このときは分圧電圧Ｖ２１が基準電圧ＶＲＥＦ２１より低いので、コンパレータＣＰ２１の出力が“Ｈ”になってトランジスタＭＮ２２がＯＮし、降圧回路２５のトランジスタＭＰ２１をＯＮにさせる。このため、出力電圧ＶＲＥＧは降圧回路２５から出力する電圧が支配的となり、ＶＲＥＧ＝ＶＤＤとなる。そして、電源電圧ＶＤＤがＶｄにまで高くなって分圧電圧Ｖ２１が基準電圧ＶＲＥＦ２１より高くなると、コンパレータＣＰ２２の出力が“Ｌ”になってトランジスタＭＮ２２はＯＦＦとなり、降圧回路２５も動作しなくなる。このときは、降圧回路２２によって、図６（ａ）の電源回路２０Ａと同様に、ＶＲＥＧ＝ＶＤＤ−ＶＧＳ（ＭＮ２１）になる。

このように、電源回路２０Ｂでは、電源電圧ＶＤＤがコンパレータＣＰ２１が動作可能な電圧Ｖｅを超えた後は、ＶＲＥＧ＝ＶＤＤとなり、図６（ａ）で説明した電源回路２０Ａと比較し、トランジスタＭＮ２１のゲート・ソース間電圧ＶＧＳ（ＭＮ２１）の電圧降下が無いため、高い電圧ＶＲＥＧを出力できる。

＜第３従来例＞
図８（ａ）に第３従来例の電源回路２０Ｃを示す。この電源回路２０Ｃは、前記した降圧回路２２は使用せず、もう一方の降圧回路２５を使用するものであり、この降圧回路２５を出力電圧ＶＲＥＧに応じて動作するＬＤＯ（ロードロップアウト）型の帰還制御回路２６によって制御するようにしたものである。帰還制御回路２６は、基準電圧ＶＲＥＦ２２が設定されたオペアンプＯＰ２１、そのオペアンプＯＰ２１の出力によって制御されるＮＭＯＳトランジスタＭＮ２３、出力端子２３の出力電圧ＶＲＥＧを検出する分圧抵抗Ｒ２３，Ｒ２４、及びキャパシタＣ２１を備える。

この電源回路２０Ｃでは、図８（ｂ）に示すように、電源電圧ＶＤＤが帰還制御回路２６が動作する電圧Ｖｆに達すると、このときは分圧抵抗Ｒ２３，Ｒ２４で出力電圧ＶＲＥＧを分圧した電圧Ｖ２１が基準電圧ＶＲＥＦ２２より低いので、オペアンプＯＰ２１によってトランジスタＭＮ２３が動作して、降圧回路２５のトランジスタＭＰ２１をＯＮさせる。このため、ＶＲＥＧ＝ＶＤＤに制御される。この後、出力電圧ＶＲＥＧを分圧抵抗Ｒ２３，Ｒ２４で分圧した電圧Ｖ２２が基準電圧ＶＲＥＦ２２を超える（Ｖ２２＞ＶＲＥＦ２２）と、オペアンプＯＰ２１によってトランジスタＭＮ２３のＯＮ抵抗が制御されることで、トランジスタＭＰ２１のＯＮ抵抗が制御される。結局、電源電圧ＶＤＤが電圧Ｖｇ以上になると、Ｖ２１＝ＶＲＥＦ２２となるようにトランジスタＭＰ２１のＯＮ抵抗が制御され、出力電圧ＶＲＥＧは一定値に制御される。

この電源回路２０Ｃでは、図７（ａ）で説明した電源回路２０Ｂに比べ、電源電圧ＶＤＤを分圧する高抵抗の分圧抵抗Ｒ２１，Ｒ２２が不要であるため、小型、低消費電力を実現できる。

＜第４従来例＞
図９に第４従来例の電源回路２０Ｄ（特許文献１参照）を示す。この電源回路２０Ｄは、低耐圧内部回路３０に出力する出力電圧ＶＲＥＧをオペアンプＯＰ２２によって基準電圧ＶＲＥＦ２３と比較した結果に応じて、デプレッション型のＮＭＯＳトランジスタＭＮ２４のゲートを制御することで、ＶＲＥＧ＝ＶＲＥＦ２３に制御するものである。そして、トランジスタＭＮ２４の基板電圧を基板電圧制御回路２７によって調整することで、トランジスタＭＮ２４のゲート・ソース間電圧ＶＧＳ（ＭＮ２４）が大きくならないようにしている。また、トランジスタＭＮ２４がデプレッション型であるので、そのトランジスタＭＮ２４はＶＧＳ（ＭＮ２４）＝０Ｖであっても動作するところから、特定の場合に、パワーダウン端子２８に“Ｈ”のパワーダウン信号ＰＤを入力させることによって、トランジスタＭＮ２４の電源端子２１の側に直列接続されたＰＭＯＳトランジスタＭＰ２２をＯＦＦさせ、電源回路２０Ｄへの電源供給を停止できるようになっている。

特開２０１２−００３６７８号公報

ところが、図６（ａ）で説明した電源回路２０Ａは、ツェナーダイオードＺＤ２１のツェナー電圧ＶＺＤ２１によって出力電圧ＶＲＥＧが決定されるが、図６（ｂ）に示すように、その出力電圧ＶＲＥＧは、トランジスタＭＮ２１のゲート・ソース間電圧ＶＧＳ（ＭＮ２１）だけ電源電圧ＶＤＤよりも低下してしまう。このため、トランジスタＭＮ２１として一般的なエンハンスメント型を用いた場合、ＶＧＳ（ＭＮ２１）≒１Ｖであるため、例えばＶＤＤ＝３Ｖのときには出力ＶＲＥＧは２Ｖに低下してしまう。これは、低いＶＤＤ電圧での動作対応を実現する際、大きな障害となる。

また、図７（ａ）で説明した電源回路２０Ｂは、ＶＤＤ検出回路２４が機能できる電圧に電源電圧ＶＤＤが達していないとき（ＶＤＤ＜Ｖｅ）は、降圧回路２５のトランジスタＭＰ２１が動作できず、超低電圧動作を実現できない。

また、図８（ａ）で説明した電源回路２０Ｃは、図７（ａ）の電源回路２０Ｂと同じく、帰還制御回路２６が機能できる電圧に電源電圧ＶＤＤが達していないとき（ＶＤＤ＜Ｖｆ）は、ＶＲＥＧ＝０Ｖとなってしまい、超低電圧動作を実現出来ない。さらに、帰還制御回路２６がＬＤＯレギュレータ構成であるため、発振の恐れがある。つまり、ＰＭＯＳトランジスタＭＰ２１を出力素子とする本構成は、負荷によってゲインと位相が変化するため、ロバスト性を十分考慮したうえで、位相補償を最適化しなければならず、設計コストの上昇にもつながる。

さらに、図９で説明した電源回路２０Ｄは、デプレッション型のＮＭＯＳトランジスタＭＮ２を形成するために、ウェハ製造工程数が増加するため、コストが上昇する。また、高耐圧のデプレッション型のＮＭＯＳトランジスタを形成する必要があり、特別な製造工程を用意する必要がある。また、トランジスタＭＮ２４にトランジスタＭＰ２２が直列に接続されているため、２つのトランジスタＭＮ２４，ＭＰ２２のＯＮ抵抗が電源端子２１と出力端子２３の間に存在することになるので、電源電圧ＶＤＤが低下したとき、出力電圧ＶＲＥＧを出来るだけ高くするためには、トランジスタＭＮ２４の素子サイズを大きくする必要があり、回路面積の拡大を招く。また、デプレッション型のトランジスタＭＮ２４のゲート・ソース間電圧ＶＧＳ（ＭＮ２４）を可能な限り小さくするために、特別に基板電位発生回路２７が必要となっている。さらに、電源電圧ＶＤＤが極めて低く、トランジスタＭＮ２４のゲート・ソース間電圧ＶＧＳ（ＭＮ２４）が小さくなってしまうと、トランジスタＭＮ２４がデプレッション型であっても電流の出力が不足し、出力電圧ＶＲＥＧが降下する場合がある。

本発明の目的は、上記した問題点を解決して、ＶＤＤ電圧が低いときであってもそのＶＤＤ電圧に応じた電圧を出力することができ、また分圧抵抗やコンパレータ、基板電位発生回路等が必要なく小さな面積で実現でき、さらに高い発振耐性をもつ電源回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１電源端子にソースが接続された第１導電型の第２トランジスタ、前記第１電源端子にドレインが接続され前記第１導電型の第２のトランジスタのドレインがゲートに接続されソースが出力端子に接続された第２導電型の第１トランジスタ、及び前記第２導電型の第１トランジスタのゲートと前記第１導電型の第２トランジスタのドレインの共通接続点と第２電源端子との間に接続されたツェナーダイオードを有する第１降圧回路と、前記第１電源端子にソースが接続されドレインが前記出力端子に接続された第１導電型の第３トランジスタ、及び前記第１電源端子と前記第１導電型の第３トランジスタのゲートとの間に接続された第２電流源を有する第２降圧回路と、前記第１電源端子の電圧が低いときに前記第１導電型の第２トランジスタが線形動作することを検出する線形動作検出回路と、該線形動作検出回路が前記第１導電型の第２トランジスタの線形動作を検出したとき前記第１導電型の前記第３トランジスタをＯＮさせ、前記第１導電型の第２トランジスタの線形動作を検出しないとき前記第１導電型の前記第３トランジスタをＯＦＦさせる電圧制御回路と、を備えることを特徴とする。

請求項２にかかる発明は、請求項１に記載の電源回路において、ソースが前記第１電源端子に接続されドレインとゲートが前記第１導電型の第２トランジスタのゲートに接続された第１導電型の第１トランジスタと、該第１導電型の第１トランジスタのドレイン及びゲートと前記第２電源端子の間に接続された第１電流源を備え、前記線形動作検出回路は、ゲートが前記第１導電型の第１及び第２トランジスタのゲートに接続され、ソースが前記第１導電型の第２トランジスタのドレインに接続された第１導電型の第４トランジスタで構成され、前記電圧制御回路は、前記第１導電型の第４トランジスタのドレイン電流をミラーして前記第１導電型の第３トランジスタを制御するカレントミラー回路で構成されている、ことを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の電源回路において、前記ツェナーダイオードに代えて、前記出力端子の電圧と基準電圧との比較結果によって前記第２導電型の第１トランジスタのゲートを制御する帰還制御回路を備えることを特徴とする。

請求項４にかかる発明は、請求項３に記載の電源回路において、前記帰還制御回路は、ドレインが前記第２導電型の第１トランジスタのゲートに接続され、ソースが前記第２電源端子に接続された第２導電型の第４トランジスタと、前記第１電源端子の電圧と前記第２電源端子の電圧で動作し、前記出力端子と前記第２電源端子の間の電圧に対応した電圧と基準電圧を比較した結果によって前記第２導電型の第４トランジスタを制御するオペアンプとを備えることを特徴とする。

請求項１にかかる発明によれば、電源電圧が低いときであってもその電源電圧とほぼ同じ電圧を出力でき、電源電圧がツェナーダイオードのツェナー電圧に達するとそのツェナー電圧に対応した安定な電圧を出力することができ、このとき基板電位発生回路は必要なく、小さな面積で実現できる。

請求項２にかかる発明によれば、線形動作検出回路は１個のトランジスタで、電圧制御回路は２個のトランジスタによるカレントミラー回路で構成でき、小さな面積で実現できる。

請求項３にかかる発明によれば、出力インピーダンスの低いソースホロワ接続の出力段を用いた第１降圧回路に帰還制御回路を組み合わせるため、その帰還制御回路が発振しずらく、且つ、電源電圧が低いときであってもその電源電圧とほぼ同じ電圧を出力することができる。また、請求項１、２におけるツェナーダイオードに代えて帰還制御回路を使用するので、内部基準電圧対応した正確な出力電圧を出力することができる。

請求項４にかかる発明によれば、帰還制御回路はオペアンプ、基準電圧、１個のトランジスタ、および分圧抵抗で実現できるとともに、その帰還制御回路は低電圧で動作する必要がないため、回路の工夫やデプレッション型や低閾値電圧などの素子を使用する必要がなく、小さな面積で実現できる。

本発明の第１実施例の電源回路の回路図である。図１の電源回路の動作波形図である。本発明の第２実施例の電源回路の回路図である。図３の電源回路の動作波形図である。本発明の第３実施例の電源回路の回路図である。（ａ）は第１従来例の電源回路の回路図、（ｂ）はその動作波形図である。（ａ）は第２従来例の電源回路の回路図、（ｂ）はその動作波形図である。（ａ）は第３従来例の電源回路の回路図、（ｂ）はその動作波形図である。第４従来例の電源回路の回路図である。

＜第１実施例＞
図１に本発明の第１実施例の電源回路１０Ａを示す。図１において、１１は電圧ＶＤＤが入力する電源端子、１２は第１降圧回路、１３は第２降圧回路、１４は線形動作検出回路、１５は電圧制御回路である。また、３０は低耐圧内部回路であり、電源回路１０Ａによって出力端子１６に出力する出力電圧ＶＲＥＧが入力する。

第１降圧回路１２は、電流源としてのＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ１、及びツェナーダイオードＺＤ１により構成されている。トランジスタＭＰ２はＰＭＯＳトランジスタＭＰ１とカレントミラー接続され、そのトランジスタＭＰ１のドレインに接続された電流源Ｉ１の電流がトランジスタＭＰ２のドレインにミラーされるようになっている。ツェナーダイオードＺＤ１は、トランジスタＭＰ２のドレインとトランジスタＭＮ１のゲートの共通接続点とＧＮＤとの間に接続されている。第２降圧回路１３は、ＰＭＯＳトランジスタＭＰ３と電流源Ｉ２により構成されている。そして、トランジスタＭＮ１のソースとトランジスタＭＰ３のドレインが、出力端子１６に接続されている。

線形動作検出回路１４は、トランジスタＭＰ２が線形動作を行っているとき検出信号ＶＳ１をイネーブルにして電圧制御回路１５に出力する。電圧制御回路１５は、線形動作検出回路１４の検出信号ＶＳ１に応じて、トランジスタＭＰ３を制御する制御信号ＶＳ２を出力する。

本実施例の電源回路１０Ａは、電源電圧ＶＤＤがＧＮＤ電位から徐々に上昇し、（図２（ａ））に示すように、ＶＤＤ＝ＶａとなることでトランジスタＭＰ１と電流源Ｉ１が活性化すると、そのトランジスタＭＰ１とカレントミラー接続されたトランジスタＭＰ２がドレイン電流を流そうとするが、ツェナーダイオードＺＤ１のツェナー電圧ＶＺＤ１を超えるまでは電流パスが無く、トランジスタＭＰ２のドレイン電圧ＶＤ（ＭＰ２）は電源電圧ＶＤＤとほぼ等価になる。このときは、トランジスタＭＰ２は線形領域に入って、そのドレイン電圧ＶＤ（ＭＰ２）とソース電圧ＶＳ（ＭＰ２）は、ＶＤ（ＭＰ２）≒ＶＳ（ＭＰ２）＝ＶＤＤの関係を維持する。

これによって、線形動作検出回路１４がトランジスタＭＰ２が線形動作していることを検出して検出信号ＶＳ１が“Ｈ”に設定され（図２（ｂ））、このため電圧制御回路１５の出力電圧ＶＳ２が“Ｌ”に制御される（図２（ｃ））。よって、トランジスタＭＰ３のゲート電位が下げられ、トランジスタＭＰ３がＯＮする（図２（ｄ））。このようにして、トランジスタＭＰ２が線形動作している間は、第２降圧回路１３が動作して、ＶＲＥＧ＝ＶＤＤになるような制御が行われる（図２（ｅ））。

この後、電源電圧ＶＤＤがツェナーダイオードＺＤ１のツェナー電圧ＶＺＤ１（＝Ｖｂ）を超えると、トランジスタＭＰ２が飽和領域に遷移し、線形動作検出回路１４の検出信号ＶＳ１が“Ｌ”に反転し、電圧制御回路１５の出力信号ＶＳ２が“Ｈ”に反転して、トランジスタＭＰ３がＯＦＦする。また、トランジスタＭＰ２のドレイン電圧ＶＤ（ＭＰ２）がツェナーダイオードＺＤ１のツェナー電圧ＶＺＤ１になり、トランジスタＭＮ１のドレインから「ＶＺＤ１−ＶＧＳ（ＭＮ１）」の電圧が出力端子１６に出力電圧ＶＲＥＧとして印加する。このように、電源電圧ＶＤＤが上昇しツェナーダイオードＺＤ１のツェナー電圧ＶＺＤ１（＝Ｖｂ）を超えると、第２降圧回路１３に代わって、第１降圧回路１２が安定した出力電圧ＶＲＥＧ（＝ＶＺＤ１−ＶＧＳ（ＭＮ１））を出力する。

本実施例によれば、電源電圧ＶＤＤが低いときの出力電圧ＶＲＥＧの低下を緩和することが出来、電源電圧ＶＤＤが低くても低耐圧内部回路３０を動作させることができる。また、基準電圧源、オペアンプ、分圧抵抗等が不要となるため、回路面積が小さくなり消費電流も低減することができる。さらに、デプレッショントランジスタや基板電圧発生回路を用いる必要もない。

＜第２実施例＞
図３に本発明の第２実施例の電源回路１０Ｂを示す。本実施例は、図１で説明した電源回路１０Ａを具体化したものである。ここでは、線形動作検出回路１４を、ゲートがトランジスタＭＰ１，ＭＰ２のゲートに接続され、ソースがトランジスタＭＰ２のドレインに接続されたＰＭＯＳトランジスタＭＰ４で構成する。また、電圧制御回路１５を、カレントミラー接続されたＮＭＯＳトランジスタＭＮ２，ＭＮ３で構成している。トランジスタＭＮ２のゲートとドレインはトランジスタＭＰ４のドレインに接続され、トランジスタＭＮ３のゲートはトランジスタＭＮ２のゲートに接続されている。

電源電圧ＶＤＤがＧＮＤ電位から徐々に上昇し、（図４（ａ））に示すように、ＶＤＤ＝ＶａとなることでトランジスタＭＰ１と電流源Ｉ１が活性化する。そして、トランジスタＭＰ１とカレントミラー接続されたトランジスタＭＰ２がドレイン電流を流そうとするが、ツェナーダイオードＺＤ１のツェナー電圧ＶＺＤ１を超えるまでは電流パスが無く、トランジスタＭＰ２のドレイン電圧ＶＤ（ＭＰ２）は電源電圧ＶＤＤとほぼ等価になり、トランジスタＭＰ２は線形領域に入る。このとき、そのドレイン電圧ＶＤ（ＭＰ２）も電源電圧ＶＤＤとほぼ等価になる。また、トランジスタＭＰ４のソース電圧ＶＳ（ＭＰ４）もほぼ電源電圧ＶＤＤと等しくなる。このため、トランジスタＭＰ２のゲート・ソース間電圧ＶＧＳ（ＭＰ２）とトランジスタＭＰ４のゲート・ソース間電圧ＶＧＳ（ＭＰ４）が、ＶＧＳ（ＭＰ２）≒ＶＧＳ（ＭＰ４）となり、トランジスタＭＰ４がＯＮしてドレイン電流ＩＤ（ＭＰ４）を流す（図４（ｂ））。このときの電流ＩＤ（ＭＰ４）は、電流源Ｉ１の電流Ｉ１とほぼ同じであり、トランジスタＭＮ２，ＭＮ３によってミラーされ、トランジスタＭＰ３のゲート電圧を引き下げる。よって、そのトランジスタＭＰ３がＯＮし、ＶＤＤ＝ＶＲＥＧとなる（図４（ｃ））。

電源電圧ＶＤＤがツェナーダイオードのツェナー電圧ＶＺＤ１を超えると、ＰＭＯＳトランジスタＭＰ２が飽和領域に遷移し、トランジスタＭＰ４のゲート・ソース間電圧ＶＧＳ（ＭＰ４）が小さくなってそのトランジスタＭＰ４がＯＦＦする。また、トランジスタＭＰ２のドレイン電圧がツェナーダイオードＺＤ１のツェナー電圧ＶＺＤ１になるので、ＶＲＥＧ＝ＶＤＤ−ＶＧＳ（ＭＮ１）となる。

＜第３実施例＞
図５に本発明の第３実施例の電源回路１０Ｃを示す。本実施例は、図２で説明した電源回路１０Ｂにおいて、ツェナーダイオードＺＤ１に代えて帰還制御回路１７を設け、ソースホロワ接続のトランジスタＭＮ１を出力段とするシリーズレギュレータを構成したものである。帰還制御回路１７は、基準電圧ＶＲＥＦ１が設定されたオペアンプＯＰ１、そのオペアンプＯＰ１の出力電圧に応じて制御されるＮＭＯＳトランジスタＭＮ４、及び出力端子１６の出力電圧ＶＲＥＧを検出する分圧抵抗Ｒ１，Ｒ２を備える。トランジスタＭＮ４のドレインはトランジスタＭＰ２のドレインとトランジスタＭＮ１のゲートに接続されている。

電源電圧ＶＤＤが、トランジスタＭＰ１と電流源Ｉ１が動作可能な電圧に達しても、帰還制御回路１７が動作可能な電圧に達しないときは、トランジスタＭＮ４がＯＦＦされる。このため、トランジスタＭＰ２によりトランジスタＭＮ１のゲート電位が電源電圧ＶＤＤまで引き上げられるが、そのトランジスタＭＮ１のドレインはＶＤＤ−ＶＧＳ（ＭＮ１）以上の電圧を出力できない。

しかし、トランジスタＭＰ２が線形動作していることをトランジスタＭＰ４が検出すると、ＰＭＯＳトランジスタＭＰ４はドレイン電流ＩＤ（ＭＰ４）を流す。この電流はトランジスタＭＮ２，ＭＮ３によりミラーされるので、トランジスタＭＰ３のゲート電圧が引き下げられて、そのトランジスタＭＰ３がＯＮし、出力端子１６の電圧ＶＲＥＧがＶＲＥＧ＝ＶＤＤとなる（図４（ｃ）と同じ）。

この後、電源電圧ＶＤＤが上昇して帰還制御回路１７が動作可能な電圧に達し、出力電圧ＶＲＥＧを分圧抵抗Ｒ１，Ｒ２で分圧した電圧Ｖ１が帰還制御回路１７の基準電圧ＶＲＥＦ１を上回る（Ｖ１＞ＶＲＥＦ１）と、トランジスタＭＮ４がＯＮしてトランジスタＭＰ２は飽和領域に遷移し、線形動作検出回路１４のトランジスタＭＰ４がＯＦＦするので、電圧制御回路１５のトランジスタＭＮ２，ＭＮ３がＯＦＦして、第２降圧回路１３のトランジスタＭＰ３がＯＦＦする。

そして、この後は、分圧抵抗Ｒ１，Ｒ２で検出した電圧Ｖ１が基準電圧ＶＲＥＦ１になるようにトランジスタＭＮ４，ＭＮ１，ＭＰ２が帰還制御され、出力電圧ＶＲＥＧが基準電圧ＶＲＥＦ２に対応した電圧になるよう制御される。

本実施例では、帰還制御回路１７によってＮＭＯＳのトランジスタＭＮ１のゲートを制御するので、発振の可能性が低くなる。また、出力端子１６の負荷電流量に対してゲインと位相の変化が小さくなるため、位相補償が簡単となり、図示しない位相補償キャパシタを接続する場合はその容量を小さくすることができ、回路面積を小さくできる。また、線形動作検出回路１４のトランジスタＭＰ４と電圧制御回路１５のトランジスタＭＮ２，ＭＮ３が活性化すればＶＲＥＧ＝ＶＤＤにすることができるので、電源電圧ＶＤＤが帰還制御回路１７が動作できない低電圧であっても、電圧ＶＲＥＧを低耐圧内部回路３０に対して出力することができる。

１０Ａ，１０Ｂ，１０Ｃ：本発明の電源回路
１１：電源端子、１２：第１降圧回路、１３：第２降圧回路、１４：線形動作検出回路、１５：電圧制御回路、１６：出力端子、１７：帰還制御回路
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ：従来の電源回路
２１：電源端子、２２：降圧回路、２３：出力端子、２４：ＶＤＤ検出回路、２５：降圧回路、２６：帰還制御回路、２７:基板電位発生回路、２８：パワーダウン端子
３０：低耐圧内部回路

Claims

第１電源端子にソースが接続された第１導電型の第２トランジスタ、前記第１電源端子にドレインが接続され前記第１導電型の第２のトランジスタのドレインがゲートに接続されソースが出力端子に接続された第２導電型の第１トランジスタ、及び前記第２導電型の第１トランジスタのゲートと前記第１導電型の第２トランジスタのドレインの共通接続点と第２電源端子との間に接続されたツェナーダイオードを有する第１降圧回路と、
前記第１電源端子にソースが接続されドレインが前記出力端子に接続された第１導電型の第３トランジスタ、及び前記第１電源端子と前記第１導電型の第３トランジスタのゲートとの間に接続された第２電流源を有する第２降圧回路と、
前記第１電源端子の電圧が低いときに前記第１導電型の第２トランジスタが線形動作することを検出する線形動作検出回路と、
該線形動作検出回路が前記第１導電型の第２トランジスタの線形動作を検出したとき前記第１導電型の前記第３トランジスタをＯＮさせ、前記第１導電型の第２トランジスタの線形動作を検出しないとき前記第１導電型の前記第３トランジスタをＯＦＦさせる電圧制御回路と、
を備えることを特徴とする電源回路。
請求項１に記載の電源回路において、
ソースが前記第１電源端子に接続されドレインとゲートが前記第１導電型の第２トランジスタのゲートに接続された第１導電型の第１トランジスタと、該第１導電型の第１トランジスタのドレイン及びゲートと前記第２電源端子の間に接続された第１電流源を備え、
前記線形動作検出回路は、ゲートが前記第１導電型の第１及び第２トランジスタのゲートに接続され、ソースが前記第１導電型の第２トランジスタのドレインに接続された第１導電型の第４トランジスタで構成され、
前記電圧制御回路は、前記第１導電型の第４トランジスタのドレイン電流をミラーして前記第１導電型の第３トランジスタを制御するカレントミラー回路で構成されている、
ことを特徴とする電源回路。
請求項１又は２に記載の電源回路において、
前記ツェナーダイオードに代えて、前記出力端子の電圧と基準電圧との比較結果によって前記第２導電型の第１トランジスタのゲートを制御する帰還制御回路を備えることを特徴とする電源回路。
請求項３に記載の電源回路において、
前記帰還制御回路は、ドレインが前記第２導電型の第１トランジスタのゲートに接続され、ソースが前記第２電源端子に接続された第２導電型の第４トランジスタと、前記第１電源端子の電圧と前記第２電源端子の電圧で動作し、前記出力端子と前記第２電源端子の間の電圧に対応した電圧と基準電圧を比較した結果によって前記第２導電型の第４トランジスタを制御するオペアンプとを備えることを特徴とする電源回路。