JP6205250B2 - 電源回路 - Google Patents

Description

本発明は半導体装置で構成される電源回路に関し、特に低電圧から高電圧に亘る広い範囲の入力電圧に対応でき、しかも入力電圧が大きく変動した場合においても安定した電圧を出力可能とした電源回路に関する。

従来の電源回路を図４に示す。この電源回路は、電圧Ｖｉｎが入力する入力端子Ｐ１にソースが接続されたカレントミラー接続のＰＭＯＳトランジスタＭＰ１，ＭＰ２、そのトランジスタＭＰ１のゲートとドレインに接続された電流Ｉｒｅｆ１の定電流源回路１、トランジスタＭＰ２のドレインに接続され基準電圧Ｖｒｅｆ１をツェナー電圧として発生するツェナーダイオードＤ１、その基準電圧Ｖｒｅｆ１に応じて出力端子Ｐ２に出力電圧Ｖｏｕｔを出力するソースフォロア構成のＮＭＯＳトランジスタＭＮ１、入力端子Ｐ１の電圧Ｖｉｎが予め設定された閾値電圧Ｖｔｈ以下のときに“Ｌ”レベルの検出信号を出力する入力電圧監視回路２、その入力電圧監視回路２から入力する“Ｌ”レベルの検出信号を遅延時間Ｔ１だけ遅延して出力する遅延回路３、その遅延回路３の出力信号が“Ｌ”レベルになったときオンして出力端子Ｐ２に入力電圧Ｖｉｎを供給するＰＭＯＳトランジスタＭＰ３、および出力電圧安定化用の容量Ｃ１を備える。

定電流源回路１は、トランジスタＭＰ１，ＭＰ２からなるカレントミラーを介してツェナーダイオードＤ１に定電流Ｉｒｅｆ１を供給する。これにより、ツェナーダイオードＤ１には基準電圧Ｖｒｅｆ１が発生し、この電圧Ｖｒｅｆ１はトランジスタＭＮ１のゲートに印加される。このトランジスタＭＮ１は出力端子Ｐ２を駆動し、出力端子Ｐ２に接続される負荷に出力電圧Ｖｏｕｔを供給する。この出力電圧Ｖｏｕｔは、トランジスタＭＮ１のゲート・ソース間電圧をＶｇｓｍｎ１とすると、

で表される。

この構成の電源回路によれば、トランジスタＭＮ１としてドレイン耐圧が高い素子を選ぶことにより、高電圧入力に対応でき、且つ出力端子Ｐ２に接続される負荷回路は低耐圧の素子群で構成することができる。

入力電圧監視回路２は、入力端子Ｐ１の電圧Ｖｉｎが予め設定された閾値電圧Ｖｔｈ以下に低下した場合に、遅延回路３を通じてトランジスタＭＰ３をオンさせる。これにより、入力電圧Ｖｉｎの低下時に出力端子Ｐ２の出力電圧Ｖｏｕｔの低下を抑えることができる。

すなわち、前述のように出力電圧Ｖｏｕｔは、常時は式（１）で表される値であるが、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ１よりも低い電圧に低下したときには、ツェナーダイオードＤ１によるその基準電圧Ｖｒｅｆ１が発生せず、

となるため、トランジスタＭＰ３が無い場合、その出力電圧Ｖｏｕｔが出力端子Ｐ２に接続された負荷回路の動作可能電圧を下回る可能性がある。

そこで、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ１よりも低くなった場合に、トランジスタＭＰ３をオンさせることで、出力端子Ｐ２の出力電圧Ｖｏｕｔが低下することを抑えている。このとき、出力電圧Ｖｏｕｔは、

となり、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ１より低くなったときでも、負荷回路を駆動することが可能となる。

ここで、遅延回路３は、トランジスタＭＰ３がオフからオンとなる場合にのみ遅延時間Ｔ１を発生させ、入力電圧Ｖｉｎが一時的に急峻に低下した場合やノイズの飛び込みがあった場合に、トランジスタＭＰ３が誤ってオンすることを防いでいる。

これは、入力電圧Ｖｉｎが高い状態でトランジスタＭＰ３が一時的にでもオンすると、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎが等しい、すなわち、高い入力電圧Ｖｉｎが出力端子Ｐ２からそのまま出力される状態が生じ、場合によっては出力端子Ｐ２に接続された負荷回路を破壊する恐れがあるためである。

なお、トランジスタＭＰ３がオンからオフとなる場合は、遅延回路３は遅延を発生させない。これにより、入力電圧Ｖｉｎが急峻に高くなった場合に、トランジスタＭＰ３を素早くオフし、出力電圧Ｖｏｕｔの上昇を防ぐことができる。

入力電圧が不十分なときに出力電圧を遮断する回路として、特許文献１に記載の回路がある。

特開２００８−１７１１７７号公報

ところが、入力電圧Ｖｉｎが急峻に入力電圧監視回路２の閾値電圧Ｖｔｈ以下にまで低くなった場合、トランジスタＭＰ３は遅延回路３で発生する遅延時間Ｔ１を経過しなければオンしないため、その遅延時間Ｔ１が経過するまでの間は、トランジスタＭＮ１のみで負荷を駆動することになる。このとき、低下後の入力電圧ＶｉｎがツェナーダイオードＤ１の基準電圧Ｖｒｅｆ１より低い場合には、トランジスタＭＮ１のゲート電圧は、ほぼ入力電圧Ｖｉｎと同等レベルまで低下する。

この結果、遅延回路３の遅延時間Ｔ１が経過するまでの間は、出力電圧Ｖｏｕｔは、式（２）に示した電圧にまで低下し、負荷回路の動作可能電圧を下回る問題が生じる。なお、遅延時間Ｔ１の経過後はトランジスタＭＰ３がオンするため、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと同等レベルとなる。

入力電圧Ｖｉｎが急峻に変動する場合として、本電源回路をＡＣアダプタ等で駆動した状態からより電圧の低いバッテリーによる駆動へ切り換えた場合や、本電源回路の入力端子Ｐ１側に並列に接続された他の回路の負荷電流変動により入力電圧Ｖｉｎが変動した場合等が想定される。

本発明の目的は、入力電圧が急峻に低くなった場合でも負荷に一定以上の電圧を供給することが可能な広範囲入力電圧動作に対応した電源回路を、最小限の回路増加で構成することである。

上記目的を達成するために、請求項１にかかる発明は、入力端子の入力電圧が所定値を超えるときに流れる電流で基準電圧を発生する基準電圧発生素子と、該基準電圧発生素子で発生された基準電圧を保持する第１の容量と、該第１の容量と前記基準電圧発生素子との間に接続した充電用素子と、該充電用素子に並列接続された放電防止用素子と、前記第１の容量の電圧に応じて前記入力電圧を変換して出力端子に出力する第１のトランジスタと、前記入力電圧が予め設定した電圧以下になると検出信号を出力する入力電圧監視回路と、該入力電圧監視回路から入力する前記検出信号を所定の遅延時間だけ遅延させて出力する遅延回路と、該遅延回路から前記検出信号が出力すると前記入力端子と前記出力端子の間を接続する第２のトランジスタと、を備えることを特徴とする。

請求項２にかかる発明は、請求項１に記載の電源回路において、前記遅延回路は、前記検出信号を入力したときオフし前記検出信号を入力しないときオンする第３のトランジスタと、該第３のトランジスタがオフすると電荷が充電されオンすると電荷が放電される第２の容量と、該第２の容量の充電電圧が所定値を超えると前記第２のトランジスタをオンさせる第４のトランジスタと、前記基準電圧発生素子で発生された前記基準電圧により前記第２の容量に前記充電用の電流を供給するようカレントミラー接続された第５および第６のトランジスタとを備え、前記第５および第６のトランジスタのソースとバックゲートを前記放電防止用素子の各端子に接続して前記充電用素子としたことを特徴とする。

請求項３にかかる発明は、請求項１に記載の電源回路において、前記第１の容量の放電時定数を、前記遅延回路の遅延時間よりも長い値に設定したことを特徴とする。

請求項１にかかる発明によれば、第１の容量に保持されている電荷によって、入力電圧が急峻に低くなった場合でも負荷に一定以上の電圧を供給することが可能で、且つ最小限の回路増加で広範囲の入力電圧に対応することができる。また、低い入力電圧に対応することができ、且つ基準電圧発生素子のリーク電流の影響を受け難い。さらに、請求項２にかかる発明によれば、遅延回路を構成するトランジスタの一部を充電用素子として兼用するので、素子数増大を回避できる。さらに、請求項３にかかる発明によれば、遅延回路の遅延時間が終了するまでの期間は確実に出力電圧の低下を防止できる。

本発明の第１の実施例の電源回路の回路図である。 本発明の第２の実施例の電源回路の回路図である。 本発明の第３の実施例の電源回路の回路図である。 本従来の電源回路の回路図である。

＜第１の実施例＞
本発明の第１の実施例の電源回路を図１に示す。この電源回路は、電圧Ｖｉｎが入力する入力端子Ｐ１にソースが接続されたカレントミラー接続のＰＭＯＳトランジスタＭＰ１，ＭＰ２、そのトランジスタＭＰ１のゲートとドレインに接続された電流Ｉｒｅｆ１の定電流源回路１、トランジスタＭＰ２のドレインにソースが接続されたＰＭＯＳトランジスタＭＰ４、そのトランジスタＭＰ４のドレインに接続され基準電圧Ｖｒｅｆ１をツェナー電圧として発生するツェナーダイオードＤ１、その基準電圧Ｖｒｅｆ１に応じて出力端子Ｐ２に出力電圧Ｖｏｕｔを出力するソースフォロア構成のＮＭＯＳトランジスタＭＮ１、そのトランジスタＭＮ１のゲートに接続された基準電圧保持用の容量Ｃ２、入力端子Ｐ１の電圧Ｖｉｎが予め設定された閾値電圧Ｖｔｈ以下のときに“Ｌ”レベルの検出信号を出力する入力電圧監視回路２、その入力電圧監視回路２から入力する“Ｌ”レベルの検出信号を遅延時間Ｔ１だけ遅延して出力する遅延回路３、その遅延回路３の出力信号が“Ｌ”レベルになったときオンして出力端子Ｐ２に電流を供給するＰＭＯＳトランジスタＭＰ３、および出力電圧安定化用の容量Ｃ１を備える。

トランジスタＭＰ４は、ダイオード接続され且つバックゲートがドレイン側へ接続されている。これにより、入力電圧Ｖｉｎの低下時にドレイン・バックゲート間の寄生ダイオードがオンして、ツェナーダイオードＤ１のカソードからトランジスタＭＰ２のドレイン方向に電流が逆流することを防止する。

ここでは、請求項の基準電圧発生素子としてツェナーダイオードＤ１を使用し、請求項の第１の容量として容量Ｃ２を使用し、請求項の第１のトランジスタとしてトランジスタＭＮ１を使用し、請求項の第２のトランジスタとしてトランジスタＭＰ３を使用し、請求項の逆流防止素子としてトランジスタＭＰ４を使用している。

定電流源回路１の電流は、トランジスタＭＰ１，ＭＰ２のカレントミラーによって折り返されて、トランジスタＭＰ３を介してツェナーダイオードＤ１に流れる。そして、そのツェナーダイオードＤ１に発生する基準電圧Ｖｒｅｆ１が容量Ｃ２に保持され、トランジスタＭＮ１のゲートに印加する。

入力電圧Ｖｉｎが高いときには、ソースフォロアのトランジスタＭＮ１のみで出力端子Ｐ１に接続される負荷を駆動する。このときの出力端子Ｐ２の電圧Ｖｏｕｔは、前記した式（１）に表される通りである。

次に、入力電圧Ｖｉｎが低下し、ツェナーダイオードＤ１に生じる電圧が基準電圧Ｖｒｅｆ１以下になったときは、トランジスタＭＰ２のドレイン・ソース間電圧をＶｄｓｍｐ２、トランジスタＭＰ４のソース・バックゲート間寄生ダイオードの順電圧をＶｆ、トランジスタＭＮ１のゲート・ソース間電圧をＶｇｓｍｎ１とすると、出力端子Ｐ２の出力電圧Ｖｏｕｔは、

で表される。

このとき、入力電圧Ｖｉｎが入力監視回路２に設定された閾値電圧Ｖｔｈよりも低ければ、その低下を入力電圧監視回路２が検知する。これにより入力電圧監視回路２は“Ｌ”レベルの検出信号を出力し、この情報が遅延回路３へ送られる。遅延回路３は、その検出信号を入力してから遅延時間Ｔ１の経過後に、“Ｌ”レベルの信号を出力し、トランジスタＭＰ３がオンとなる。これにより、トランジスタＭＰ３は出力端子Ｐ２に接続された負荷を駆動する。このときの出力電圧Ｖｏｕｔは、前記した式（３）で表される通りである。

次に、入力電圧Ｖｉｎが急峻に低下した場合は、容量Ｃ２で基準電圧Ｖｒｅｆ１が保持されているトランジスタＭＮ１のゲートと入力端子Ｐ１と間のトランジスタＭＰ４が逆バイアスとなるが、前述のようにトランジスタＭＰ４はバックゲートとドレインを接続した逆流防止接続となっているため、容量Ｃ２に蓄えられた電荷がそのまま保持される。この結果、トランジスタＭＮ１のゲートに印加している基準電圧Ｖｒｅｆ１の低下を抑制することができる。

なお、ツェナーダイオードＤ１は、基準電圧Ｖｒｅｆ１以下の逆バイアス時においても、カソードからアノードへ逆方向リーク電流が流れる。しかし、少なくともトランジスタＭＰ３がオンする遅延時間Ｔ１が経過するまでは、トランジスタＭＮ１のゲート電圧が容量Ｃ２により保持される。

これにより、遅延時間Ｔ１が経過するまでの期間は、出力電圧Ｖｏｕｔが低下することを防止することができる。容量Ｃ２の値が大きいほど、トランジスタＭＰ３がオンするまでの遅延時間Ｔ１に確実に対処することが可能である。

また、入力電圧Ｖｉｎが急峻に上昇し、その電圧Ｖｉｎが入力電圧監視回路２の閾値電圧Ｖｔｈ以上になると、入力電圧監視回路２の出力が“Ｌ”レベルから“Ｈ”レベルの信号に切り替わり、遅延回路３は遅延時間Ｔ１を発生させることなく速やかに出力信号を“Ｈ”レベルにし、トランジスタＭＰ３をオフにする。これにより、入力電圧Ｖｉｎが急峻に上昇しても、高い入力電圧ＶｉｎがトランジスタＭＰ３によって出力端子Ｐ２へ出力されることが防止される。

以上の動作により、入力電圧Ｖｉｎが急峻に低下した場合においても、少なくともトランジスタＭＰ３がオンするまでの遅延時間Ｔ１だけは、トランジスタＭＮ１のゲート電圧は容量Ｃ２により、ツェナーダイオードＤ１によって生成される基準電圧Ｖｒｅｆ１に保持され、出力端子Ｐ２の電圧Ｖｏｕｔが低下することはなく、負荷を一定以上の電圧で駆動し続けることができる。

＜第２の実施例＞
本発明の第２の実施例の電源回路を図２に示す。本電源回路は、トランジスタＭＰ２とツェナーダイオードＤ１との共通接続端子とトランジスタＭＮ１のゲートとの間に、抵抗Ｒ１とダイオードＤ２の並列回路を挿入している。ツェナーダイオードＤ１で生成された基準電圧Ｖｒｅｆ１は、ダイオードＤ２を介して容量Ｃ２に保持され、トランジスタＭＮ１のゲートに伝達される。

ここでは、請求項の充電用素子としてダイオードＤ２を使用し、請求項の放電防止素子として抵抗Ｒ１を使用している。

ツェナーダイオードＤ１で生成された基準電圧Ｖｒｅｆ１は、ダイオードＤ２を介して容量Ｃ２に保持されるので、ソースフォロアトランジスタＭＮ１のゲート電圧はその電圧Ｖｒｅｆ１となる。このときの出力端子Ｐ２の電圧Ｖｏｕｔは、前記した式（１）で表される電圧となる。

入力電圧Ｖｉｎが低下し、ツェナーダイオードＤ１の両端電圧が基準電圧Ｖｒｅｆ１以下になると、出力電圧Ｖｏｕｔは、

となる。

ここで、ダイオードＤ２は、回路起動時にオンして容量Ｃ２を充電し、トランジスタＭＮ１のゲート電圧の立ち上がりを速める働きをする。仮にダイオードＤ２が無い場合、容量Ｃ２は抵抗Ｒ１との時定数をもって充電されるため、トランジスタＭＮ１のゲート電圧の立ち上がりが遅くなり、その結果、出力端子Ｐ２に接続される負荷回路への電圧Ｖｏｕｔの供給も遅くなる。

本実施例において、入力電圧Ｖｉｎが急峻に入力監視回路２の閾値電圧Ｖｔｈ以下の電圧に低下した場合、トランジスタＭＰ２のドレイン・バックゲート間の寄生ダイオードが順バイアスとなり、容量Ｃ２に保持された電荷は抵抗Ｒ１、トランジスタＭＰ２のその寄生ダイオードを介して放電する。このとき、トランジスタＭＰ３は、図１の電源回路と同様に、遅延回路３の遅延時間Ｔ１の経過後にオンする。

したがって、容量Ｃ２と抵抗Ｒ１による放電時定数Ｔ２を遅延回路３の遅延時間Ｔ１より長くなるように選んでおけば、トランジスタＭＰ３がオンするまでの間、トランジスタＭＮ１のゲート電圧低下を防ぐことができる。以上の動作により、出力端子Ｐ２の電圧Ｖｏｕｔは一定電圧以上を保持することができる。

また、基準電圧Ｖｒｅｆ１を生成するツェナーダイオードＤ１には、カソードからアノードへ逆方向リーク電流が流れるので、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆ１以下に低下した際、容量Ｃ２に保持された電荷がその経路を経由して放電し、トランジスタＭＮ１のゲートに印加している基準電圧Ｖｒｅｆ１が低下する懸念もある。しかし、これについても、抵抗Ｒ１によりそのリーク電流が抑制されるので、容量Ｃ２の放電を抑えることができ、入力電圧Ｖｉｎの低下時にも基準電圧Ｖｒｅｆ１が保持される。

以上の動作により、入力電圧Ｖｉｎが急峻に低下した場合においても、少なくともトランジスタＭＰ３がオンするまでの遅延時間Ｔ１だけは、トランジスタＭＮ１のゲート電圧は容量Ｃ２により、ツェナーダイオードＤ１によって生成される基準電圧Ｖｒｅｆ１に保持され、出力端子Ｐ２の電圧Ｖｏｕｔが低下することはなく、負荷を一定以上の電圧で駆動し続けることができる。

加えて、図１の電源回路の場合と同一出力電圧Ｖｏｕｔを出力する場合、図１の電源回路よりもトランジスタＭＮ１のゲートバイアス電圧を低く設定可能となるため、より低い入力電圧Ｖｉｎまで基準電圧Ｖｒｅｆ１によって定電圧動作モードを保持することができる。

この定電圧動作モードにおける出力電圧Ｖｏｕｔは、図１の電源回路では式（２）に示す値であるので、そのときの入力電圧Ｖｉｎは、

となるが、本実施例の電源回路ではその出力電圧Ｖｏｕｔが式（５）に示す値であるので、そのときの入力電圧Ｖｉｎは、

となる。したがって、等しい出力電圧Ｖｏｕｔを出力するとき、本実施例の電源回路の方が、より低い入力電圧Ｖｉｎに対応できる。

＜第３の実施例＞
本発明の第３の実施例の電源回路を図３に示す。本実施例では、図２の電源回路のダイオードＤ２の部分を遅延回路３Ａを構成するトランジスタの寄生ダイオードへ置き換えたものである。

定電流源回路１の電流Ｉｒｅｆ１をトランジスタＭＰ１，ＭＰ２を介してツェナーダイオードＤ１に転移し、基準電圧Ｖｒｅｆ１を生成する部分は図１、図２、図４と同様である。生成された基準電圧Ｖｒｅｆ１が、抵抗Ｒ１と容量Ｃ２で構成されるローバスフィルタを経由してトランジスタＭＮ１のゲートに伝達される部分については、図２の電源回路と同様である。

遅延回路３Ａは、定電流源回路３１、カレントミラー構成のＰＭＯＳトランジスタＭＰ５，ＭＰ６、ＮＭＯＳトランジスタＭＮ２，ＭＮ３、容量Ｃ３により構成される。定電流源回路３１は、トランジスタＭＰ５，ＭＰ６を介して容量Ｃ３に接続される。容量Ｃ３には、放電用スイッチとしてトランジスタＭＮ２が並列接続される。入力電圧監視回路２の出力信号をトランジスタＭＮ２のゲートで受けることにより、容量Ｃ３の放電動作が切り換わる構成となっている。また、容量Ｃ３は、トランジスタＭＮ３のゲートに接続され、その容量Ｃ３の充電電圧によりそのトランジスタＭＮ３のオン・オフが制御される。そして、トランジスタＭＮ３は、そのドレインがプルアップ抵抗Ｒ２の一端に接続されると共に、トランジスタＭＰ３のゲートへ接続されている。このトランジスタＭＮ３のオン・オフにより、トランジスタＭＰ３がオン・オフ制御される。

ここでは、請求項の第３のトランジスタとしてトランジスタＭＮ２を使用し、請求項の第４のトランジスタとしてトランジスタＭＮ３を使用し、請求項の第５、第６のトランジスタとしてトランジスタＭＰ５，ＭＰ６を使用している。

また、トランジスタＭＰ５，ＭＰ６のソース・バックゲート間の寄生ダイオードが、ツェナーダイオードＤ１によって生成される基準電圧Ｖｒｅｆ１からトランジスタＭＮ１のゲート方向に順方向となるように、そのトランジスタＭＰ５，ＭＰ６のソース（アノード）をツェナーダイオードＤ１のカソードに、バックゲート（カソード）をトランジスタＭＮ１のゲートへ接続している。

本実施例の動作は、図２の電源回路とほぼ同様である。構成上の違いは、上述したように、図２の電源回路のダイオードＤ２が、トランジスタＭＰ５，ＭＰ６のソース・バックゲート間寄生ダイオードで構成されている点である。

また、遅延回路３Ａの動作も図１、２の電源回路の遅延回路３と同様であるが、補足として遅延回路３Ａ内部の動作を以下に説明する。まず、入力電圧Ｖｉｎが入力電圧監視回路２の閾値電圧Ｖｔｈ以下に低下した場合には、入力電圧監視回路２は“Ｌ”レベルの検出信号を出力するため、遅延回路３Ａ内のトランジスタＭＮ２のゲート電圧が“Ｌ”レベルとなり、そのトランジスタＭＮ２はオフ状態となる。すると、定電流源回路３１の電流Ｉｒｅｆ２がトランジスタＭＰ５，ＭＰ６を介して転移され容量Ｃ３に流れ込む。これにより容量Ｃ３が充電され、トランジスタＭＮ３のゲート電圧は上昇する。

その後、容量Ｃ３の充電電圧がトランジスタＭＮ３の閾値電圧を越えると、そのトランジスタＭＮ３がオンし、トランジスタＭＰ３がオンとなる。このとき、定電流源回路３１による充電電流Ｉｒｅｆ２と容量Ｃ３の値により遅延時間Ｔ１が生成され、トランジスタＭＰ３がオフ状態からオン状態となる遷移動作時には遅延が発生する。

一方、入力電圧Ｖｉｎが上昇した場合には、入力電圧監視回路２の出力は“Ｈ”レベルとなり、トランジスタＭＮ２はオン状態となる。すると、容量Ｃ３の電荷はそのトランジスタＭＮ２を通して即座に放電し、トランジスタＭＮ３はゲート電圧が下降し、オフ状態へ遷移する。そして、トランジスタＭＮ３のドレイン電圧が上昇し、トランジスタＭＰ３はオフとなる。このように、トランジスタＭＰ３がオン状態からオフ状態へ遷移する時には遅延は生じない。

以上の動作により、入力電圧Ｖｉｎが上昇した場合、トランジスタＭＰ３は遅延を生じることなくオフ状態へ移行し、出力端子Ｐ２に接続される負荷回路へ過大な電圧が加わることは無い。また、入力電圧Ｖｉｎが下降した場合、トランジスタＭＰ３は遅延時間Ｔ１を伴ってオン状態へ移行する。このとき、図２の電源回路の動作と同様、トランジスタＭＮ１のゲート電圧は容量Ｃ２により保持され、出力端子Ｐ２の電圧Ｖｏｕｔは一定値以上が保持される。

以上の動作により、入力電圧Ｖｉｎが急峻に低下した場合においても、少なくともトランジスタＭＰ３がオンするまでの遅延時間Ｔ１だけは、トランジスタＭＮ１のゲート電圧は容量Ｃ２により、ツェナーダイオードＤ１によって生成される基準電圧Ｖｒｅｆ１に保持され、出力端子Ｐ２の電圧Ｖｏｕｔが低下することはなく、負荷を一定以上の電圧で駆動し続けることができる。
加えて、図２の電源回路では容量Ｃ２の充電を速めるために特別にダイオードＤ２を付加しているが、本実施例では遅延回路３Ａ内のトランジスタＭＰ５，ＭＰ６の寄生ダイオードを利用することで、回路素子の増加を防いでいる。

Ｐ１：入力端子
Ｐ２：出力端子
１：定電流源回路
２：入力電圧監視回路
３，３Ａ：遅延回路、３１：定電流源回路

Claims (3)

1. 入力端子の入力電圧が所定値を超えるときに流れる電流で基準電圧を発生する基準電圧発生素子と、該基準電圧発生素子で発生された基準電圧を保持する第１の容量と、該第１の容量と前記基準電圧発生素子との間に接続した充電用素子と、該充電用素子に並列接続された放電防止用素子と、前記第１の容量の電圧に応じて前記入力電圧を変換して出力端子に出力する第１のトランジスタと、前記入力電圧が予め設定した電圧以下になると検出信号を出力する入力電圧監視回路と、該入力電圧監視回路から入力する前記検出信号を所定の遅延時間だけ遅延させて出力する遅延回路と、該遅延回路から前記検出信号が出力すると前記入力端子と前記出力端子の間を接続する第２のトランジスタと、を備えることを特徴とする電源回路。
2. 請求項１に記載の電源回路において、
   前記遅延回路は、前記検出信号を入力したときオフし前記検出信号を入力しないときオンする第３のトランジスタと、該第３のトランジスタがオフすると電荷が充電されオンすると電荷が放電される第２の容量と、該第２の容量の充電電圧が所定値を超えると前記第２のトランジスタをオンさせる第４のトランジスタと、前記基準電圧発生素子で発生された前記基準電圧により前記第２の容量に前記充電用の電流を供給するようカレントミラー接続された第５および第６のトランジスタとを備え、前記第５および第６のトランジスタのソースとバックゲートを前記放電防止用素子の各端子に接続して前記充電用素子としたことを特徴とする電源回路。
3. 請求項１に記載の電源回路において、
   前記第１の容量の放電時定数を、前記遅延回路の遅延時間よりも長い値に設定したことを特徴とする電源回路。
   

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