JP2910724B2 - 入出力バッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は入出力バッファに係
り、特にＡＳＩＣ集積回路チップ周辺に配置されている
入出力バッファに関する。
り、特にＡＳＩＣ集積回路チップ周辺に配置されている
入出力バッファに関する。
【０００２】
【従来の技術】最近の論理回路は、ゲートアレイやエン
ベッデットアレイ、セルベース等のＡＳＩＣ（特定用途
向け集積回路）が一般的に広く使われている。微細加工
技術の進展に伴い、集積度は益々大きくなり、１メガゲ
ートを越えるようになり、それに従い入出力端子数の数
も１０００ピンを越えるようになった。当然、小さなチ
ップでも集積度が高まり、入出力端子数のアンバランス
が生じ、入出力端子数の増加が必須となっている。
ベッデットアレイ、セルベース等のＡＳＩＣ（特定用途
向け集積回路）が一般的に広く使われている。微細加工
技術の進展に伴い、集積度は益々大きくなり、１メガゲ
ートを越えるようになり、それに従い入出力端子数の数
も１０００ピンを越えるようになった。当然、小さなチ
ップでも集積度が高まり、入出力端子数のアンバランス
が生じ、入出力端子数の増加が必須となっている。
【０００３】特に、ゲートアレイ等のＡＳＩＣにおいて
は、同じゲート規模のチップにて小ピンから多ピンまで
多様なパッケージに対応するのが、開発期間の短期間化
と経済性のため一般的である。そのため、要求する多パ
ッケージが実現できない場合は、次の大きなゲートサイ
ズまで大きくなり、コストアップとなる。そのため、同
じゲート規模のチップにて多くのパッケージに対応でき
るように、入出力端子数を増やしたチップ構成が必要と
なる。
は、同じゲート規模のチップにて小ピンから多ピンまで
多様なパッケージに対応するのが、開発期間の短期間化
と経済性のため一般的である。そのため、要求する多パ
ッケージが実現できない場合は、次の大きなゲートサイ
ズまで大きくなり、コストアップとなる。そのため、同
じゲート規模のチップにて多くのパッケージに対応でき
るように、入出力端子数を増やしたチップ構成が必要と
なる。
【０００４】図５は従来の入出力バッファの一例の要部
の配列図を示す。チップの外周の内側において、並設さ
れている入出力回路２１、２２、２３及び２４は、それ
ぞれ対応する配線２１Ｗ、２２Ｗ、２３Ｗ及び２４Ｗを
介してパッド２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐに接続
されている。パッド２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐ
は千鳥構造とされている。千鳥構造にすることによりパ
ッド数を増やし、また、ボンディング技術からくる制約
（単列ではパッドピッチ１２０μｍ程度が現状技術水
準）を回避している。
の配列図を示す。チップの外周の内側において、並設さ
れている入出力回路２１、２２、２３及び２４は、それ
ぞれ対応する配線２１Ｗ、２２Ｗ、２３Ｗ及び２４Ｗを
介してパッド２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐに接続
されている。パッド２１Ｐ、２２Ｐ、２３Ｐ及び２４Ｐ
は千鳥構造とされている。千鳥構造にすることによりパ
ッド数を増やし、また、ボンディング技術からくる制約
（単列ではパッドピッチ１２０μｍ程度が現状技術水
準）を回避している。
【０００５】すなわち、組み立て技術、プロービング技
術等の制約のため、ボンディング技術ではパッド単列で
１２０μｍピッチに並べるのがせいぜいであり、ＴＡＢ
技術では８０μｍピッチであることから、従来は入出力
端子数を増すために、入出力回路を数多くチップに内蔵
させることとなるが、パッド単列から図７や図８に示す
千鳥パッド構造を採用することにより、ボンディング技
術では８０μｍピッチに並べることで約１０００ピンを
実現している。ここで、図７の例では８０μｍ角のパッ
ド２５がパッドピッチ８０μｍで、また、図８の例では
８０μｍ角のパッド２６がパッドピッチ５０μｍで配置
されている。
術等の制約のため、ボンディング技術ではパッド単列で
１２０μｍピッチに並べるのがせいぜいであり、ＴＡＢ
技術では８０μｍピッチであることから、従来は入出力
端子数を増すために、入出力回路を数多くチップに内蔵
させることとなるが、パッド単列から図７や図８に示す
千鳥パッド構造を採用することにより、ボンディング技
術では８０μｍピッチに並べることで約１０００ピンを
実現している。ここで、図７の例では８０μｍ角のパッ
ド２５がパッドピッチ８０μｍで、また、図８の例では
８０μｍ角のパッド２６がパッドピッチ５０μｍで配置
されている。
【０００６】
【発明が解決しようとする課題】しかるに、千鳥パッド
構造の場合は、従来の単列方式に比べるとパッド領域が
広くなる。ここで、チップの最外周に並んでいるパッド
領域は、その内側に図５に示したように入出力回路２１
〜２４があり、内部回路とパッド領域とが離れているの
で、それ以外の回路や配線をエリアとして空きがでて
も、図６に示すように利用できない。従って、空きがで
た場合、完全なデッドスペースになってしまう。
構造の場合は、従来の単列方式に比べるとパッド領域が
広くなる。ここで、チップの最外周に並んでいるパッド
領域は、その内側に図５に示したように入出力回路２１
〜２４があり、内部回路とパッド領域とが離れているの
で、それ以外の回路や配線をエリアとして空きがでて
も、図６に示すように利用できない。従って、空きがで
た場合、完全なデッドスペースになってしまう。
【０００７】また、ＡＳＩＣの場合は、予め用意されて
いる最大許容入出力端子を使用するときがコスト的にベ
ストであるが、顧客の要望により使用する入出力端子数
がこの最大許容端子数よりも少ない場合があり、このよ
うな場合、使用する入出力端子数が少なくなるに従い、
デッドスペースが増加する。約半分しか使用しないと
き、チップの最外周に並んでいるパッドエリアは完全な
デッドスペースとなる。これを５ｍｍ角のチップサイズ
で見積もると、図７の千鳥構造のパッドにおいて外周側
にある領域は図示の通り１２０μｍ幅でチップを一周す
る。すなわち、簡便的にデッドスペース／チップ面積が
０．０９６（＝０．１２×５×４／２５）、すなわち約
１０％の比率であり、コスト上大変不利となる。
いる最大許容入出力端子を使用するときがコスト的にベ
ストであるが、顧客の要望により使用する入出力端子数
がこの最大許容端子数よりも少ない場合があり、このよ
うな場合、使用する入出力端子数が少なくなるに従い、
デッドスペースが増加する。約半分しか使用しないと
き、チップの最外周に並んでいるパッドエリアは完全な
デッドスペースとなる。これを５ｍｍ角のチップサイズ
で見積もると、図７の千鳥構造のパッドにおいて外周側
にある領域は図示の通り１２０μｍ幅でチップを一周す
る。すなわち、簡便的にデッドスペース／チップ面積が
０．０９６（＝０．１２×５×４／２５）、すなわち約
１０％の比率であり、コスト上大変不利となる。
【０００８】また、更に狭ピッチにしようとすると、千
鳥構造を使用しても図８に示すように５０μｍピッチで
入出力回路と接続する配線（２０μｍ〜３０μｍ程度必
要）がひけなくなる欠点もある。つまり、千鳥構造のう
ち、チップ内側のパッドピッチが図８に示したような最
小間隔になると、チップ内側のパッド列の間に配線を通
せなくなり、チップ外側のパッドからチップ内側への配
線ができなくなる。
鳥構造を使用しても図８に示すように５０μｍピッチで
入出力回路と接続する配線（２０μｍ〜３０μｍ程度必
要）がひけなくなる欠点もある。つまり、千鳥構造のう
ち、チップ内側のパッドピッチが図８に示したような最
小間隔になると、チップ内側のパッド列の間に配線を通
せなくなり、チップ外側のパッドからチップ内側への配
線ができなくなる。
【０００９】本発明は以上の点に鑑みなされたもので、
デッドスペースを少なくし得る入出力バッファを提供す
ることを目的とする。
デッドスペースを少なくし得る入出力バッファを提供す
ることを目的とする。
【００１０】また、本発明の他の目的は、多ピン化を実
現し得る入出力バッファを提供することにある。
現し得る入出力バッファを提供することにある。
【００１１】
【課題を解決するための手段】本発明は上記の目的を達
成するため、ＡＳＩＣ集積回路チップ上の周辺に配置す
る入出力回路に対して、チップ周辺側とチップ中心側に
それぞれ配置されたパッドを有することを特徴とする。
成するため、ＡＳＩＣ集積回路チップ上の周辺に配置す
る入出力回路に対して、チップ周辺側とチップ中心側に
それぞれ配置されたパッドを有することを特徴とする。
【００１２】また、ＡＳＩＣ集積回路チップ周辺に配置
された複数の入出力回路と、複数の入出力回路のそれぞ
れに対してチップ周辺側とチップ中心側の２か所ずつに
配置されたパッドと、複数の入出力回路のうちの任意の
入出力回路と、その任意の入出力回路に対してチップ周
辺側とチップ中心側の２か所ずつに配置されたパッドの
うち任意のパッドとを接続する配線とを有する構成とし
たものである。
された複数の入出力回路と、複数の入出力回路のそれぞ
れに対してチップ周辺側とチップ中心側の２か所ずつに
配置されたパッドと、複数の入出力回路のうちの任意の
入出力回路と、その任意の入出力回路に対してチップ周
辺側とチップ中心側の２か所ずつに配置されたパッドの
うち任意のパッドとを接続する配線とを有する構成とし
たものである。
【００１３】また、本発明は、上記の複数の入出力回路
をボンディングが可能なパッドピッチの半分の値以上で
パッドピッチ以下のピッチで配列し、複数のパッドを、
複数の入出力回路に対してチップ周辺側の領域とチップ
中心側の領域のそれぞれにボンディングが可能なパッド
ピッチ以上で配置された構成とすることもできる。
をボンディングが可能なパッドピッチの半分の値以上で
パッドピッチ以下のピッチで配列し、複数のパッドを、
複数の入出力回路に対してチップ周辺側の領域とチップ
中心側の領域のそれぞれにボンディングが可能なパッド
ピッチ以上で配置された構成とすることもできる。
【００１４】また、本発明は、複数の入出力回路のうち
奇数番目の入出力回路を、それぞれ対応して設けられた
チップ周辺側とチップ中心側の２か所ずつに配置された
パッドのうちの一方（又はチップ周辺側の領域とチップ
中心側の領域のそれぞれに配置されたパッドのうちの一
方の領域）のパッドにのみ配線により接続し、偶数番目
の入出力回路を、それぞれ対応して設けられたチップ周
辺側とチップ中心側の２か所ずつに配置されたパッドの
うちの他方（又はチップ周辺側の領域とチップ中心側の
領域のそれぞれに配置されたパッドのうちの他方の領
域）のパッドにのみ配線により接続することを特徴とす
る。この発明では、いわゆる千鳥パッド構造の入出力バ
ッファを実現できる。
奇数番目の入出力回路を、それぞれ対応して設けられた
チップ周辺側とチップ中心側の２か所ずつに配置された
パッドのうちの一方（又はチップ周辺側の領域とチップ
中心側の領域のそれぞれに配置されたパッドのうちの一
方の領域）のパッドにのみ配線により接続し、偶数番目
の入出力回路を、それぞれ対応して設けられたチップ周
辺側とチップ中心側の２か所ずつに配置されたパッドの
うちの他方（又はチップ周辺側の領域とチップ中心側の
領域のそれぞれに配置されたパッドのうちの他方の領
域）のパッドにのみ配線により接続することを特徴とす
る。この発明では、いわゆる千鳥パッド構造の入出力バ
ッファを実現できる。
【００１５】更に、本発明は、複数の入出力回路のうち
任意の入出力回路を、それぞれ対応して設けられたチッ
プ周辺側とチップ中心側の２か所ずつに配置されたパッ
ドのうち、チップ周辺側（又はチップ周辺側の領域とチ
ップ中心側の領域のそれぞれに配置されたパッドのうち
のチップ周辺側の領域）に配置されたパッドにのみ配線
により接続することを特徴とする。この発明では、ＡＳ
ＩＣ集積回路の内部回路に隣接しているチップ中心側又
はチップ中心側の領域内のパッドをすべて未使用とする
ことができる。
任意の入出力回路を、それぞれ対応して設けられたチッ
プ周辺側とチップ中心側の２か所ずつに配置されたパッ
ドのうち、チップ周辺側（又はチップ周辺側の領域とチ
ップ中心側の領域のそれぞれに配置されたパッドのうち
のチップ周辺側の領域）に配置されたパッドにのみ配線
により接続することを特徴とする。この発明では、ＡＳ
ＩＣ集積回路の内部回路に隣接しているチップ中心側又
はチップ中心側の領域内のパッドをすべて未使用とする
ことができる。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる入出力バッ
ファの第１の実施の形態の要部の構成図を示す。同図に
おいて、ＡＳＩＣ集積回路チップの外周の内側におい
て、並設されている入出力回路１、２、３及び４は、そ
れぞれチップの中心側（図中、上方向）にパッド１Ｐ
Ｕ、２ＰＵ、３ＰＵ及び４ＰＵが、かつ、周辺側（図
中、下方向）にパッド１ＰＢ、２ＰＢ、３ＰＢ及び４Ｐ
Ｂがそれぞれ１対１に対応して配置されている。
て図面と共に説明する。図１は本発明になる入出力バッ
ファの第１の実施の形態の要部の構成図を示す。同図に
おいて、ＡＳＩＣ集積回路チップの外周の内側におい
て、並設されている入出力回路１、２、３及び４は、そ
れぞれチップの中心側（図中、上方向）にパッド１Ｐ
Ｕ、２ＰＵ、３ＰＵ及び４ＰＵが、かつ、周辺側（図
中、下方向）にパッド１ＰＢ、２ＰＢ、３ＰＢ及び４Ｐ
Ｂがそれぞれ１対１に対応して配置されている。
【００１７】この実施の形態では、奇数番目の入出力回
路１、３は配線１Ｗ、３Ｗを介してチップ周辺側のパッ
ド１ＰＢ、３ＰＢに接続され、偶数番目の入出力回路
２、４は配線２Ｗ、４Ｗを介してチップ中心側のパッド
２ＰＵ、４ＰＵに接続されており、いわゆる千鳥パッド
構造とされている。パッド１ＰＵ、２ＰＵ、３ＰＵ及び
４ＰＵのパッド間距離は十分に短く、また、パッド１Ｐ
Ｂ、２ＰＢ、３ＰＢ及び４ＰＢのパッド間距離も十分に
短く配置されている。これにより、この実施の形態では
従来の千鳥パッド構造と同様の多ピン化が実現できる。
路１、３は配線１Ｗ、３Ｗを介してチップ周辺側のパッ
ド１ＰＢ、３ＰＢに接続され、偶数番目の入出力回路
２、４は配線２Ｗ、４Ｗを介してチップ中心側のパッド
２ＰＵ、４ＰＵに接続されており、いわゆる千鳥パッド
構造とされている。パッド１ＰＵ、２ＰＵ、３ＰＵ及び
４ＰＵのパッド間距離は十分に短く、また、パッド１Ｐ
Ｂ、２ＰＢ、３ＰＢ及び４ＰＢのパッド間距離も十分に
短く配置されている。これにより、この実施の形態では
従来の千鳥パッド構造と同様の多ピン化が実現できる。
【００１８】図２は図１の入出力バッファの一実施の形
態の要部の、チップ外との信号の授受が少ない場合の構
成図を示す。図２では使用パッドは、チップ周辺側のパ
ッド１ＰＢ及び３ＰＢだけを使用し、残りのパッド２Ｐ
Ｂ及び４ＰＢとチップ中心側のパッド１ＰＵ、２ＰＵ、
３ＰＵ及び４ＰＵは使用しない例である。
態の要部の、チップ外との信号の授受が少ない場合の構
成図を示す。図２では使用パッドは、チップ周辺側のパ
ッド１ＰＢ及び３ＰＢだけを使用し、残りのパッド２Ｐ
Ｂ及び４ＰＢとチップ中心側のパッド１ＰＵ、２ＰＵ、
３ＰＵ及び４ＰＵは使用しない例である。
【００１９】この実施の形態では、チップ中心側に配置
されている不使用のパッド１ＰＵ〜４ＰＵを含む周辺領
域を、内部ゲート領域や配線領域として転用できるた
め、従来の図６に示した千鳥パッド構造では、デッドス
ペースとなるところを、この実施の形態では有効に利用
できる。
されている不使用のパッド１ＰＵ〜４ＰＵを含む周辺領
域を、内部ゲート領域や配線領域として転用できるた
め、従来の図６に示した千鳥パッド構造では、デッドス
ペースとなるところを、この実施の形態では有効に利用
できる。
【００２０】図３は本発明になる入出力バッファの第２
の実施の形態の構成図を示す。同図に示す実施の形態
は、拡散プロセス、組立技術が更に進み、ボンディング
が可能なピッチの半分程度の５０μｍ以下のピッチで入
出力回路１Ｓ〜８Ｓが配列されており、更に、入出力回
路１Ｓ〜８Ｓに対してチップの周辺側（図中、下方向）
の領域にはパッド１ＰＢ、３ＰＢ、５ＰＢ及び７ＰＢ
が、かつ、チップ中心側（図中、上方向）の領域にはパ
ッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵがそれぞれボン
ディングが可能なピッチで配置されている。
の実施の形態の構成図を示す。同図に示す実施の形態
は、拡散プロセス、組立技術が更に進み、ボンディング
が可能なピッチの半分程度の５０μｍ以下のピッチで入
出力回路１Ｓ〜８Ｓが配列されており、更に、入出力回
路１Ｓ〜８Ｓに対してチップの周辺側（図中、下方向）
の領域にはパッド１ＰＢ、３ＰＢ、５ＰＢ及び７ＰＢ
が、かつ、チップ中心側（図中、上方向）の領域にはパ
ッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵがそれぞれボン
ディングが可能なピッチで配置されている。
【００２１】この実施の形態では、奇数番目の入出力回
路１Ｓ、３Ｓ、５Ｓ及び７Ｓのそれぞれは配線１Ｗ、３
Ｗ、５Ｗ及び７Ｗを介してパッド１ＰＢ、３ＰＢ、５Ｐ
Ｂ及び７ＰＢに接続され、他方、偶数番目の入出力回路
２Ｓ、４Ｓ、６Ｓ及び８Ｓは配線２Ｗ、４Ｗ、６Ｗ及び
８Ｗを介してパッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵ
に接続されている。従って、この図３の実施の形態は、
千鳥パッド構造である。
路１Ｓ、３Ｓ、５Ｓ及び７Ｓのそれぞれは配線１Ｗ、３
Ｗ、５Ｗ及び７Ｗを介してパッド１ＰＢ、３ＰＢ、５Ｐ
Ｂ及び７ＰＢに接続され、他方、偶数番目の入出力回路
２Ｓ、４Ｓ、６Ｓ及び８Ｓは配線２Ｗ、４Ｗ、６Ｗ及び
８Ｗを介してパッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵ
に接続されている。従って、この図３の実施の形態は、
千鳥パッド構造である。
【００２２】ここで、チップの周辺側の領域のパッド１
ＰＢ、３ＰＢ、５ＰＢ及び７ＰＢに対してはワイヤを低
くしてボンディングし、かつ、チップ中心側の領域のパ
ッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵに対してはワイ
ヤを高くしてボンディングすることで、上記のパッド配
置を実現できる。その他、フィルムに導体リードを付け
たリードオンチップ、通称ＬＯＣを用いてボンディング
することでも可能である。
ＰＢ、３ＰＢ、５ＰＢ及び７ＰＢに対してはワイヤを低
くしてボンディングし、かつ、チップ中心側の領域のパ
ッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵに対してはワイ
ヤを高くしてボンディングすることで、上記のパッド配
置を実現できる。その他、フィルムに導体リードを付け
たリードオンチップ、通称ＬＯＣを用いてボンディング
することでも可能である。
【００２３】ところで、図５に示したような千鳥パッド
構造では、５０μｍ以下のピッチで８０μｍ角のパッド
を配列した場合、チップ周辺部のパッドへの配線２２
Ｐ、２４Ｐによる十分な配線幅（２０μｍ〜３０μｍ）
をもっての接続が不可能となる。すなわち、入出力回路
の配列ピッチを５０μｍとして、パッドも先端的技術で
ある８０μｍ角のパッドを１００μｍピッチで配列され
ている状態では、パッド間の間隔は２０μｍとなり（図
８参照）、ボンディング技術からくる限界技術で、もは
やその間に十分な配線幅をもってパッドに接続できな
い。
構造では、５０μｍ以下のピッチで８０μｍ角のパッド
を配列した場合、チップ周辺部のパッドへの配線２２
Ｐ、２４Ｐによる十分な配線幅（２０μｍ〜３０μｍ）
をもっての接続が不可能となる。すなわち、入出力回路
の配列ピッチを５０μｍとして、パッドも先端的技術で
ある８０μｍ角のパッドを１００μｍピッチで配列され
ている状態では、パッド間の間隔は２０μｍとなり（図
８参照）、ボンディング技術からくる限界技術で、もは
やその間に十分な配線幅をもってパッドに接続できな
い。
【００２４】これに対し、この実施の形態では、８０μ
ｍ角のパッド１ＰＢ、３ＰＢ、５ＰＢ及び７ＰＢは互い
に２つの入出力回路の配列ピッチである１００μｍ程度
で配列され、同様に８０μｍ角のパッド２ＰＵ、４Ｐ
Ｕ、６ＰＵ及び８ＰＵも互いに２つの入出力回路の配列
ピッチである１００μｍ程度で配列されているが、奇数
番目の入出力回路１Ｓ、３Ｓ、５Ｓ及び７Ｓのそれぞれ
は配線１Ｗ、３Ｗ、５Ｗ及び７Ｗを介してパッド１Ｐ
Ｂ、３ＰＢ、５ＰＢ及び７ＰＢに接続され、他方、偶数
番目の入出力回路２Ｓ、４Ｓ、６Ｓ及び８Ｓは配線２
Ｗ、４Ｗ、６Ｗ及び８Ｗを介してパッド２ＰＵ、４Ｐ
Ｕ、６ＰＵ及び８ＰＵに接続されており、同じ領域側に
配置されている隣接するパッドが接続される入出力回路
は１つおきの入出力回路であるため、ボンディングが可
能なパッドピッチの半分の４０μｍピッチ程度まで入出
力回路１Ｓ〜８Ｓの配列ピッチが狭くなっても、パッド
へのボンディングができ、よって２０００ピンを越える
より一層の多ピン化を実現できる。
ｍ角のパッド１ＰＢ、３ＰＢ、５ＰＢ及び７ＰＢは互い
に２つの入出力回路の配列ピッチである１００μｍ程度
で配列され、同様に８０μｍ角のパッド２ＰＵ、４Ｐ
Ｕ、６ＰＵ及び８ＰＵも互いに２つの入出力回路の配列
ピッチである１００μｍ程度で配列されているが、奇数
番目の入出力回路１Ｓ、３Ｓ、５Ｓ及び７Ｓのそれぞれ
は配線１Ｗ、３Ｗ、５Ｗ及び７Ｗを介してパッド１Ｐ
Ｂ、３ＰＢ、５ＰＢ及び７ＰＢに接続され、他方、偶数
番目の入出力回路２Ｓ、４Ｓ、６Ｓ及び８Ｓは配線２
Ｗ、４Ｗ、６Ｗ及び８Ｗを介してパッド２ＰＵ、４Ｐ
Ｕ、６ＰＵ及び８ＰＵに接続されており、同じ領域側に
配置されている隣接するパッドが接続される入出力回路
は１つおきの入出力回路であるため、ボンディングが可
能なパッドピッチの半分の４０μｍピッチ程度まで入出
力回路１Ｓ〜８Ｓの配列ピッチが狭くなっても、パッド
へのボンディングができ、よって２０００ピンを越える
より一層の多ピン化を実現できる。
【００２５】図４は図３の入出力バッファの要部の、チ
ップ外との信号の授受が少ない場合の構成図を示す。図
４では使用パッドは、チップ周辺側の領域のパッド１Ｐ
Ｂ、３ＰＢ、５ＰＢ及び７ＰＢだけを使用し、チップ中
心側の領域のパッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵ
は使用しない例である。
ップ外との信号の授受が少ない場合の構成図を示す。図
４では使用パッドは、チップ周辺側の領域のパッド１Ｐ
Ｂ、３ＰＢ、５ＰＢ及び７ＰＢだけを使用し、チップ中
心側の領域のパッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵ
は使用しない例である。
【００２６】図４の実施の形態では、チップ中心側の領
域のパッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵを含む周
辺領域も内部ゲート領域や配線領域として転用できるた
め、従来の図６に示した千鳥パッド構造では、デッドス
ペースとなるところを、この実施の形態では有効に利用
できる。上記の不使用パッド２ＰＵ、４ＰＵ、６ＰＵ及
び８ＰＵは内部回路側にあるので、例えば内部回路の電
源グランド線に使用したり、それらのパッド間を接続し
て信号線として使用することなどが可能である。
域のパッド２ＰＵ、４ＰＵ、６ＰＵ及び８ＰＵを含む周
辺領域も内部ゲート領域や配線領域として転用できるた
め、従来の図６に示した千鳥パッド構造では、デッドス
ペースとなるところを、この実施の形態では有効に利用
できる。上記の不使用パッド２ＰＵ、４ＰＵ、６ＰＵ及
び８ＰＵは内部回路側にあるので、例えば内部回路の電
源グランド線に使用したり、それらのパッド間を接続し
て信号線として使用することなどが可能である。
【００２７】すなわち、この実施の形態では、ＡＳＩＣ
のように顧客の要望により使用するパッド数が最大許容
パッド数よりも少ない場合でも、不使用パッドを内部回
路側に配置することで他の用途に利用できるので、デッ
ドスペースを少なくすることができる。
のように顧客の要望により使用するパッド数が最大許容
パッド数よりも少ない場合でも、不使用パッドを内部回
路側に配置することで他の用途に利用できるので、デッ
ドスペースを少なくすることができる。
【００２８】なお、図４ではチップ周辺側の領域に配置
されているパッド１ＰＢ、３ＰＢ、５ＰＢ及び７ＰＢを
すべて使用しているが、いずれか一又は二以上のパッド
を不使用とすることもできる（すなわち、チップ周辺側
の領域に配置されているパッド１ＰＢ、３ＰＢ、５ＰＢ
及び７ＰＢのうちのいずれか一以上のパッドのみを使用
する）。
されているパッド１ＰＢ、３ＰＢ、５ＰＢ及び７ＰＢを
すべて使用しているが、いずれか一又は二以上のパッド
を不使用とすることもできる（すなわち、チップ周辺側
の領域に配置されているパッド１ＰＢ、３ＰＢ、５ＰＢ
及び７ＰＢのうちのいずれか一以上のパッドのみを使用
する）。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
複数の入出力回路のそれぞれに対してチップ周辺側とチ
ップ中心側の２か所ずつにパッドが配置されているた
め、複数の入出力回路をボンディングが可能なパッドピ
ッチ以下でも配列でき、よって、従来に比べて狭ピッチ
でデッドスペースの少ない構造とすることができる。
複数の入出力回路のそれぞれに対してチップ周辺側とチ
ップ中心側の２か所ずつにパッドが配置されているた
め、複数の入出力回路をボンディングが可能なパッドピ
ッチ以下でも配列でき、よって、従来に比べて狭ピッチ
でデッドスペースの少ない構造とすることができる。
【００３０】また、本発明によれば、いわゆる千鳥パッ
ド構造の入出力バッファを実現できるため、単列パッド
構造に比べて多ピン化ができる。
ド構造の入出力バッファを実現できるため、単列パッド
構造に比べて多ピン化ができる。
【００３１】更に、本発明によれば、複数の入出力回路
のうち任意の入出力回路を、それぞれ対応して設けられ
たチップ周辺側とチップ中心側の２か所ずつに配置され
たパッドのうち、チップ周辺側に配置されたパッドにの
み配線により接続することにより、集積回路の内部回路
に隣接しているチップ中心側のパッド（チップ中心側の
領域のパッド）をすべて未使用とすることができるた
め、未使用のパッドを含む領域を内部回路の電源グラン
ド線その他の配線領域や内部ゲート領域等に転用するこ
とができ、千鳥パッド構造ではデッドスペースとなる領
域を有効に利用できる。
のうち任意の入出力回路を、それぞれ対応して設けられ
たチップ周辺側とチップ中心側の２か所ずつに配置され
たパッドのうち、チップ周辺側に配置されたパッドにの
み配線により接続することにより、集積回路の内部回路
に隣接しているチップ中心側のパッド（チップ中心側の
領域のパッド）をすべて未使用とすることができるた
め、未使用のパッドを含む領域を内部回路の電源グラン
ド線その他の配線領域や内部ゲート領域等に転用するこ
とができ、千鳥パッド構造ではデッドスペースとなる領
域を有効に利用できる。
【００３２】更に、本発明によれば、複数の入出力回路
をボンディングが可能なパッドピッチの半分の値程度で
配列したとしても、パッドに対するボンディングができ
るため、従来の入出力バッファのピン数に比べて２倍程
度の超多ピン化を実現できる。
をボンディングが可能なパッドピッチの半分の値程度で
配列したとしても、パッドに対するボンディングができ
るため、従来の入出力バッファのピン数に比べて２倍程
度の超多ピン化を実現できる。
【図１】本発明になる入出力バッファの第１の実施の形
態の要部の構成図である。
態の要部の構成図である。
【図２】図１の入出力バッファの要部の、チップ外との
信号の授受が少ない場合の構成図である。
信号の授受が少ない場合の構成図である。
【図３】本発明になる入出力バッファの第２の実施の形
態の要部の構成図である。
態の要部の構成図である。
【図４】図３の入出力バッファの要部の、チップ外との
信号の授受が少ない場合の構成図である。
信号の授受が少ない場合の構成図である。
【図５】従来の入出力バッファの一例の要部の構成図で
ある。
ある。
【図６】従来の入出力バッファの他の例の要部の構成図
である。
である。
【図７】千鳥パッド構造でパッドピッチ８０μｍのとき
のパッド配列を示す図である。
のパッド配列を示す図である。
【図８】千鳥パッド構造でパッドピッチ５０μｍのとき
のパッド配列を示す図である。
のパッド配列を示す図である。
１〜４、１Ｓ〜８Ｓ 入出力回路 １ＰＢ、２ＰＢ、３ＰＢ、４ＰＢ チップ外周側のパッ
ド １ＰＵ、２ＰＵ、３ＰＵ、４ＰＵ チップ中心側のパッ
ド １Ｗ〜８Ｗ 入出力回路とパッドとの接続配線
ド １ＰＵ、２ＰＵ、３ＰＵ、４ＰＵ チップ中心側のパッ
ド １Ｗ〜８Ｗ 入出力回路とパッドとの接続配線
Claims (7)
- 【請求項１】 ＡＳＩＣ集積回路チップ上の周辺に配置
する入出力回路に対して、チップ周辺側とチップ中心側
にそれぞれ配置されたパッドを有することを特徴とする
入出力バッファ。 - 【請求項２】 前記チップ中心側のパッドを配置可能な
領域のうち、パッド領域として用いない領域をパッド領
域に代えて配線領域としたことを特徴とする請求項１記
載の入出力バッファ。 - 【請求項３】 ＡＳＩＣ集積回路チップ周辺に配置され
た複数の入出力回路と、 前記複数の入出力回路のそれぞれに対してチップ周辺側
とチップ中心側の２か所ずつに配置されたパッドと、 前記複数の入出力回路のうち奇数番目の入出力回路は、
それぞれ対応して設けられた前記チップ周辺側とチップ
中心側の２か所ずつに配置されたパッドのうちの一方の
パッドにのみ接続し、偶数番目の入出力回路は、それぞ
れ対応して設けられた前記チップ周辺側とチップ中心側
の２か所ずつに配置されたパッドのうちの他方のパッド
にのみ接続する配線とを有することを特徴とする入出力
バッファ。 - 【請求項４】 前記複数の入出力回路のうち任意の入出
力回路は、それぞれ対応して設けられた前記チップ周辺
側とチップ中心側の２か所ずつに配置されたパッドのう
ち、前記チップ周辺側に配置されたパッドにのみ前記配
線により接続されていることを特徴とする請求項３記載
の入出力バッファ。 - 【請求項５】 ＡＳＩＣ集積回路チップ周辺に、ボンデ
ィングが可能なパッドピッチの半分の値以上で該パッド
ピッチ以下のピッチで配列されている複数の入出力回路
と、 前記複数の入出力回路に対してチップ周辺側の領域とチ
ップ中心側の領域のそれぞれにボンディングが可能なパ
ッドピッチ以上で配置された複数のパッドと、 前記複数の入出力回路のうちの任意の入出力回路と、前
記複数のパッドのうち任意のパッドとを接続する配線と
を有することを特徴とする入出力バッファ。 - 【請求項６】 前記複数の入出力回路のうち奇数番目の
入出力回路は、前記チップ周辺側の領域と前記チップ中
心側の領域のうちの一方の領域に配置されたパッドにの
み前記配線により接続され、偶数番目の入出力回路は、
前記チップ周辺側の領域と前記チップ中心側の領域のう
ちの他方の領域に配置されたパッドにのみ前記配線によ
り接続されていることを特徴とする請求項５記載の入出
力バッファ。 - 【請求項７】 前記複数の入出力回路のうち任意の入出
力回路は、前記チップ周辺側の領域とチップ中心側の領
域に配置された複数のパッドのうち、前記チップ周辺側
の領域に配置されたパッドにのみ前記配線により接続さ
れていることを特徴とする請求項５記載の入出力バッフ
ァ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9090491A JP2910724B2 (ja) | 1997-04-09 | 1997-04-09 | 入出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9090491A JP2910724B2 (ja) | 1997-04-09 | 1997-04-09 | 入出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284611A JPH10284611A (ja) | 1998-10-23 |
| JP2910724B2 true JP2910724B2 (ja) | 1999-06-23 |
Family
ID=14000008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9090491A Expired - Fee Related JP2910724B2 (ja) | 1997-04-09 | 1997-04-09 | 入出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910724B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3914649B2 (ja) | 1999-02-10 | 2007-05-16 | 株式会社東芝 | 半導体装置 |
| JP3433731B2 (ja) | 2000-11-10 | 2003-08-04 | セイコーエプソン株式会社 | Ｉ／ｏセル配置方法及び半導体装置 |
| JP4601910B2 (ja) | 2003-03-28 | 2010-12-22 | パナソニック株式会社 | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
| WO2009084100A1 (ja) * | 2007-12-28 | 2009-07-09 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
-
1997
- 1997-04-09 JP JP9090491A patent/JP2910724B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10284611A (ja) | 1998-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |