KR100484708B1

KR100484708B1 - 반도체 회로 장치 및 반도체 장치

Info

Publication number: KR100484708B1
Application number: KR10-2002-0040532A
Authority: KR
Inventors: 다츠미다카시; 모리쥰지; 스가노히로키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-11-12
Filing date: 2002-07-12
Publication date: 2005-04-22
Also published as: JP2003152520A; DE10231641A1; TW559669B; JP3929289B2; KR20030040009A; CN1419274A; CN1251320C; US20030090301A1; US6646952B2

Abstract

본 발명은 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모하는 반도체 장치를 얻는 것으로, 신호 E1이 입력되는 드라이버 D1과, 신호 E2가 입력되는 드라이버 D2와, 드라이버 D1, D2의 출력 단자에 입력 단자가 접속되고, 드라이버 D1, D2의 입력 단자에 출력 단자가 접속되는 드라이버 D3으로 구성한다.

Description

반도체 회로 장치 및 반도체 장치{SEMICONDUCTOR CIRCUIT AND SEMICONDUCTOR DEVICE}

본 발명은 구동 능력 및 소비 전력과의 최적화를 도모하는 반도체 회로 장치 및 반도체 장치에 관한 것으로, 특히 SiP(System in a Package, 이하, SiP라 나타냄)에 이용하는 반도체 회로 장치 및 반도체 장치에 관한 것이다.

도 11은 종래 SiP의 구성을 나타내는 부분 단면도이다. 도 11을 참조하여, SiP(1100)는 다이 패드(3000) 상에, 예컨대, 논리 회로가 형성된 칩(이하, 논리 칩으로 나타냄)(2000)을 마련한다.

또한, 논리 칩(2000) 상에, 예컨대, DRAM 등의 메모리가 형성된 칩(이하, 메모리 칩으로 나타냄)(1000)을 탑재한다.

또한, 메모리 칩(1000) 및 논리 칩(2000)은 각각 칩에 형성되는 입출력 회로에 접속하는 패드를 마련한다(도시하지 않음).

또한, 메모리 칩(1000) 및 논리 칩(2000)은 전기적인 도통을 도모하기 위해서, 각각에 마련된 패드끼리 와이어(5000b)에 의해 접속되어 있다.

또한, SiP(1100)의 외부(도시하지 않음)와 전기적인 도통을 도모하기 위해서, 논리 칩(2000)에 마련된 패드와 내부 리드(7000)는 와이어(5000a)에 의해 접속되어 있다.

즉, 메모리 칩(1000)의 입출력 신호는 패키지로부터 직접 입출력되는 것이 아니라, 논리 칩(2000)을 경유하여 와이어(5000a)에서 입출력된다.

또한, 메모리 칩(1000) 및 논리 칩(2000)의 각각을 웨이퍼 상태로 테스트하는 경우, 메모리 칩(1000) 및 논리 칩(2000)의 입출력 신호는 각각의 패드로부터 직접 테스트 장치에 입출력되어 부하가 커지므로, 입출력의 구동 능력을 테스트에 견딜만큼 확보해야 한다.

또한, SiP(1100)와 같은 메모리 칩(1000) 및 논리 칩(2000)을 하나로 패키지화한 것만으로, 칩 외부를 구동할 만큼의 여분의 구동 능력이 각 칩의 각각의 입출력 회로에 존재한다.

그러나, SiP(1100)의 통상 사용 시에서는, 칩 사이의 와이어(5000b)의 부하가 적고, 메모리 칩(1000)으로부터 논리 칩(2000), 또는 논리 칩(2000)으로부터 메모리 칩(1000)의 부하를 구동 가능한 만큼의 구동 능력이 존재하면 좋다.

상기한 바와 같은 종래의 SiP(1100)에 있어서, 패키지 외부를 구동하지 않아도 좋은 입출력 회로가 존재하는 것은 패키지 외부의 부하를 구동할 만큼의 구동 능력을 필요로 하지 않는다. 반대로 이만큼의 구동 능력을 가지면 소비 전력이 커진다.

또한, 테스트 시에 필요한 구동 능력만큼을 확보해 두면, 통상 사용 시에 필요한 구동 능력보다도 크고, 소비 전력이 커진다는 문제가 있다.

따라서, 본 발명은 테스트 시 및 통상 사용 시에 입출력 회로의 구동 능력을 변화시켜, 구동 능력 및 소비 전력의 최적화를 도모할 수 있는 반도체 회로 장치를 얻는 것을 목적으로 한다.

본 발명에 대한 반도체 회로 장치 및 반도체 장치는, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와 테스트 모드에서 전환되는 제 2 신호가 입력되어 제 3 신호를 출력하는 제 1 제어부와, 상기 제 1 신호와 제 2 신호의 반전 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로와, 제 3 신호가 입력되는 제 1 드라이버와, 제 4 신호가 입력되는 제 2 드라이버와, 제 1 드라이버 및 제 2 드라이버의 출력 단자에 입력 단자가 접속되고 제 1 드라이버 및 제 2 드라이버의 입력 단자에 출력 단자가 접속되는 제 3 드라이버를 마련하는 입출력 회로를 구비하는 것이다.

또한, 제 1 국면의 반도체 회로 장치에 있어서, 내부 회로와 접속되는 제어 레지스터와, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와 제어 레지스터의 출력이 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호와 제어 레지스터의 출력의 반전 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로를 구비하는 것이다.

또한, 제 1 국면의 반도체 회로 장치에 있어서, 내부 회로와 접속되는 제어 레지스터와, 테스트 모드에서 전환되는 제 2 신호와 제어 레지스터의 출력과 내부 회로로부터 출력되는 제 5 신호가 입력되는 선택기와, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와 선택기의 출력이 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호와 선택기의 출력의 반전 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로를 구비하는 것이다.

또한, 제 1 국면 내지 제 3 국면 중 어느 한 국면의 반도체 회로 장치에 있어서, 제 1 제어부 및 제 2 제어부는 AND 회로인 것이다.

또한, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와, 테스트 모드에서 전환되는 제 2 신호가 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로와, 제 3 신호가 입력되는 제 1 드라이버와, 제 4 신호가 입력되는 제 2 드라이버와, 제 1 드라이버 및 제 2 드라이버의 출력 단자에 입력 단자가 접속되고 제 1 드라이버 및 제 2 드라이버의 입력 단자에 출력 단자가 접속되는 제 3 드라이버를 마련하는 입출력 회로를 구비하는 것이다.

또한, 제 5 국면의 반도체 회로 장치에 있어서, 내부 회로와 접속되는 제어 레지스터와, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와, 제어 레지스터의 출력이 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로를 구비하는 것이다.

또한, 제 5 국면의 반도체 회로 장치에 있어서, 내부 회로와 접속되는 제어 레지스터와, 테스트 모드에서 전환되는 제 2 신호와 제어 레지스터의 출력과 내부 회로로부터 출력되는 제 5 신호가 입력되는 선택기와, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와 선택기의 출력이 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로를 구비하는 것이다.

또한, 제 5 국면 내지 제 7 국면 중 어느 한 국면의 반도체 회로 장치에 있어서, 제 1 제어부는 AND 회로이며, 제 2 제어부는 인버터 회로인 것이다.

또한, 논리 회로가 형성된 반도체 회로 장치와, 메모리가 형성된 반도체 회로 장치와의 전기적인 도통을 도모함으로써 형성되는 반도체 장치에 있어서, 논리 회로가 형성된 반도체 회로 장치 또는 메모리가 형성된 반도체 회로 장치는 제 1 국면 내지 제 8 국면 중 어느 한 국면의 반도체 회로 장치를 이용하는 것이다.

또한, 제 9 국면의 반도체 장치에 있어서, 논리 회로가 형성된 반도체 회로 장치 상에 메모리가 형성된 반도체 회로 장치를 탑재하여 전기적인 도통을 도모하는 것이다.

또한, 제 9 국면 또는 제 10 국면의 반도체 장치에 있어서, 메모리가 형성된 반도체 회로 장치 대신에 논리 회로가 형성된 반도체 회로 장치를 이용하는 것이다.

또한, 복수의 반도체 회로 장치와의 전기적인 도통을 도모함으로써 형성되는 반도체 장치에 있어서, 상기 반도체 회로 장치는 제 1 국면 내지 제 8 국면 중 어느 한 국면의 반도체 회로 장치를 이용하는 것이다.

(실시예 1)

이하, 본 발명에 대하여 설명한다. 도 1은 실시예 1에 따른 SiP의 구성을 나타내는 부분 평면도이다. 도 1을 참조하여, 이 SiP(10)는 다이 패드(3) 상에 논리 칩(2)을 마련하고, 그 위에 메모리 칩(1)을 탑재한다.

또한, 메모리 칩(1)에는 입출력 회로(13a)를 형성하고, 그 입출력 회로(13a)에 접속하는 패드(11a)를 마련한다.

또한, 패드(11a) 및 입출력 회로(13a)는 메모리 칩(1)에 단수 또는 복수 마련하면 좋은 것은 물론이다.

또한, 논리 칩(2)에는 입출력 회로(23a)를 형성하고, 그 입출력 회로(23a)에 접속하는 패드(21a, 22a)를 마련한다.

또한, 패드(21a, 22a) 등은 논리 칩(2)에 복수 존재하는 것은 말할 것도 없고, 입출력 회로(23a)는 단수 또는 복수 마련하면 좋은 것은 물론이다.

또한, 메모리 칩(1) 및 논리 칩(2)은 전기적인 도통을 도모하기 위해서 예컨대, 각각에 마련된 패드(11a, 22a)끼리 와이어(5b)에 의해 접속되어 있다.

또한, SiP(10)의 외부(도시하지 않음)와 전기적인 도통을 도모하기 위해서, 예컨대, 논리 칩(2)에 마련된 패드(21a)와 내부 리드(7a)는 와이어(5a)에 의해 접속되어 있다.

또한, 도 2는 실시예 1에 따른 입출력 회로도이다. 도 2를 참조하여, 이 입출력 회로는 메모리 칩(1)의 입출력 회로(13a) 또는 논리 칩(2)의 입출력 회로(23a)에 이용되는 것이다.

또한, 입출력 회로(13a, 23a)는 신호 E1이 입력되는 드라이버 D1과, 신호 E2가 입력되는 드라이버 D2를 마련한다.

또한, 드라이버 D1 및 드라이버 D2의 출력 단자에 입력 단자가 접속되고, 드라이버 D1 및 드라이버 D2의 입력 단자에 출력 단자가 접속되는 드라이버 D3을 마련한다.

또한, 구동 능력은 드라이버 D1이 드라이버 D2보다 크게 설정되어 있다. 또한, 드라이버 D1의 능력은 테스터(도시하지 않음)를 구동하는 데 충분한 능력이 있고, 드라이버 D2의 능력은 입출력 회로를 구동하는 데 충분한 능력이 있지만, 테스터를 구동할 만큼의 능력은 없다.

또한, 도 3은 실시예 1에 따른 버퍼 회로의 회로도이다. 도 3을 참조하여, 이 버퍼 회로는 메모리 칩(1) 및 논리 칩(2)의 각각에 마련된 내부 회로(도시하지 않음)부터 출력되는 출력 인에이블 1 및 MODE1이 입력되는 AND 회로(30)를 마련한다.

또한, 출력 인에이블 1은 데이터를 입출력 회로(13a, 23a)로부터 출력할 때는 인에이블로 되고, 출력하지 않을 때는 디스에이블로 되는 신호이며, MODE1은 테스트 모드에서 전환되는 신호이다.

또한, 메모리 칩(1) 및 논리 칩(2)의 각각에 마련된 내부 회로로부터 출력되는 출력 인에이블 1 및 MODE1의 반전 신호가 입력되는 AND 회로(31)를 마련한다.

또한, 상기 버퍼 회로는 AND 회로(30, 31)에 한정되는 것이 아니라, 동등한 기능을 갖는 제어부를 마련하는 것이면 좋은 것은 물론이다.

다음에, 도 2 및 도 3의 동작을 설명한다. 우선, 테스트 시에는, 도 3에서 MODE1이 "H"이고 출력 인에이블 1이 "H"인 경우, AND 회로(30)로부터 "H"의 신호 E1이 출력되고, AND 회로(31)로부터는 "L"의 신호 E2가 출력된다.

또한, MODE1이 "H"이고 출력 인에이블 1이 "L"인 경우, AND 회로(30)로부터 "L"의 신호 E1이 출력되고, AND 회로(31)로부터는 "L"의 신호 E2가 출력된다.

이 때, 도 2에서 "H"의 신호 E1에 의해 드라이버 D1이 구동되어 OUT를 출력한다.

즉, 드라이버 D1의 구동에 의해 테스터가 구동된다.

다음에, 통상 사용 시에는, 도 3에서 MODE1이 "L"이고 출력 인에이블 1이 "H"인 경우, AND 회로(30)로부터 "L"의 신호 E1이 출력되고, AND 회로(31)로부터는 "H"의 신호 E2가 출력된다.

또한, MODE1이 "L"이고 출력 인에이블 1이 "L"인 경우, AND 회로(30)로부터 "L"의 신호 E1이 출력되고, AND 회로(31)로부터는 "L"의 신호 E2가 출력된다.

이 때, 도 2에서 "H"의 신호 E2에 의해, 드라이버 D2가 구동되어 OUT를 출력한다.

즉, 드라이버 D2의 구동에 의해 입출력 회로(13a, 23a)는 구동되지만, 테스터는 구동되지 않는다.

또한, 드라이버 D3은 칩 외부로부터 입출력 회로(13a, 23a)에 입력된 신호를 그대로 입출력 회로(13a, 23a)로부터 내부에 입력하는 기능을 한다.

또한, 본 실시예에서는, 논리 칩(2) 상에 메모리 칩(1)을 탑재하고 있지만, 다이 패드(3) 상에 병치하면 좋은 것은 물론이다.

또한, 본 실시예에서는, 와이어 본딩으로 2칩을 접속하는 경우를 나타내고 있지만, 이것에 한정되는 것이 아니라, 플립 칩으로 범프 접속되어도 좋은 것은 물론이다.

본 실시예 1에 따르면, 테스트 시와 통상 사용 시에 있어서 MODE1의 레벨을 전환함으로써 입출력 회로(13a, 23a)의 드라이버 D1, D2의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

(실시예 2)

도 4는 실시예 2에 따른 버퍼 회로의 회로도이다. 도 4를 참조하여, 이 버퍼 회로는 도 1과 마찬가지의 메모리 칩 및 논리 칩(도시하지 않음)의 각각에 마련된 내부 회로(도시하지 않음)와 접속되는 제어 레지스터(53)를 마련한다. 또한, 상기 내부 회로로부터 출력되는 출력 인에이블 2 및 제어 레지스터(53)로부터의 출력이 입력되어, 신호 E1을 출력하는 AND 회로(50)를 마련한다.

또한, 출력 인에이블 2 및 제어 레지스터(53)로부터의 출력의 반전 신호가 입력되는 AND 회로(51)를 마련한다.

또한, 출력 인에이블 2는 데이터를, 도 2와 마찬가지의 입출력 회로로부터 출력할 때는 인에이블로 되고, 출력하지 않을 때는 디스에이블로 되는 신호이다.

또한, 신호 E1, E2는 상기 입출력 회로의 드라이버에 입력된다.

또한, 상기 버퍼 회로는 AND 회로(50, 51)에 한정되는 것이 아니라, 동등한 기능을 갖는 제어부를 마련하는 것이면 좋은 것은 물론이다.

다음에, 상기 입출력 회로 및 도 4의 동작을 설명한다. 우선, 테스트 시에는, 도 4에서 제어 레지스터(53)로부터의 출력이 "H"이고 출력 인에이블 2가 "H"인 경우, AND 회로(50)로부터 "H"의 신호 E1이 출력되고, AND 회로(51)로부터는 "L"의 신호 E2가 출력된다.

또한, 제어 레지스터(53)로부터의 출력이 "H"이고 출력 인에이블 2가 "L"인 경우, AND 회로(50)로부터 "L"의 신호 E1이 출력되고, AND 회로(51)로부터는 "L"의 신호 E2가 출력된다.

이 때, 상기 입출력 회로에 있어서 "H"의 신호 E1에 의해, 드라이버 D1이 구동되어 OUT를 출력한다.

즉, 드라이버 D1의 구동에 의해 테스터가 구동된다.

다음에, 통상 사용 시에는, 도 4에서 제어 레지스터(53)로부터의 출력이 "L"이고 출력 인에이블 2가 "H"인 경우, AND 회로(50)로부터 "L"의 신호 E1이 출력되고, AND 회로(51)로부터는 "H"의 신호 E2가 출력된다.

또한, 제어 레지스터(53)로부터의 출력이 "L"이고 출력 인에이블 2가 "L"인 경우, AND 회로(50)로부터 "L"의 신호 E1이 출력되고, AND 회로(51)로부터는 "L"의 신호 E2가 출력된다.

이 때, 상기 입출력 회로에 있어서 "H"의 신호 E2에 의해, 드라이버 D2가 구동되어 OUT를 출력한다.

즉, 드라이버 D2의 구동에 의해 입출력 회로는 구동되지만, 테스터는 구동되지 않는다.

본 실시예 2에 따르면, 테스트 시와 통상 사용 시에 있어서 제어 레지스터(53)로부터의 출력의 레벨을 전환함으로써 입출력 회로의 드라이버 D1, D2의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

(실시예 3)

도 5는 실시예 3에 따른 버퍼 회로의 회로도이다. 도 5를 참조하여, 이 버퍼 회로는 도 1과 마찬가지의 메모리 칩 및 논리 칩(도시하지 않음)의 각각에 마련된 내부 회로(도시하지 않음)와 접속되는 제어 레지스터(57)를 마련한다.

또한, 제어 레지스터(57)의 출력, 상기 내부 회로로부터 출력되는 MODE3 및 CNT1이 입력되는 선택기(58)를 마련한다.

또한, 상기 내부 회로로부터 출력되는 출력 인에이블 3 및 선택기(58)로부터의 출력이 입력되어, 신호 E1을 출력하는 AND 회로(55)를 마련한다.

또한, 출력 인에이블 3 및 선택기(58)로부터의 출력의 반전 신호가 입력되어, 신호 E2를 출력하는 AND 회로(56)를 마련한다.

또한, 출력 인에이블 3은 데이터를 도 2와 마찬가지의 입출력 회로로부터 출력할 때는 인에이블로 되고, 출력하지 않을 때는 디스에이블로 되는 신호이며, MODE3은 테스트 모드에서 전환되는 신호이다.

또한, MODE3 및 제어 레지스터(57)의 출력은 CNT1에 의해 선택 출력된다. 예컨대, CNT1이 "H"인 경우 MODE3이 선택되고, CNT1이 "L"인 경우 제어 레지스터(57)가 선택된다. 본 실시예의 경우, CNT1은 "H"로 한다. 즉, MODE3이 선택된다.

또한, 상기 버퍼 회로는 AND 회로(55, 56)에 한정되는 것이 아니라, 동등한 기능을 갖는 제어부를 마련하는 것이면 좋은 것은 물론이다.

다음에, 도 5 및 상기 입출력 회로의 동작을 설명한다. 우선, 테스트 시에는, 도 5에서 MODE3이 "H"이고 출력 인에이블 3이 "H"인 경우, AND 회로(55)로부터 "H"의 신호 E1이 출력되고, AND 회로(56)로부터는 "L"의 신호 E2가 출력된다.

또한, MODE3이 "H"이고 출력 인에이블 3이 "L"인 경우, AND 회로(55)로부터 "L"의 신호 E1이 출력되고, AND 회로(56)로부터는 "L"의 신호 E2가 출력된다.

즉, 드라이버 D1의 구동에 의해 테스터가 구동된다.

다음에, 통상 사용 시에는, 도 5에서 MODE3이 "L"이고 출력 인에이블 3이 "H"인 경우, AND 회로(55)로부터 "L"의 신호 E1이 출력되고, AND 회로(56)로부터는 "H"의 신호 E2가 출력된다.

또한, MODE5가 "L"이고 출력 인에이블 2가 "L"인 경우, AND 회로(55)로부터 "L"의 신호 E1이 출력되고, AND 회로(56)로부터는 "L"의 신호 E2가 출력된다.

본 실시예 3에 따르면, 테스트 시와 통상 사용 시에 있어서 MODE3의 레벨을 전환함으로써 입출력 회로의 드라이버 D1, D2의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

(실시예 4)

또한, 도 6은 실시예 3에 따른 입출력 회로도이다. 도 6을 참조하여, 이 입출력 회로는 도 1과 마찬가지의 메모리 칩 및 논리 칩(도시하지 않음)에 이용되는 것이다.

또한, 상기 입출력 회로는 신호 E5가 입력되는 드라이버 D5와, 신호 E7이 입력되는 드라이버 D7을 마련한다.

또한, 드라이버 D5 및 드라이버 D7의 출력 단자에 입력 단자가 접속되고, 드라이버 D5 및 드라이버 D7의 입력 단자에 출력 단자가 접속되는 드라이버 D8을 마련한다.

또한, 구동 능력은 드라이버 D5가 드라이버 D7보다 크게 설정되어 있다. 또한, 드라이버 D5 및 드라이버 D7을 합한 드라이버의 능력은 테스터(도시하지 않음)를 구동할 능력이 있다.

또한, 드라이버 D7의 능력은 상기 입출력 회로를 구동하는 데 충분한 능력이 있지만, 테스터를 구동할 만큼의 능력은 없다.

또한, 도 7은 실시예 4에 따른 버퍼 회로의 회로도이다. 도 7을 참조하여, 이 버퍼 회로는 도 1과 마찬가지의 메모리 칩 및 논리 칩의 각각에 마련된 내부 회로(도시하지 않음)로부터 출력되는 출력 인에이블 5 및 MODE5가 입력되어, 신호 E5를 출력하는 AND 회로(70)를 마련한다.

또한, 출력 인에이블 5가 입력되어, 신호 E7을 출력하는 인버터 회로(71)를 마련한다.

또한, 출력 인에이블 5는 데이터를 입출력 회로로부터 출력할 때는 인에이블로 되고, 출력하지 않을 때는 디스에이블로 되는 신호이며, MODE5는 테스트 모드에서 전환되는 신호이다.

또한, 상기 버퍼 회로는 AND 회로(70) 또는 인버터 회로(71)에 한정되는 것이 아니라, 동등한 기능을 갖는 제어부를 마련하는 것이면 좋은 것은 물론이다.

다음에, 도 6 및 도 7의 동작을 설명한다. 우선, 테스트 시에는, 도 7에서 MODE5가 "H"이고 출력 인에이블 5가 "H"인 경우, AND 회로(70)로부터 "H"의 신호 E5가 출력되고, 인버터 회로(71)로부터는 "L"의 신호 E7이 출력된다.

또한, MODE5가 "H"이고 출력 인에이블 5가 "L"인 경우, AND 회로(70)로부터 "L"의 신호 E5가 출력되고, 인버터 회로(71)로부터는 "H"의 신호 E7이 출력된다.

이 때, 도 6에서 "H"의 신호 E5, E7에 의해, 드라이버 D5 및 드라이버 D7을 합한 구동 능력이 출력된다.

즉, 드라이버 D5 및 드라이버 D7을 합한 구동에 의해 테스터가 구동된다.

다음에, 통상 사용 시에는, 도 7에서 MODE5가 "L"이고 출력 인에이블 5가 "H"인 경우, AND 회로(70)로부터 "L"의 신호 E5가 출력되고, 인버터 회로(71)로부터는 "L"의 신호 E7이 출력된다.

또한, MODE5가 "L"이고 출력 인에이블 5가 "L"인 경우, AND 회로(70)로부터 "L"의 신호 E5가 출력되고, 인버터 회로(71)로부터는 "H"의 신호 E7이 출력된다.

이 때, 도 6에서 "H"의 신호 E7에 의해, 드라이버 D7이 구동되어 OUT를 출력한다.

즉, 드라이버 D7의 구동에 의해 상기 입출력 회로는 구동되지만, 테스터는 구동되지 않는다.

또한, 드라이버 D8은 칩 외부에서 상기 입출력 회로에 입력된 신호를 그대로 상기 입출력 회로로부터 내부에 입력하는 기능을 한다.

본 실시예 4에 따르면, 테스트 시와 통상 사용 시에 있어서 MODE5의 레벨을 전환함으로써 상기 입출력 회로의 드라이버 D5, D7의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

(실시예 5)

도 8은 실시예 5에 따른 버퍼 회로의 회로도이다. 도 8을 참조하여, 이 버퍼 회로는 도 1과 마찬가지의 메모리 칩 및 논리 칩(도시하지 않음)의 각각에 마련된 내부 회로(도시하지 않음)와 접속되는 제어 레지스터(77)를 마련한다.

또한, 상기 내부 회로로부터 출력되는 출력 인에이블 7 및 제어 레지스터(77)로부터의 출력이 입력되어, 신호 E5를 출력하는 AND 회로(73)를 마련한다.

또한, 출력 인에이블 7이 입력되어 신호 E7을 출력하는 인버터 회로(75)를 마련한다.

또한, 출력 인에이블 7은 데이터를 도 6과 마찬가지의 입출력 회로로부터 출력할 때는 인에이블로 되고, 출력하지 않을 때는 디스에이블로 되는 신호이다.

또한, 신호 E5, E7은 상기 입출력 회로의 드라이버에 입력된다.

또한, 상기 버퍼 회로는 AND 회로(73) 또는 인버터 회로(75)에 한정되는 것이 아니라, 동등한 기능을 갖는 제어부를 마련하는 것이면 좋은 것은 물론이다.

다음으로, 도 8 및 상기 입출력 회로의 동작을 설명한다. 우선, 테스트 시에는, 도 8에서 제어 레지스터(77)로부터의 출력이 "H"이고 출력 인에이블 7이 "H"인 경우, AND 회로(73)로부터 "H"의 신호 E5가 출력되고, 인버터 회로(75)로부터는 "L"의 신호 E7이 출력된다.

또한, 제어 레지스터(77)로부터의 출력이 "H"이고 출력 인에이블 7이 "L"인 경우, AND 회로(73)로부터 "L"의 신호 E5가 출력되고, 인버터 회로(75)로부터는 "H"의 신호 E7이 출력된다.

이 때, 상기 입출력 회로에 있어서 "H"의 신호 E5, E7에 의해, 드라이버 D3 및 드라이버 D7을 합한 구동 능력이 출력된다.

즉, 드라이버 D3 및 드라이버 D7을 합한 구동에 의해 테스터가 구동된다.

다음에, 통상 사용 시에는, 도 8에서 제어 레지스터(77)로부터의 출력이 "L"이고 출력 인에이블 7이 "H"인 경우, AND 회로(73)로부터 "L"의 신호 E5가 출력되고, 인버터 회로(75)로부터는 "L"의 신호 E7이 출력된다.

또한, 제어 레지스터(77)로부터의 출력이 "L"이고 출력 인에이블 7이 "L"인 경우, AND 회로(73)로부터 "L"의 신호 E5가 출력되고, 인버터 회로(75)로부터는 "H"의 신호 E7이 출력된다.

이 때, 상기 입출력 회로에서 "H"의 신호 E7에 의해 드라이버 D7이 구동되어 OUT를 출력한다.

즉, 드라이버 D7의 구동에 의해 입출력 회로를 구동한다.

본 실시예 5에 따르면, 테스트 시와 통상 사용 시에 있어서 출력 인에이블 7의 레벨을 전환함으로써 입출력 회로의 드라이버 D3, D7의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

(실시예 6)

도 9는 실시예 6에 따른 버퍼 회로의 회로도이다. 도 9를 참조하여, 이 버퍼 회로는 도 1과 마찬가지의 메모리 칩 및 논리 칩(도시하지 않음)의 각각에 마련된 내부 회로(도시하지 않음)와 접속되는 제어 레지스터(83)를 마련한다.

또한, 제어 레지스터(83)의 출력, 상기 내부 회로로부터 출력되는 MODE8 및 CNT2가 입력되는 선택기(85)를 마련한다.

또한, 상기 내부 회로로부터 출력되는 출력 인에이블 8 및 선택기(85)로부터의 출력이 입력되어, 신호 E5를 출력하는 AND 회로(80)를 마련한다.

또한, 출력 인에이블 8이 입력되어 신호 E7을 출력하는 인버터 회로(81)를 마련한다.

또한, 출력 인에이블 8은 데이터를 도 6과 마찬가지의 입출력 회로로부터 출력할 때는 인에이블로 되고, 출력하지 않을 때는 디스에이블로 되는 신호이며, MODE8은 테스트 모드에서 전환되는 신호이다.

또한, MODE8 및 제어 레지스터(83)의 출력은 CNT2에 의해 선택 출력된다. 예컨대, CNT2가 "H"인 경우 MODE8이 선택되고, CNT2가 "L"인 경우 제어 레지스터(83)가 선택된다. 본 실시예의 경우, CNT2는"H"로 한다. 즉, MODE8이 선택된다.

또한, 상기 버퍼 회로는 AND 회로(80) 또는 인버터 회로(81)에 한정되는 것이 아니라, 동등한 기능을 갖는 제어부를 마련하는 것이면 좋은 것은 물론이다.

다음에, 도 9 및 상기 입출력 회로의 동작을 설명한다. 우선, 테스트 시에는, 도 9에서 MODE8이 "H"이고 출력 인에이블 8이 "H"인 경우, AND 회로(80)로부터 "H"의 신호 E5가 출력되고, 인버터 회로(81)로부터는 "L"의 신호 E7이 출력된다.

또한, MODE8이 "H"이고 출력 인에이블 8이 "L"인 경우, AND 회로(80)로부터 "L"의 신호 E5가 출력되고, 인버터 회로(81)로부터는 "H"의 신호 E7이 출력된다.

다음에, 통상 사용 시에는, 도 9에서 MODE8이 "L"이고 출력 인에이블 8이 "H"인 경우, AND 회로(80)로부터 "L"의 신호 E5가 출력되고, 인버터 회로(81)로부터는 "L"의 신호 E7이 출력된다.

또한, MODE8이 "L"이고 출력 인에이블 8이 "L"인 경우, AND 회로(80)로부터 "L"의 신호 E5가 출력되고, 인버터 회로(81)로부터는 "H"의 신호 E7이 출력된다.

즉, 드라이버 D7의 구동에 의해 입출력 회로를 구동한다.

본 실시예 6에 따르면, 테스트 시와 통상 사용 시에 있어서 MODE8의 레벨을 전환함으로써 입출력 회로의 드라이버 D3, D7의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

(실시예 7)

도 10은 실시예 7에 따른 SiP의 구성을 나타내는 부분 평면도이다. 도 10을 참조하여, 이 SiP(101)는 다이 패드(300) 상에 논리 칩(200)을 마련하고, 그 위에 메모리 칩(100)을 탑재한다.

또한, 메모리 칩(100)은 패드(110a)를 마련하는 종래의 칩을 이용하고 있다.

또한, 패드(110a)는 메모리 칩(100)에 단수 또는 복수 마련하면 좋은 것은 물론이다.

또한, 논리 칩(200)에는 입출력 회로(230a)를 형성하고, 그 입출력 회로(230a)에 접속하는 패드(210a, 220a)를 마련한다.

또한, 패드(210a, 220a) 등은 논리 칩(200)에 복수 존재하는 것은 말할 것도 없고, 입출력 회로(230a)는 단수 또는 복수 마련하면 좋은 것은 물론이다.

또한, 메모리 칩(100) 및 논리 칩(200)은 전기적인 도통을 도모하기 위해서, 예컨대, 각각에 마련된 패드(110a, 220a)끼리 와이어(500b)에 의해 접속되어 있다.

또한, SiP(101)의 외부(도시하지 않음)와 전기적인 도통을 도모하기 위해서, 예컨대, 논리 칩(200)에 마련된 패드(210a)와 내부 리드(700a)는 와이어(500a)에 의해 접속되어 있다.

또한, 입출력 회로(230a)의 구성은 실시예 1 내지 6과 같은 것을 이용하고 있다.

또한, 본 실시예에서는, 논리 칩(200) 상에 메모리 칩(100)을 탑재하고 있지만, 다이 패드(300) 상에 병치해도 좋은 것은 물론이다.

본 실시예 7에 따르면, 종래의 메모리 칩을 이용할 수 있어서, 테스트 시와 통상 사용 시에, 논리 칩에 마련된 입출력 회로의 드라이버의 구동을 전환하는 것만으로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

(실시예 8)

다음에, 실시예 8에서는, 실시예 1 내지 7에서 나타낸 메모리 칩 대신에 논리 칩을 이용하여 SiP를 구성해도 무방하다(도시하지 않음). 즉, 메모리 칩에 얽매이지 않고 논리 칩만으로 구성해도 무방하다.

또한, 논리 칩끼리 다이 패드 상에 탑재하거나 병치해도 좋은 것은 물론이다.

또한, 본 실시예에서는, 와이어 본딩에 한정되는 것이 아니라, 플립 칩으로 범프 접속되어도 좋은 것은 물론이다.

본 실시예 8에 따르면, 논리 칩만으로 SiP를 구성하므로 시스템으로서의 변화가 커져 테스트 시와 통상 사용 시에 있어서, 논리 칩에 마련된 입출력 회로의 드라이버의 구동을 전환하는 것만으로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

(실시예 9)

또한, 실시예 9에서는, 실시예 1 내지 7에서 나타낸 버퍼 회로나 입출력 회로를 마련하는 칩을 복수 이용하여 SiP를 구성해도 무방하다(도시하지 않음). 즉, 메모리 칩 또는 논리 칩에 얽매이지 않고 상기 버퍼 회로나 입출력 회로를 마련하는 칩, 예컨대, 아날로그 칩과 같은 것으로 구성해도 무방하다.

또한, 복수의 칩끼리 다이 패드 상에 탑재하거나 병치해도 좋은 것은 물론이다.

본 실시예 9에 따르면, 시스템으로서의 변화가 더 커져 테스트 시와 통상 사용 시에 있어서, 칩에 마련된 입출력 회로의 드라이버의 구동을 전환하는 것만으로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

본 발명에 의한 반도체 회로 장치 및 반도체 장치는, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와, 테스트 모드에서 전환되는 제 2 신호가 입력되어 제 3 신호를 출력하는 제 1 제어부와, 상기 제 1 신호와 제 2 신호의 반전 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로와, 제 3 신호가 입력되는 제 1 드라이버와, 제 4 신호가 입력되는 제 2 드라이버와, 제 1 드라이버 및 제 2 드라이버의 출력 단자에 입력 단자가 접속되고 제 1 드라이버 및 제 2 드라이버의 입력 단자에 출력 단자가 접속되는 제 3 드라이버를 마련하는 입출력 회로를 구비하므로, 테스트 시와 통상 사용 시에 있어서 MODE1의 레벨을 전환함으로써, 입출력 회로(13a, 23a)의 드라이버 D1, D2의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 제 1 국면의 반도체 회로 장치에 있어서, 내부 회로와 접속되는 제어 레지스터와, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와, 제어 레지스터의 출력이 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호와 제어 레지스터의 출력의 반전 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로를 구비하므로, 테스트 시와 통상 사용 시에 있어서 제어 레지스터(53)로부터의 출력 레벨을 전환함으로써, 입출력 회로의 드라이버 D1, D2의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 제 1 국면의 반도체 회로 장치에 있어서, 내부 회로와 접속되는 제어 레지스터와, 테스트 모드에서 전환되는 제 2 신호와, 제어 레지스터의 출력과, 내부 회로로부터 출력되는 제 5 신호가 입력되는 선택기와, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와, 선택기의 출력이 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호와 선택기의 출력의 반전 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로를 구비하므로, 테스트 시와 통상 사용 시에 있어서 MODE5의 레벨을 전환함으로써 입출력 회로의 드라이버 D1, D2의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 제 1 국면 내지 제 3 국면 중 어느 한 국면의 반도체 회로 장치에 있어서, 제 1 제어부 및 제 2 제어부는 AND 회로이므로, 액세스 속도가 빨라지고 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와 테스트 모드에서 전환되는 제 2 신호가 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로와, 제 3 신호가 입력되는 제 1 드라이버와, 제 4 신호가 입력되는 제 2 드라이버와, 제 1 드라이버 및 제 2 드라이버의 출력 단자에 입력 단자가 접속되고, 제 1 드라이버 및 제 2 드라이버의 입력 단자에 출력 단자가 접속되는 제 3 드라이버를 마련하는 입출력 회로를 구비하므로, 테스트 시와 통상 사용 시에 있어서 MODE5의 레벨을 전환함으로써 입출력 회로의 드라이버 D3, D7의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 제 5 국면의 반도체 회로 장치에 있어서, 내부 회로와 접속되는 제어 레지스터와, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와 제어 레지스터의 출력이 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로를 구비하므로, 테스트 시와 통상 사용 시에 있어서 출력 인에이블 7의 레벨을 전환함으로써 입출력 회로의 드라이버 D3, D7의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 제 5 국면의 반도체 회로 장치에 있어서, 내부 회로와 접속되는 제어 레지스터와, 테스트 모드에서 전환되는 제 2 신호와 제어 레지스터의 출력과 내부 회로로부터 출력되는 제 5 신호가 입력되는 선택기와, 데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와 선택기의 출력이 입력되어 제 3 신호를 출력하는 제 1 제어부와, 제 1 신호가 입력되어, 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로를 구비하므로, 테스트 시와 통상 사용 시에 MODE8의 레벨을 전환함으로써 입출력 회로의 드라이버 D3, D7의 구동을 전환하므로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 제 5 국면 내지 제 7 국면 중 어느 한 국면의 반도체 회로 장치에 있어서, 제 1 제어부는 AND 회로이며, 제 2 제어부는 인버터 회로이므로, 액세스 속도가 빨라지고, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 논리 회로가 형성된 반도체 회로 장치와, 메모리가 형성된 반도체 회로 장치의 전기적인 도통을 도모함으로써 형성하는 반도체 장치에 있어서, 논리 회로가 형성된 반도체 회로 장치 또는 메모리가 형성된 반도체 회로 장치는 제 1 국면 내지 제 6 국면 중 어느 한 국면의 반도체 회로 장치를 이용하기 때문에, 종래의 메모리 칩을 이용할 수 있고, 테스트 시와 통상 사용 시에 있어서, 논리 칩에 마련된 입출력 회로의 드라이버의 구동을 전환하는 것만으로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어 통상 사용 시에 저소비 전력화를 도모하는 것이 가능해지다.

또한, 제 9 국면의 반도체 장치에 있어서, 논리 회로가 형성된 반도체 회로 장치 상에 메모리가 형성된 반도체 회로 장치를 탑재하여 전기적인 도통을 도모하기 때문에 실장 밀도가 향상하고, 테스트 시와 통상 사용 시에 있어서, 논리 칩에 마련된 입출력 회로의 드라이버의 구동을 전환하는 것만으로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 제 9 국면 또는 제 10 국면의 반도체 장치에 있어서, 메모리가 형성된 반도체 회로 장치 대신에 논리 회로가 형성된 반도체 회로 장치를 이용하기 때문에, 시스템으로서의 변화가 커져, 테스트 시와 통상 사용 시에 있어서, 논리 칩에 마련된 입출력 회로의 드라이버의 구동을 전환하는 것만으로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어, 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

또한, 복수의 반도체 회로 장치와의 전기적인 도통을 도모함으로써 형성하는 반도체 장치에 있어서, 상기 반도체 회로 장치는 제 1 국면 내지 제 8 국면 중 어느 한 국면의 반도체 회로 장치를 이용하기 때문에, 시스템으로서의 변화가 더 커져, 테스트 시와 통상 사용 시에 있어서, 칩에 마련된 입출력 회로의 드라이버의 구동을 전환하는 것만으로, 테스트 시와 통상 사용 시에 최적의 구동 능력을 선택할 수 있어 통상 사용 시에 저소비 전력화를 도모할 수 있게 된다.

도 1은 본 발명의 실시예 1에 따른 SiP의 구성을 나타내는 부분 평면도,

도 2는 본 발명의 실시예 1에 따른 입출력 회로도,

도 3은 본 발명의 실시예 1에 따른 버퍼 회로의 회로도,

도 4는 본 발명의 실시예 2에 따른 버퍼 회로의 회로도,

도 5는 본 발명의 실시예 3에 따른 버퍼 회로의 회로도,

도 6은 본 발명의 실시예 3에 따른 입출력 회로도,

도 7은 본 발명의 실시예 4에 따른 버퍼 회로의 회로도,

도 8은 본 발명의 실시예 5에 따른 버퍼 회로의 회로도,

도 9는 본 발명의 실시예 6에 따른 버퍼 회로의 회로도,

도 10은 본 발명의 실시예 7에 따른 SiP의 구성을 나타내는 부분 평면도,

도 11은 종래 SiP의 구성을 나타내는 부분 단면도.

도면의 주요 부분에 대한 부호의 설명

1 : 메모리 칩 2 : 논리 칩

30 : AND 회로 31 : AND 회로

50 : AND 회로 51 : AND 회로

55 : AND 회로 56 : AND 회로

57 : 제어 레지스터 58 : 선택기

70 : AND 회로 71 : 인버터 회로

73 : AND 회로 75 : 인버터 회로

77 : 제어 레지스터 80 : AND 회로

81 : 인버터 회로 83 : 제어 레지스터

85 : 선택기 200 : 논리 칩

D1 : 드라이버 D2 : 드라이버

D3 : 드라이버 D5 : 드라이버

D7 : 드라이버 D8 : 드라이버

Claims

데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와, 테스트 모드에서 전환되는 제 2 신호가 입력되어, 제 3 신호를 출력하는 제 1 제어부와,

상기 제 1 신호와, 상기 제 2 신호의 반전 신호가 입력되어, 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로와,

상기 제 3 신호가 입력되는 제 1 드라이버와,

상기 제 4 신호가 입력되는 제 2 드라이버와,

상기 제 1 드라이버 및 제 2 드라이버의 출력 단자에 입력 단자가 접속되고, 상기 제 1 드라이버 및 제 2 드라이버의 입력 단자에 출력 단자가 접속되는 제 3 드라이버를 구비하는 입출력 회로

를 구비하는 반도체 회로 장치.
데이터를 출력할 때는 인에이블로 되고 입력할 때는 디스에이블로 되는 제 1 신호와, 테스트 모드에서 전환되는 제 2 신호가 입력되어, 제 3 신호를 출력하는 제 1 제어부와,

상기 제 1 신호가 입력되어 제 4 신호를 출력하는 제 2 제어부를 갖는 버퍼 회로와,

상기 제 3 신호가 입력되는 제 1 드라이버와,

상기 제 4 신호가 입력되는 제 2 드라이버와,

상기 제 1 드라이버 및 제 2 드라이버의 출력 단자에 입력 단자가 접속되고, 상기 제 1 드라이버 및 제 2 드라이버의 입력 단자에 출력 단자가 접속되는 제 3 드라이버를 구비하는 입출력 회로

를 구비하는 반도체 회로 장치.
논리 회로를 갖는 제 1 반도체 회로 디바이스와, 상기 제 1 반도체 회로 디바이스와 전기적으로 접속되고, 메모리를 갖는 제 2 반도체 회로 디바이스를 구비한 반도체 장치에 있어서,

상기 제 1 반도체 회로 디바이스와 상기 제 2 반도체 회로 디바이스 중 적어도 하나는, 청구항 1 또는 청구항 2에 기재된 반도체 회로 장치인 것을 특징으로 하는 반도체 장치.