CN1419274A - 半导体电路装置及半导体装置 - Google Patents

Abstract

提供一种可以在测试时和通常使用时选择最佳的驱动能力因而在通常使用时可以降低电力消耗的半导体装置。由输入信号E1的驱动器D1、输入信号E2的驱动器D2、及输入端子与驱动器D1、D2的输出端子连接而输出端子与驱动器D1、D2的输入端子连接的驱动器D3构成。

Description

半导体电路装置及半导体装置

技术领域

本发明涉及能使驱动能力及电力消耗最优化的半导体电路装置及半导体装置，尤其是涉及用于SiP(System in a Package：组件式系统，以下，简称为SiP)的半导体电路装置及半导体装置。

背景技术

图11是表示现有的SiP的结构的局部断面图。参照图11，SiP1100，在垫板3000上例如设置形成有逻辑电路的芯片(以下，简称为逻辑芯片)2000。

另外，在逻辑芯片2000上，例如，安装着形成有DRAM(动态随机存取存储器)等存储器的芯片(以下，简称为存储器芯片)1000。

另外，存储器芯片1000及逻辑芯片2000，分别设有与芯片上所形成的输入输出电路连接的焊点(图中未示出)。

进一步，为使存储器芯片1000及逻辑芯片2000在电气上导通，用导线5000b将其各自所设有的焊点连接在一起。

另外，为了与SiP1100的外部(图中未示出)在电气上导通，用导线5000a将逻辑芯片2000上所设有的焊点与内部引线7000连接。

即，存储器芯片1000的输入输出信号，经由逻辑芯片2000而从导线5000a输入输出，而不是直接从组件输入输出。

另外，当按晶片状态分别对存储器芯片1000及逻辑芯片2000进行测试时，存储器芯片1000及逻辑芯片2000的输入输出信号，直接从各自的焊点对测试装置进行输入输出，因此负载很大，所以必须确保输入输出的驱动能力能够承受得起测试。

另外，在将存储器芯片1000及逻辑芯片2000组装成仅如SiP1100所示的一个组件时，在各芯片的各自的输入输出电路中将存在着对芯片外部进行驱动的多余的驱动能力。

但是，在SiP1100的通常使用中，芯片间的导线5000b的负载很小，因此，只需具有可以驱动从存储器芯片1000到逻辑芯片2000或从逻辑芯片2000到存储器芯片1000的负载的驱动能力即可。

在如上所述的现有的SiP1100中，存在着可以不用来对组件外部进行驱动的输入输出电路，驱动组件外部负载的这一部分驱动能力，是不需要的。反过来说，当具有这些不需要的驱动能力时，将使电力消耗增加。

另外，如确保了测试时所需要的驱动能力，则存在着比通常使用时所需的驱动能力大因而使电力消耗增加的问题。

发明内容

因此，本发明的目的在于，提供一种在测试时及通常使用时改变输入输出电路的驱动能力从而能使驱动能力及电力消耗达到最优化的半导体电路装置及半导体装置。

本发明的半导体电路装置及半导体装置，备有缓冲电路及输入输出电路，该缓冲电路，具有输入当输出数据时变为允许而输入时变为禁止的第1信号及在测试模式下切换的第2信号并输出第3信号的第1控制部、输入上述第1信号及第2信号的反相信号并输出第4信号的第2控制部，该输入输出电路，具有输入第3信号的第1驱动器、输入第4信号的第2驱动器、输入端子与第1驱动器及第2驱动器的输出端子连接而输出端子与第1驱动器及第2驱动器的输入端子连接的第3驱动器。

另外，在本发明的第1部分所述的半导体电路装置中，备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入当输出数据时变为允许而输入时变为禁止的第1信号及控制寄存器的输出并输出第3信号的第1控制部、输入第1信号及控制器的输出的反相信号并输出第4信号的第2控制部。

另外，在本发明的第1部分所述的半导体电路装置中，备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入在测试模式下切换的第2信号、控制寄存器的输出及从内部电路输出的第5信号的选择器、输入当输出数据时变为允许而输入时变为禁止的第1信号及选择器的输出并输出第3信号的第1控制部、输入第1信号及选择器的输出的反相信号并输出第4信号的第2控制部。

另外，在本发明的第1至第3部分的任何部分所述的半导体电路装置中，第1控制部及第2控制部，是AND(“与”)电路。

另外，还备有缓冲电路及输入输出电路，该缓冲电路，具有输入当输出数据时变为允许而输入时变为禁止的第1信号及在测试模式下切换的第2信号并输出第3信号的第1控制部、输入第1信号并输出第4信号的第2控制部，该输入输出电路，具有输入第3信号的第1驱动器、输入第4信号的第2驱动器、输入端子与第1驱动器及第2驱动器的输出端子连接而输出端子与第1驱动器及第2驱动器的输入端子连接的第3驱动器。

另外，在本发明的第5部分所述的半导体电路装置中，备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入当输出数据时变为允许而输入时变为禁止的第1信号及控制寄存器的输出并输出第3信号的第1控制部、输入第1信号并输出第4信号的第2控制部。

另外，在本发明的第5部分所述的半导体电路装置中，备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入在测试模式下切换的第2信号、控制寄存器的输出及从内部电路输出的第5信号的选择器、输入当输出数据时变为允许而输入时变为禁止的第1信号及选择器的输出并输出第3信号的第1控制部、输入第1信号并输出第4信号的第2控制部。

另外，在本发明的第5至第7部分的任何部分所述的半导体电路装置中，第1控制部是与电路，第2控制部是反相电路。

另外，在通过使形成有逻辑电路的半导体电路装置与形成有存储器的半导体电路装置在电气上相互导通而形成的半导体装置中，形成有逻辑电路的半导体电路装置或形成有存储器的半导体电路装置，采用第1至第8部分的任何部分所述的半导体电路装置。

另外，在第9部分所述的半导体装置中，将形成有存储器的半导体电路装置安装在形成有逻辑电路的半导体电路装置上，并使其在电气上相互导通。

另外，在第9或第10部分所述的半导体装置中，采用形成有逻辑电路的半导体电路装置代替形成有存储器的半导体电路装置。

进一步，在通过使多个半导体电路装置在电气上导通而形成的半导体装置中，上述半导体电路装置，采用第1至第8部分的任何部分所述的半导体电路装置。

附图的简单说明

图1是表示本发明实施形态1的SiP的结构的局部平面图。

图2是本发明实施形态1的输入输出电路图。

图3是本发明实施形态1的缓冲电路的电路图。

图4是本发明实施形态2的缓冲电路的电路图。

图5是本发明实施形态3的缓冲电路的电路图。

图6是本发明实施形态4的输入输出电路图。

图7是本发明实施形态4的缓冲电路的电路图。

图8是本发明实施形态5的缓冲电路的电路图。

图9是本发明实施形态6的缓冲电路的电路图。

图10是表示本发明实施形态7的SiP的结构的局部平面图。

图11是表示现有的SiP的结构的局部断面图。

发明的具体实施形态

实施形态1

以下，对本发明进行说明。图1是表示实施形态1的SiP的结构的局部平面图。参照图1，该SiP10，在垫板3上，设置逻辑芯片2，在其上安装存储器芯片1。

另外，在存储器芯片1上，形成输入输出电路13a，并设有与输入输出电路13a连接的焊点11a。

另外，焊点11a及输入输出电路13a，在该输入输出电路13a上当然可以设置一个或多个。

另外，在逻辑芯片2上，形成输入输出电路23a，并设有与输入输出电路23a连接的焊点21a、22a。

另外，焊点21a、22a等，在逻辑芯片2上当然可以存在多个，输入输出电路23a可以设置一个或多个，这一点就不用说了。

进一步，为使存储器芯片1及逻辑芯片2在电气上导通，例如，用导线5b将其各自所设有的焊点11a和22a连接在一起。

另外，为了与SiP10的外部(图中未示出)在电气上导通，例如，用导线5a将逻辑芯片2上所设有的焊点21a与内部引线7a连接。

另外，图2是实施形态1的输入输出电路图。参照图2，该输入输出电路，用于存储器芯片1的输入输出电路13a或逻辑芯片2的输入输出电路23a。

另外，输入输出电路13a、23a，设有输入信号E1的驱动器D1及输入信号E2的驱动器D2。

另外，还设有输入端子与驱动器D1及驱动器D2的输出端子连接而输出端子与驱动器D1及驱动器D2的输入端子连接的驱动器D3。

进一步，在驱动能力上，将驱动器D1设定为大于驱动器D2。此外，驱动器D1的能力，具有足以驱动测试器(图中未示出)的能力，驱动器D2的能力，具有足以驱动输入输出电路的能力，但不具备驱动测试器的能力。

另外，图3是实施形态1的缓冲电路的电路图。参照图3，该缓冲电路，设有输入从存储器芯片1及逻辑芯片2所分别设有的内部电路(图中未示出)输出的允许输出1及MODE1的与电路30。

另外，允许输出1，是从输入输出电路13a、23a输出数据时变为允许而不输出时变为禁止的信号，MODE1是在测试模式下切换的信号。

另外，还设有输入分别从存储器芯片1及逻辑芯片2上所设有的内部电路输出的允许输出1及MODE1的反相信号的与电路31。

另外，上述缓冲电路，当然，并不限于与电路30、31，只要设置具有同等功能的控制部即可。

以下，说明图2和图3的动作。首先，测试时，在图3中，在MODE1为“H”(高电平)、允许输出1为“H”的情况下，从与电路30输出“H”的信号E1并从与电路31输出“L”(低电平)的信号E2。

另外，在MODE1为“H”、允许输出1为“L”的情况下，从与电路30输出“L”的信号E1并从与电路31输出“L”的信号E2。

这时，在图2中，响应“H”的信号E1，使驱动器D1驱动并输出OUT。

即，通过驱动器D1的驱动，驱动测试器。

接着，在通常使用时，在图3中，在MODE1为“L”、允许输出1为“H”的情况下，从与电路30输出“L”的信号E1并从与电路31输出“H”的信号E2。

另外，在MODE1为“L”、允许输出1为“L”的情况下，从与电路30输出“L”的信号E1并从与电路31输出“L”的信号E2。

这时，在图2中，响应“H”的信号E2，使驱动器D2驱动并输出OUT。

即，通过驱动器D2的驱动，驱动输入输出电路13a、23a，但不驱动测试器。

另外，驱动器D3，起着将从芯片外部输入到输入输出电路13a、23a的信号从输入输出电路13a、23a直接输入到内部的作用。

另外，在本实施形态中，将存储器芯片1安装在逻辑芯片2上，但当然可以并列设置在垫板3上。

进一步，在本实施形态中，示出了通过引线焊接将2个芯片连接的情况，但并不限定于此，当然也可以用倒装芯片法进行补片式连接。

按照本实施形态1，在测试时和通常使用时通过切换MODE1的电平而切换输入输出电路13a、23a的驱动器D1、D2的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

实施形态2

图4是实施形态2的缓冲电路的电路图。参照图4，该缓冲电路，设有与和图1相同的存储器芯片及逻辑芯片(图中未示出)所分别设有的内部电路(图中未示出)连接的控制寄存器53。

另外，还设有输入从上述内部电路输出的允许输出2及控制寄存器53的输出并输出信号E1的与电路50。

另外，还设有输入允许输出2及控制寄存器53的输出的反相信号并输出信号E2的与电路51。

另外，允许输出2，是从和图2相同的输入输出电路输出数据时变为允许而不输出时变为禁止的信号。

另外，信号E1、E2，输入到上述输入输出电路的驱动器。

另外，上述缓冲电路，当然，并不限于与电路50、51，只要设置具有同等功能的控制部即可。

以下，说明上述输入输出电路及图4的动作。首先，测试时，在图4中，在控制寄存器53的输出为“H”、允许输出2为“H”的情况下，从与电路50输出“H”的信号E1并从与电路51输出“L”的信号E2。

另外，在控制寄存器53的输出为“H”、允许输出2为“L”的情况下，从与电路50输出“L”的信号E1并从与电路51输出“L”的信号E2。

这时，在上述输入输出电路中，响应“H”的信号E1，使驱动器D1驱动并输出OUT。

即，通过驱动器D1的驱动，驱动测试器。

接着，在通常使用时，在图4中，在控制寄存器53的输出为“L”、允许输出2为“H”的情况下，从与电路50输出“L”的信号E1并从与电路51输出“H“的信号E2。

另外，在控制寄存器53的输出为“L”、允许输出2为“L”的情况下，从与电路50输出“L”的信号E1并从与电路51输出“L”的信号E2。

这时，在上述输入输出电路中，响应“H”的信号E2，使驱动器D2驱动并输出OUT。

即，通过驱动器D2的驱动，驱动输入输出电路，但不驱动测试器。

另外，在本实施形态中，示出了通过引线焊接将2个芯片连接的情况，但并不限定于此，当然也可以用倒装芯片法进行补片式连接。

按照本实施形态2，在测试时和通常使用时通过切换控制寄存器53的输出电平而切换输入输出电路的驱动器D1、D2的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

实施形态3

图5是实施形态3的缓冲电路的电路图。参照图3，该缓冲电路，设有与和图1相同的存储器芯片及逻辑芯片(图中未示出)所分别设有的内部电路(图中未示出)连接的控制寄存器57。

另外，还设有输入控制寄存器57的输出、从上述内部电路输出的MODE3及CNT1的选择器58。

另外，还设有输入从上述内部电路输出的允许输出3及选择器58的输出并输出信号E1的与电路55。

另外，还设有输入允许输出3及选择器58的输出的反相信号并输出信号E2的与电路56。

允许输出3，是从和图2相同的输入输出电路输出数据时变为允许而不输出时变为禁止的信号，MODE3是在测试模式下切换的信号。

另外，MODE3及控制寄存器57的输出，由CNT1进行选择输出。例如，当CNT1为“H”时，选择MODE3，当CNT1为“L”时，选择控制寄存器57。在本实施形态的情况下，假定CNT1为“H”。即，选择MODE3。

另外，信号E1、E2，输入到上述输入输出电路的驱动器。

另外，上述缓冲电路，当然，并不限于与电路55、56，只要设置具有同等功能的控制部即可。

以下，说明图5及上述输入输出电路的动作。首先，测试时，在图5中，在MODE3为“H”、允许输出3为“H”的情况下，从与电路55输出“H”的信号E1并从与电路56输出“L”的信号E2。

另外，在MODE3为“H”、允许输出3为“L”的情况下，从与电路55输出“L”的信号E1并从与电路56输出“L”的信号E2。

这时，在上述输入输出电路中，响应“H”的信号E1，使驱动器D1驱动并输出OUT。

即，通过驱动器D1的驱动，驱动测试器。

接着，在通常使用时，在图5中，在MODE3为“L”、允许输出3为“H”的情况下，从与电路55输出“L”的信号E1并从与电路56输出“H”的信号E2。

另外，在MODE3为“L”、允许输出3为“L”的情况下，从与电路55输出“L”的信号E1并从与电路56输出“L”的信号E2。

这时，在上述输入输出电路中，响应“H”的信号E2，使驱动器D2驱动并输出OUT。

即，通过驱动器D2的驱动，驱动输入输出电路，但不驱动测试器。

另外，在本实施形态中，示出了通过引线焊接将2个芯片连接的情况，但并不限定于此，当然也可以用倒装芯片法进行补片式连接。

按照本实施形态3，在测试时和通常使用时通过切换MODE3的电平而切换输入输出电路的驱动器D1、D2的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

实施形态4

另外，图6是实施形态4的输入输出电路图。参照图6，该输入输出电路，用于和图1相同的存储器芯片及逻辑芯片(图中未示出)。

另外，上述输入输出电路，设有输入信号E5的驱动器D5及输入信号E7的驱动器D7。

另外，还设有输入端子与驱动器D5及驱动器D7的输出端子连接而输出端子与驱动器D5及驱动器D7的输入端子连接的驱动器D8。

进一步，在驱动能力上，将驱动器D5设定为大于驱动器D7。此外，将驱动器D5及驱动器D7的驱动能力相加后的驱动能力，具有驱动测试器(图中未示出)的能力。

另外，驱动器D7的能力，具有足以驱动上述输入输出电路的能力，但不具备驱动测试器的能力。

另外，图7是实施形态1的缓冲电路的电路图。参照图7，该缓冲电路，设有输入从和图1相同的存储器芯片及逻辑芯片所分别设有的内部电路(图中未示出)输出的允许输出5及MODE5并输出信号E5的与电路70。

另外，还设有输入允许输出5并输出信号E7的反相电路71。

另外，允许输出5，是从输入输出电路输出数据时变为允许而不输出时变为禁止的信号，MODE5是在测试模式下切换的信号。

另外，上述缓冲电路，当然，并不限于与电路70或反相电路71，只要设置具有同等功能的控制部即可。

以下，说明图6和图7的动作。首先，测试时，在图7中，在MODE5为“H”、允许输出5为“H”的情况下，从与电路70输出“H”的信号E5并从反相电路71输出“L”的信号E7。

另外，在MODE5为“H”、允许输出5为“L”的情况下，从与电路70输出“L”的信号E5并从反相电路71输出“H”的信号E7。

这时，在图6中，响应“H”的信号E5、E7，输出将驱动器D5及驱动器D7的驱动能力相加后的驱动能力。

即，通过将驱动器D5及驱动器D7的驱动能力相加后的驱动，驱动测试器。

接着，在通常使用时，在图7中，在MODE5为“L”、允许输出5为“H”的情况下，从与电路70输出“L”的信号E5并从反相电路71输出“L”的信号E7。

另外，在MODE5为“L”、允许输出5为“L”的情况下，从与电路70输出“L”的信号E5并从反相电路71输出“H”的信号E7。

这时，在图6中，响应“H”的信号E7，使驱动器D7驱动并输出OUT。

即，通过驱动器D7的驱动，驱动上述输入输出电路，但不驱动测试器。

另外，驱动器D8，起着将从芯片外部输入到上述输入输出电路的信号从上述输入输出电路直接输入到内部的作用。

另外，在本实施形态中，示出了通过引线焊接将2个芯片连接的情况，但并不限定于此，当然也可以用倒装芯片法进行补片式连接。

按照本实施形态4，在测试时和通常使用时通过切换MODE5的电平而切换上述输入输出电路的驱动器D5、D7的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

实施形态5

图8是实施形态5的缓冲电路的电路图。参照图8，该缓冲电路，设有与和图1相同的存储器芯片及逻辑芯片(图中未示出)所分别设有的内部电路(图中未示出)连接的控制寄存器77。

另外，还设有输入从上述内部电路输出的允许输出7及控制寄存器77的输出并输出信号E5的与电路73。

另外，还设有输入允许输出7并输出信号E7的反相电路75。

另外，允许输出7，是从和图6相同的输入输出电路输出数据时变为允许而不输出时变为禁止的信号。

另外，信号E5、E7，输入到上述输入输出电路的驱动器。

另外，上述缓冲电路，当然，并不限于与电路73或反相电路75，只要设置具有同等功能的控制部即可。

以下，说明图8和上述输入输出电路的动作。首先，测试时，在图8中，在控制寄存器77的输出为“H”、允许输出7为“H”的情况下，从与电路73输出“H”的信号E5并从反相电路75输出“L”的信号E7。

另外，在控制寄存器77的输出为“H”、允许输出7为“L”的情况下，从与电路73输出“L”的信号E5并从反相电路75输出“H”的信号E7。

这时，在上述输入输出电路中，响应“H”的信号E5、E7，输出将驱动器D5及驱动器D7的驱动能力相加后的驱动能力。

即，通过将驱动器D5及驱动器D7的驱动能力相加后的驱动，驱动测试器。

接着，在通常使用时，在图8中，在控制寄存器77的输出为“L”、允许输出7为“H”的情况下，从与电路73输出“L”的信号E5并从反相电路75输出“L”的信号E7。

另外，在控制寄存器77的输出为“L”、允许输出7为“L”的情况下，从与电路73输出“L”的信号E5并从反相电路75输出“H”的信号E7。

这时，在上述输入输出电路中，响应“H”的信号E7，使驱动器D7驱动并输出OUT。

即，通过驱动器D7的驱动，驱动输入输出电路。

另外，在本实施形态中，示出了通过引线焊接将2个芯片连接的情况，但并不限定于此，当然也可以用倒装芯片法进行补片式连接。

按照本实施形态5，在测试时和通常使用时通过切换允许输出7的电平而切换输入输出电路的驱动器D5、D7的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

实施形态6

图9是实施形态6的缓冲电路的电路图。参照图9，该缓冲电路，设有与和图1相同的存储器芯片及逻辑芯片(图中未示出)所分别设有的内部电路(图中未示出)连接的控制寄存器83。

另外，还设有输入控制寄存器83的输出、从上述内部电路输出的MODE8及CNT2的选择器85。

另外，还设有输入从上述内部电路输出的允许输出8及选择器85的输出并输出信号E5的与电路80。

另外，还设有输入允许输出8并输出信号E7的反相电路81。

允许输出8，是从和图6相同的输入输出电路输出数据时变为允许而不输出时变为禁止的信号，MODE8是在测试模式下切换的信号。

另外，MODE8及控制寄存器83的输出，由CNT2进行选择输出。例如，当CNT2为“H”时，选择MODE8，当CNT2为“L”时，选择控制寄存器83。在本实施形态的情况下，假定CNT2为“H”。即，选择MODE8。

另外，信号E5、E7，输入到上述输入输出电路的驱动器。

另外，上述缓冲电路，当然，并不限于与电路80或反相电路81，只要设置具有同等功能的控制部即可。

以下，说明图9及上述输入输出电路的动作。首先，测试时，在图9中，在MODE8为“H”、允许输出8为“H”的情况下，从与电路80输出“H”的信号E5并从反相电路81输出“L”的信号E7。

另外，在MODE8为“H”、允许输出8为“L”的情况下，从与电路80输出“L”的信号E5并从反相电路81输出“H”的信号E7。

这时，在上述输入输出电路中，响应“H”的信号E5、E7，输出将驱动器D5及驱动器D7的驱动能力相加后的驱动能力。

即，通过将驱动器D5及驱动器D7的驱动能力相加后的驱动，驱动测试器。

接着，在通常使用时，在图9中，在MODE8为“L”、允许输出8为“H”的情况下，从与电路80输出“L”的信号E5并从反相电路81输出“L”的信号E7。

另外，在MODE8为“L”、允许输出8为“L”的情况下，从与电路80输出“L”的信号E5并从反相电路81输出“H”的信号E7。

这时，在上述输入输出电路中，响应“H”的信号E7，使驱动器D7驱动并输出OUT。

即，通过驱动器D7的驱动，驱动输入输出电路。

另外，在本实施形态中，示出了通过引线焊接将2个芯片连接的情况，但并不限定于此，当然也可以用倒装芯片法进行补片式连接。

按照本实施形态6，在测试时和通常使用时通过切换MODE8的电平而切换输入输出电路的驱动器D5、D7的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

实施形态7

图10是表示实施形态7的SiP的结构的局部平面图。参照图10，该SiP101，在垫板300上，设置逻辑芯片200，在其上安装存储器芯片100。

另外，存储器芯片100，采用设有焊点110a的现有的芯片。

另外，焊点110a，在存储器芯片100上当然可以设置一个或多个。

另外，在逻辑芯片200上，形成输入输出电路230a，并设有与输入输出电路230a连接的焊点210a、220a。

另外，焊点210a、220a等，在逻辑芯片200上当然可以存在多个，输入输出电路230a可以设置一个或多个，这一点就不用说了。

进一步，为使存储器芯片100及逻辑芯片200在电气上导通，例如，用导线500b将其各自所设有的焊点110a和220a连接在一起。

另外，为了与SiP101的外部(图中未示出)在电气上导通，例如，用导线500a将逻辑芯片200上所设有的焊点210a与内部引线700a连接。

另外，输入输出电路230a的结构，采用和实施形态1～6相同的结构。

另外，在本实施形态中，将存储器芯片100安装在逻辑芯片200上，但当然可以并列设置在垫板300上。

另外，在本实施形态中，示出了通过引线焊接将2个芯片连接的情况，但并不限定于此，当然也可以用倒装芯片法进行补片式连接。

按照本实施形态7，可以采用现有的存储器芯片，在测试时和通常使用时，只需对逻辑芯片上所设有的输入输出电路的驱动器的驱动进行切换，即可在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

实施形态8

其次，在实施形态8中，也可以用逻辑芯片代替实施形态1～7中示出的存储器芯片而构成SiP(图中来示出)。即，也可以只用逻辑芯片构成，而并不局限于存储器芯片。

另外，当然可以将各逻辑芯片并列安装在垫板300上。

另外，在本实施形态中，并不限定于引线焊接方式，当然也可以用倒装芯片法进行补片式连接。

按照本实施形态8，由于只用逻辑芯片构成SiP，所以扩展了作为系统的结构变化，在测试时和通常使用时，只需对逻辑芯片上所设有的输入输出电路的驱动器的驱动进行切换，即可在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

实施形态9

在实施形态9中，也可以采用多个设有实施形态1～7中示出的缓冲电路或输入输出电路的芯片构成SiP(图中未示出)。即，也可以采用例如模拟芯片之类的设有上述缓冲电路或输入输出电路的芯片构成，而并不局限于存储器芯片或逻辑芯片。

另外，当然可以将多个芯片并列设置在垫板上。

另外，在本实施形态中，并不限定于引线焊接方式，当然也可以用倒装芯片法进行补片式连接。

按照本实施形态9，进一步扩展了作为系统的结构变化，在测试时和通常使用时，只需对芯片上所设有的输入输出电路的驱动器的驱动进行切换，即可在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

发明的效果

本发明的半导体电路装置及半导体装置，备有缓冲电路及输入输出电路，该缓冲电路，具有输入当输出数据时变为允许而输入时变为禁止的第1信号及在测试模式下切换的第2信号并输出第3信号的第1控制部、输入上述第1信号及第2信号的反相信号并输出第4信号的第2控制部，该输入输出电路，具有输入第3信号的第1驱动器、输入第4信号的第2驱动器、输入端子与第1驱动器及第2驱动器的输出端子连接而输出端子与第1驱动器及第2驱动器的输入端子连接的第3驱动器，因此，在测试时和通常使用时通过切换MODE1的电平而切换输入输出电路13a、23a的驱动器D1、D2的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在本发明的第1部分所述的半导体电路装置中，备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入当输出数据时变为允许而输入时变为禁止的第1信号及控制寄存器的输出并输出第3信号的第1控制部、输入第1信号及控制器的输出的反相信号并输出第4信号的第2控制部，因此，在测试时和通常使用时通过切换控制寄存器53的输出电平而切换输入输出电路的驱动器D1、D2的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在本发明的第1部分所述的半导体电路装置中，备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入在测试模式下切换的第2信号、控制寄存器的输出及从内部电路输出的第5信号的选择器、输入当输出数据时变为允许而输入时变为禁止的第1信号及选择器的输出并输出第3信号的第1控制部、输入第1信号及选择器的输出的反相信号并输出第4信号的第2控制部，因此，在测试时和通常使用时通过切换MODE3的电平而切换上述输入输出电路的驱动器D1、D2的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在本发明的第1至第3部分的任何部分所述的半导体电路装置中，第1控制部及第2控制部，是与电路，因此，可以加快存取速度，并可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，还备有缓冲电路及输入输出电路，该缓冲电路，具有输入当输出数据时变为允许而输入时变为禁止的第1信号及在测试模式下切换的第2信号并输出第3信号的第1控制部、输入第1信号并输出第4信号的第2控制部，该输入输出电路，具有输入第3信号的第1驱动器、输入第4信号的第2驱动器、输入端子与第1驱动器及第2驱动器的输出端子连接而输出端子与第1驱动器及第2驱动器的输入端子连接的第3驱动器，因此，在测试时和通常使用时通过切换MODE5的电平而切换上述输入输出电路的驱动器D5、D7的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在本发明的第5部分所述的半导体电路装置中，备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入当输出数据时变为允许而输入时变为禁止的第1信号及控制寄存器的输出并输出第3信号的第1控制部、输入第1信号并输出第4信号的第2控制部，因此，在测试时和通常使用时通过切换允许输出7的电平而切换输入输出电路的驱动器D5、D7的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在本发明的第5部分所述的半导体电路装置中，备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入在测试模式下切换的第2信号、控制寄存器的输出及从内部电路输出的第5信号的选择器、输入当输出数据时变为允许而输入时变为禁止的第1信号及选择器的输出并输出第3信号的第1控制部、输入第1信号并输出第4信号的第2控制部，因此，在测试时和通常使用时通过切换MODE8的电平而切换输入输出电路的驱动器D5、D7的驱动，所以，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在本发明的第5至第7部分的任何部分所述的半导体电路装置中，第1控制部是与电路，第2控制部是反相电路，因此，可以加快存取速度，并可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在通过使形成有逻辑电路的半导体电路装置与形成有存储器的半导体电路装置在电气上相互导通而形成的半导体装置中，形成有逻辑电路的半导体电路装置或形成有存储器的半导体电路装置，采用第1至第6部分的任何部分所述的半导体电路装置，因此，在测试时和通常使用时，只需对逻辑芯片上所设有的输入输出电路的驱动器的驱动进行切换，即可在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在第9部分所述的半导体装置中，将形成有存储器的半导体电路装置安装在形成有逻辑电路的半导体电路装置上，并使其电气上相互导通，因此，在测试时和通常使用时，只需对逻辑芯片上所设有的输入输出电路的驱动器的驱动进行切换，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在第9或第10部分所述的半导体装置中，采用形成有逻辑电路的半导体电路装置代替形成有存储器的半导体电路装置，因此，扩展了作为系统的结构变化，在测试时和通常使用时，只需对逻辑芯片上所设有的输入输出电路的驱动器的驱动进行切换，可以在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

另外，在通过使多个半导体电路装置在电气上导通而形成的半导体装置中，上述半导体电路装置，采用第1至第8部分的任何部分所述的半导体电路装置，因此，进一步扩展了作为系统的结构变化，在测试时和通常使用时，只需对芯片上所设有的输入输出电路的驱动器的驱动进行切换，即可在测试时和通常使用时选择最佳的驱动能力，因而在通常使用时可以降低电力消耗。

Claims (12)

1.一种半导体电路装置，备有缓冲电路及输入输出电路，该缓冲电路，具有输入当输出数据时变为允许而输入时变为禁止的第1信号及在测试模式下切换的第2信号并输出第3信号的第1控制部、输入上述第1信号及上述第2信号的反相信号并输出第4信号的第2控制部，该输入输出电路，具有输入上述第3信号的第1驱动器、输入上述第4信号的第2驱动器、输入端子与上述第1驱动器及第2驱动器的输出端子连接而输出端子与上述第1驱动器及第2驱动器的输入端子连接的第3驱动器。

2.根据权利要求1所述的半导体电路装置，其特征在于：备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入当输出数据时变为允许而输入时变为禁止的第1信号及上述控制寄存器的输出并输出第3信号的第1控制部、输入上述第1信号及上述控制器的输出的反相信号并输出第4信号的第2控制部。

3.根据权利要求1所述的半导体电路装置，其特征在于：备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入在测试模式下切换的第2信号、上述控制寄存器的输出及从上述内部电路输出的第5信号的选择器、输入当输出数据时变为允许而输入时变为禁止的第1信号及上述选择器的输出并输出第3信号的第1控制部、输入上述第1信号及上述选择器的输出的反相信号并输出第4信号的第2控制部。

4.根据权利要求1所述的半导体电路装置，其特征在于：第1控制部及第2控制部，是与电路。

5.一种半导体电路装置，备有缓冲电路及输入输出电路，该缓冲电路，具有输入当输出数据时变为允许而输入时变为禁止的第1信号及在测试模式下切换的第2信号并输出第3信号的第1控制部、输入上述第1信号并输出第4信号的第2控制部，该输入输出电路，具有输入上述第3信号的第1驱动器、输入上述第4信号的第2驱动器、输入端子与上述第1驱动器及第2驱动器的输出端子连接而输出端子与上述第1驱动器及第2驱动器的输入端子连接的第3驱动器。

6.根据权利要求5所述的半导体电路装置，其特征在于：备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入当输出数据时变为允许而输入时变为禁止的第1信号及上述控制寄存器的输出并输出第3信号的第1控制部、输入上述第1信号并输出第4信号的第2控制部。

7.根据权利要求5所述的半导体电路装置，其特征在于：备有缓冲电路，该缓冲电路，具有与内部电路连接的控制寄存器、输入在测试模式下切换的第2信号、上述控制寄存器的输出及从上述内部电路输出的第5信号的选择器、输入当输出数据时变为允许而输入时变为禁止的第1信号及上述选择器的输出并输出第3信号的第1控制部、输入上述第1信号并输出第4信号的第2控制部。

8.根据权利要求5所述的半导体电路装置，其特征在于：第1控制部是与电路，第2控制部是反相电路。

9.一种半导体装置，通过使形成有逻辑电路的半导体电路装置与形成有存储器的半导体电路装置在电气上相互导通而形成，该半导体装置的特征在于：形成有逻辑电路的半导体电路装置或形成有存储器的半导体电路装置，采用权利要求1或5所述的半导体电路装置。

10.根据权利要求9所述的半导体装置，其特征在于：将形成有存储器的半导体电路装置安装在形成有逻辑电路的半导体电路装置上，并使其在电气上相互导通。

11.根据权利要求9或10所述的半导体装置，其特征在于：采用形成有逻辑电路的半导体电路装置代替形成有存储器的半导体电路装置。

12.一种半导体装置，通过使多个半导体电路装置在电气上导通而形成，该半导体装置的特征在于：上述半导体电路装置，采用权利要求1或5所述的半导体电路装置。

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