JP3929289B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はドライブ能力及び消費電力との最適化を図る半導体回路装置及び半導体装置に係り、特にＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ａ Ｐａｃｋａｇｅ、以下、ＳｉＰと示す。）に用いる半導体回路装置及び半導体装置に関するものである。
【０００２】
【従来の技術】
図１１は、従来のＳｉＰの構成を示す部分断面図である。図１１を参照して、ＳｉＰ１１００はダイパッド３０００上に、例えば、論理回路が形成されたチップ（以下、Ｌｏｇｉｃチップと示す。）２０００を設ける。
【０００３】
また、Ｌｏｇｉｃチップ２０００上に、例えば、ＤＲＡＭ等のメモリが形成されたチップ（以下、メモリチップと示す。）１０００を載置する。
【０００４】
また、メモリチップ１０００及びＬｏｇｉｃチップ２０００は各々、チップに形成される入出力回路に接続するパッドを設けている（図示せず。）。
【０００５】
さらに、メモリチップ１０００及びＬｏｇｉｃチップ２０００とは電気的な導通を図るため、各々に設けられたパッド同士をワイヤ５０００ｂで接続している。
【０００６】
また、ＳｉＰ１１００の外部（図示せず。）と電気的な導通を図るため、Ｌｏｇｉｃチップ２０００に設けられたパッドとインナーリード７０００とはワイヤ５０００ａで接続されている。
【０００７】
即ち、メモリチップ１０００の入出力信号は、パッケージから直接入出力されるのではなく、Ｌｏｇｉｃチップ２０００を経由してワイヤ５０００ａから入出力される。
【０００８】
また、メモリチップ１０００及びＬｏｇｉｃチップ２０００の各々をウェハ状態でテストする場合、メモリチップ１０００及びＬｏｇｉｃチップ２０００の入出力信号は各々のパッドから直接テスト装置に入出力され、負荷が大きくなるので、入出力のドライブ能力をテストに耐えるだけ確保する必要がある。
【０００９】
また、ＳｉＰ１１００ようにメモリチップ１０００及びＬｏｇｉｃチップ２０００を１つにパッケージ化しただけでは、チップ外部をドライブするだけの余分なドライブ能力が各々のチップの各々の入出力回路に存在する。
【００１０】
しかし、ＳｉＰ１１００の通常使用時では、チップ間のワイヤ５０００ｂの負荷が少なく、メモリチップ１０００からＬｏｇｉｃチップ２０００、あるいはＬｏｇｉｃチップ２０００からメモリチップ１０００の負荷をドライブ可能なだけのドライブ能力が存在すればよい。
【００１１】
【発明が解決しようとする課題】
上記のような従来のＳｉＰ１１００において、パッケージ外部をドライブしなくてよい入出力回路が存在するものは、パッケージ外部の負荷をドライブするだけのドライブ能力は必要としない。逆にこれだけのドライブ能力を持つと消費電力が大きくなる。
【００１２】
また、テスト時に必要なドライブ能力だけを確保しておくと、通常使用時に必要なドライブ能力よりも大きく、消費電力が大きくなるという問題がある。
【００１３】
従って、本発明は、テスト時及び通常使用時とで入出力回路のドライブ能力を変え、ドライブ能力及び消費電力との最適化を図ることが可能な半導体回路装置を有する半導体装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置は、複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、前記複数の半導体回路装置はそれぞれ、データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、前記第１の信号と、前記第２の信号の反転信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時おいて、前記第２の信号がテストモードを指示するとき前記第３の信号が活性状態となり、前記第２の信号が前記テストモードを指示しないとき前記第４の信号が活性状態となり、前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、前記第１のドライバは前記第２のドライバより大きなドライブ能力を有するものである。
【００１５】
また、請求項１記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタをさらに備え、前記第２の信号は前記制御レジスタの出力信号を含むものである。
【００１６】
また、請求項１記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタと、テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、前記第２の信号は前記セレクタの出力信号を含むものである。
【００１７】
また、請求項１乃至３のいずれかに記載の半導体装置において、第１の制御部及び第２の制御部は、ＡＮＤ回路であるものである。
【００１８】
また、複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、前記複数の半導体回路装置はそれぞれ、データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、前記第１の信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時に前記第２の信号がテストモードを指示するとき前記第３の信号は活性状態となり、前記第１の信号がイネーブル状態時に前記第４の信号は活性状態となり、前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、前記第１のドライバは前記第２のドライバより大きなドライブ能力を有するものである。
【００１９】
また、請求項５記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタをさらに備え、前記第２の信号は前記制御レジスタの出力信号を含むものである。
【００２０】
また、請求項５記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタと、テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、前記第２の信号は前記セレクタの出力信号を含むものである。
【００２１】
また、請求項５乃至７のいずれかに記載の半導体装置において、第１の制御部はＡＮＤ回路であり、第２の制御部はバッファゲートであるものである。
【００２２】
また、請求項１乃至８のいずれかに記載の半導体装置において、前記複数の半導体回路装置は、論理回路が形成された半導体回路装置と、メモリが形成された半導体回路装置とを含んでいる。
【００２３】
また、請求項９記載の半導体装置において、論理回路が形成された半導体回路装置上に、メモリが形成された半導体回路装置を載置し、電気的な導通を図るものである。
【００２４】
また、請求項９または１０記載の半導体装置において、メモリが形成された半導体回路装置の代わりに論理回路が形成された半導体回路装置を用いるものである。
【００２６】
【発明の実施の形態】
実施の形態１．
以下、この発明について説明する。図１は実施の形態１によるＳｉＰの構成を示す部分平面図である。図１を参照して、このＳｉＰ１０は、ダイパッド３上に、Ｌｏｇｉｃチップ２を設け、その上に、メモリチップ１を載置する。
【００２７】
また、メモリチップ１には、入出力回路１３ａを形成し、その入出力回路１３ａに接続するパッド１１ａを設けている。
【００２８】
また、パッド１１ａ及び入出力回路１３ａはメモリチップ１に単数あるいは複数設けてよいことは言うまでもない。
【００２９】
また、Ｌｏｇｉｃチップ２には、入出力回路２３ａを形成し、その入出力回路２３ａに接続するパッド２１ａ，２２ａを設けている。
【００３０】
また、パッド２１ａ，２２ａ等はＬｏｇｉｃチップ２に複数存在することは言うに及ばず、入出力回路２３ａは単数あるいは複数設けてよいことは言うまでもない。
【００３１】
さらに、メモリチップ１及びＬｏｇｉｃチップ２とは電気的な導通を図るため、例えば、各々に設けられたパッド１１ａと２２ａ同士をワイヤ５ｂで接続している。
【００３２】
また、ＳｉＰ１０の外部（図示せず。）と電気的な導通を図るため、例えば、Ｌｏｇｉｃチップ２に設けられたパッド２１ａとインナーリード７ａとはワイヤ５ａで接続されている。
【００３３】
また、図２は実施の形態１による入出力回路図である。図２を参照して、この入出力回路は、メモリチップ１の入出力回路１３ａあるいはＬｏｇｉｃチップ２の入出力回路２３ａに用いられるものである。
【００３４】
また、入出力回路１３ａ，２３ａは信号Ｅ１が入力されるドライバＤ１と、信号Ｅ２が入力されるドライバＤ２を設ける。
【００３５】
また、ドライバＤ１及びドライバＤ２の出力端子に入力端子が接続され、ドライバＤ１及びドライバＤ２の入力端子に出力端子が接続されるドライバＤ３とを設ける。
【００３６】
さらに、ドライブ能力はドライバＤ１がドライバＤ２より大きく設定されている。また、ドライバＤ１の能力は、テスタ（図示せず。）を駆動するのに十分な能力があり、ドライバＤ２の能力は、入出力回路を駆動するのに十分な能力があるが、テスタを駆動するだけの能力は無い。
【００３７】
また、図３は実施の形態１によるバッファ回路の回路図である。図３を参照して、このバッファ回路は、メモリチップ１及びＬｏｇｉｃチップ２の各々に設けられた内部回路（図示せず。）から出力される出力イネーブル１及びＭＯＤＥ１が入力されるＡＮＤ回路３０を設ける。
【００３８】
また、出力イネーブル１はデータを入出力回路１３ａ，２３ａから出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号であり、ＭＯＤＥ１はテストモードで切り替わる信号である。
【００３９】
また、メモリチップ１及びＬｏｇｉｃチップ２の各々に設けられた内部回路から出力される出力イネーブル１及び、ＭＯＤＥ１の反転信号が入力されるＡＮＤ回路３１とを設ける。
【００４０】
また、上記バッファ回路は、ＡＮＤ回路３０，３１に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【００４１】
次に、図２及び図３の動作を説明する。まず、テスト時は、図３においてＭＯＤＥ１が“Ｈ”で、出力イネーブル１が“Ｈ”の場合、ＡＮＤ回路３０から“Ｈ”の信号Ｅ１が出力され、ＡＮＤ回路３１からは“Ｌ”の信号Ｅ２が出力される。
【００４２】
また、ＭＯＤＥ１が“Ｈ”で、出力イネーブル１が“Ｌ”の場合、ＡＮＤ回路３０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路３１からは“Ｌ”の信号Ｅ２が出力される。
【００４３】
このとき、図２において“Ｈ”の信号Ｅ１によって、ドライバＤ１がドライブされＯＵＴを出力する。
【００４４】
即ち、ドライバＤ１のドライブによってテスタが駆動する。
【００４５】
次に、通常使用時は、図３においてＭＯＤＥ１が“Ｌ”で、出力イネーブル１が“Ｈ”の場合、ＡＮＤ回路３０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路３１からは“Ｈ”の信号Ｅ２が出力される。
【００４６】
また、ＭＯＤＥ１が“Ｌ”で、出力イネーブル１が“Ｌ”の場合、ＡＮＤ回路３０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路３１からは“Ｌ”の信号Ｅ２が出力される。
【００４７】
このとき、図２において“Ｈ”の信号Ｅ２によって、ドライバＤ２がドライブされＯＵＴを出力する。
【００４８】
即ち、ドライバＤ２のドライブによって入出力回路１３ａ，２３ａは駆動するが、テスタは駆動しない。
【００４９】
また、ドライバＤ３は、チップ外部から入出力回路１３ａ，２３ａに入力された信号をそのまま入出力回路１３ａ，２３ａから内部に入力する働きをする。
【００５０】
また、この実施の形態では、Ｌｏｇｉｃチップ２上に、メモリチップ１を載置しているが、ダイパッド３上に、並置してよいことは言うまでもない。
【００５１】
さらに、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【００５２】
この実施の形態１によると、テスト時と通常使用時においてＭＯＤＥ１のレベルを切り替えることによって、入出力回路１３ａ，２３ａのドライバＤ１，Ｄ２のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【００５３】
実施の形態２．
図４は実施の形態２によるバッファ回路の回路図である。図４を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）の各々に設けられた内部回路（図示せず。）と接続される制御レジスタ５３を設ける。
【００５４】
また、上記内部回路から出力される出力イネーブル２及び、制御レジスタ５３からの出力が入力され、信号Ｅ１を出力するＡＮＤ回路５０を設ける。
【００５５】
また、出力イネーブル２及び、制御レジスタ５３からの出力の反転信号が入力されるＡＮＤ回路５１とを設ける。
【００５６】
また、出力イネーブル２はデータを図２と同様な入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号である。
【００５７】
また、信号Ｅ１，Ｅ２は上記入出力回路のドライバに入力される。
【００５８】
また、上記バッファ回路は、ＡＮＤ回路５０，５１に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【００５９】
次に、上記入出力回路及び図４の動作を説明する。まず、テスト時は、図４において制御レジスタ５３からの出力が“Ｈ”で、出力イネーブル２が“Ｈ”の場合、ＡＮＤ回路５０から“Ｈ”の信号Ｅ１が出力され、ＡＮＤ回路５１からは“Ｌ”の信号Ｅ２が出力される。
【００６０】
また、制御レジスタ５３からの出力が“Ｈ”で、出力イネーブル２が“Ｌ”の場合、ＡＮＤ回路５０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５１からは“Ｌ”の信号Ｅ２が出力される。
【００６１】
このとき、上記入出力回路において“Ｈ”の信号Ｅ１によって、ドライバＤ１がドライブされＯＵＴを出力する。
【００６２】
即ち、ドライバＤ１のドライブによってテスタが駆動する。
【００６３】
次に、通常使用時は、図４において制御レジスタ５３からの出力が“Ｌ”で、出力イネーブル２が“Ｈ”の場合、ＡＮＤ回路５０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５１からは“Ｈ”の信号Ｅ２が出力される。
【００６４】
また、制御レジスタ５３からの出力が“Ｌ”で、出力イネーブル２が“Ｌ”の場合、ＡＮＤ回路５０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５１からは“Ｌ”の信号Ｅ２が出力される。
【００６５】
このとき、上記入出力回路において“Ｈ”の信号Ｅ２によって、ドライバＤ２がドライブされＯＵＴを出力する。
【００６６】
即ち、ドライバＤ２のドライブによって入出力回路は駆動するが、テスタは駆動しない。
【００６７】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【００６８】
この実施の形態２によると、テスト時と通常使用時において制御レジスタ５３からの出力のレベルを切り替えることによって、入出力回路のドライバＤ１，Ｄ２のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【００６９】
実施の形態３．
図５は実施の形態３によるバッファ回路の回路図である。図５を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）の各々に設けられた内部回路（図示せず。）と接続される制御レジスタ５７を設ける。
【００７０】
また、制御レジスタ５７の出力、上記内部回路から出力されるＭＯＤＥ３及びＣＮＴ１が入力されるセレクタ５８を設ける。
【００７１】
また、上記内部回路から出力される出力イネーブル３及び、セレクタ５８からの出力が入力され、信号Ｅ１を出力するＡＮＤ回路５５を設ける。
【００７２】
また、出力イネーブル３及び、セレクタ５８からの出力の反転信号が入力され、信号Ｅ２を出力するＡＮＤ回路５６とを設ける。
【００７３】
また、出力イネーブル３はデータを図２と同様な入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号であり、ＭＯＤＥ３はテストモードで切り替わる信号である。
【００７４】
また、ＭＯＤＥ３及び制御レジスタ５７の出力はＣＮＴ１により選択出力される。例えば、ＣＮＴ１が“Ｈ”の場合、ＭＯＤＥ３が選択され、ＣＮＴ１が“Ｌ”の場合、制御レジスタ５７が選択される。この実施の形態の場合、ＣＮＴ１は“Ｈ”とする。即ち、ＭＯＤＥ３が選択される。
【００７５】
また、信号Ｅ１，Ｅ２は上記入出力回路のドライバに入力される。
【００７６】
また、上記バッファ回路は、ＡＮＤ回路５５，５６に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【００７７】
次に、図５及び上記入出力回路の動作を説明する。まず、テスト時は、図５においてＭＯＤＥ３が“Ｈ”で、出力イネーブル３が“Ｈ”の場合、ＡＮＤ回路５５から“Ｈ”の信号Ｅ１が出力され、ＡＮＤ回路５６からは“Ｌ”の信号Ｅ２が出力される。
【００７８】
また、ＭＯＤＥ３が“Ｈ”で、出力イネーブル３が“Ｌ”の場合、ＡＮＤ回路５５から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５６からは“Ｌ”の信号Ｅ２が出力される。
【００７９】
このとき、上記入出力回路において“Ｈ”の信号Ｅ１によって、ドライバＤ１がドライブされＯＵＴを出力する。
【００８０】
即ち、ドライバＤ１のドライブによってテスタが駆動する。
【００８１】
次に、通常使用時は、図５においてＭＯＤＥ３が“Ｌ”で、出力イネーブル３が“Ｈ”の場合、ＡＮＤ回路５５から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５６からは“Ｈ”の信号Ｅ２が出力される。
【００８２】
また、ＭＯＤＥ５が“Ｌ”で、出力イネーブル２が“Ｌ”の場合、ＡＮＤ回路５５から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５６からは“Ｌ”の信号Ｅ２が出力される。
【００８３】
このとき、上記入出力回路において“Ｈ”の信号Ｅ２によって、ドライバＤ２がドライブされＯＵＴを出力する。
【００８４】
即ち、ドライバＤ２のドライブによって入出力回路は駆動するが、テスタは駆動しない。
【００８５】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【００８６】
この実施の形態３によると、テスト時と通常使用時においてＭＯＤＥ３のレベルを切り替えることによって、入出力回路のドライバＤ１，Ｄ２のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【００８７】
実施の形態４．
また、図６は実施の形態３による入出力回路図である。図６を参照して、この入出力回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）に用いられるものである。
【００８８】
また、上記入出力回路は信号Ｅ５が入力されるドライバＤ５と、信号Ｅ７が入力されるドライバＤ７を設ける。
【００８９】
また、ドライバＤ５及びドライバＤ７の出力端子に入力端子が接続され、ドライバＤ５及びドライバＤ７の入力端子に出力端子が接続されるドライバＤ８とを設ける。
【００９０】
さらに、ドライブ能力はドライバＤ５がドライバＤ７より大きく設定されている。また、ドライバＤ５及びドライバＤ７をプラスしたドライバの能力は、テスタ（図示せず。）を駆動する能力がある。
【００９１】
また、ドライバＤ７の能力は、上記入出力回路を駆動するのに十分な能力があるが、テスタを駆動するだけの能力は無い。
【００９２】
また、図７は実施の形態４によるバッファ回路の回路図である。図７を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップの各々に設けられた内部回路（図示せず。）から出力される、出力イネーブル５及びＭＯＤＥ５が入力され、信号Ｅ５を出力するＡＮＤ回路７０を設ける。
【００９３】
また、出力イネーブル５が入力され、信号Ｅ７を出力するバッファゲート７１とを設ける。
【００９４】
また、出力イネーブル５はデータを入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号であり、ＭＯＤＥ５はテストモードで切り替わる信号である。
【００９５】
また、上記バッファ回路は、ＡＮＤ回路７０あるいはバッファゲート７１に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【００９６】
次に、図６及び図７の動作を説明する。まず、テスト時は、図７においてＭＯＤＥ５が“Ｈ”で、出力イネーブル５が“Ｈ”の場合、ＡＮＤ回路７０から“Ｈ”の信号Ｅ５が出力され、バッファゲート７１からは“Ｈ”の信号Ｅ７が出力される。
【００９７】
また、ＭＯＤＥ５が“Ｈ”で、出力イネーブル５が“Ｌ”の場合、ＡＮＤ回路７０から“Ｌ”の信号Ｅ５が出力され、バッファゲート７１からは“Ｌ”の信号Ｅ７が出力される。
【００９８】
このとき、図６において“Ｈ”の信号Ｅ５，Ｅ７によって、ドライバＤ５及びドライバＤ７をプラスしたドライブ能力が出力される。
【００９９】
即ち、ドライバＤ５及びドライバＤ７をプラスしたドライブによってテスタが駆動する。
【０１００】
次に、通常使用時は、図７においてＭＯＤＥ５が“Ｌ”で、出力イネーブル５が“Ｈ”の場合、ＡＮＤ回路７０から“Ｌ”の信号Ｅ５が出力され、バッファゲート７１からは“Ｈ”の信号Ｅ７が出力される。
【０１０１】
また、ＭＯＤＥ５が“Ｌ”で、出力イネーブル５が“Ｌ”の場合、ＡＮＤ回路７０から“Ｌ”の信号Ｅ５が出力され、バッファゲート７１からは“Ｌ”の信号Ｅ７が出力される。
【０１０２】
このとき、図６において“Ｈ”の信号Ｅ７によって、ドライバＤ７がドライブされＯＵＴを出力する。
【０１０３】
即ち、ドライバＤ７のドライブによって上記入出力回路は駆動するが、テスタは駆動しない。
【０１０４】
また、ドライバＤ８は、チップ外部から上記入出力回路に入力された信号をそのまま上記入出力回路から内部に入力する働きをする。
【０１０５】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１０６】
この実施の形態４によると、テスト時と通常使用時においてＭＯＤＥ５のレベルを切り替えることによって、上記入出力回路のドライバＤ５，Ｄ７のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１０７】
実施の形態５．
図８は実施の形態５によるバッファ回路の回路図である。図８を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）の各々に設けられた内部回路（図示せず。）と接続される制御レジスタ７７を設ける。
【０１０８】
また、上記内部回路から出力される出力イネーブル７及び、制御レジスタ７７からの出力が入力され、信号Ｅ５を出力するＡＮＤ回路７３を設ける。
【０１０９】
また、出力イネーブル７が入力され、信号Ｅ７を出力するバッファゲート７５とを設ける。
【０１１０】
また、出力イネーブル７はデータを図６と同様な入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号である。
【０１１１】
また、信号Ｅ５，Ｅ７は上記入出力回路のドライバに入力される。
【０１１２】
また、上記バッファ回路は、ＡＮＤ回路７３あるいはバッファゲート７５に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【０１１３】
次に、図８及び上記入出力回路の動作を説明する。まず、テスト時は、図８において制御レジスタ７７からの出力が“Ｈ”で、出力イネーブル７が“Ｈ”の場合、ＡＮＤ回路７３から“Ｈ”の信号Ｅ５が出力され、バッファゲート７５からは“Ｈ”の信号Ｅ７が出力される。
【０１１４】
また、制御レジスタ７７からの出力が“Ｈ”で、出力イネーブル７が“Ｌ”の場合、ＡＮＤ回路７３から“Ｌ”の信号Ｅ５が出力され、バッファゲート７５からは“Ｌ”の信号Ｅ７が出力される。
【０１１５】
このとき、上記入出力回路において“Ｈ”の信号Ｅ５，Ｅ７によって、ドライバＤ３及びドライバＤ７をプラスしたドライブ能力が出力される。
【０１１６】
即ち、ドライバＤ３及びドライバＤ７をプラスしたドライブによってテスタが駆動する。
【０１１７】
次に、通常使用時は、図８において制御レジスタ７７からの出力が“Ｌ”で、出力イネーブル７が“Ｈ”の場合、ＡＮＤ回路７３から“Ｌ”の信号Ｅ５が出力され、バッファゲート７５からは“Ｈ”の信号Ｅ７が出力される。
【０１１８】
また、制御レジスタ７７からの出力が“Ｌ”で、出力イネーブル７が“Ｌ”の場合、ＡＮＤ回路７３から“Ｌ”の信号Ｅ５が出力され、バッファゲート７５からは“Ｌ”の信号Ｅ７が出力される。
【０１１９】
このとき、上記入出力回路において“Ｈ”の信号Ｅ７によって、ドライバＤ７がドライブされＯＵＴを出力する。
【０１２０】
即ち、ドライバＤ７のドライブによって入出力回路を駆動する。
【０１２１】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１２２】
この実施の形態５によると、テスト時と通常使用時において出力イネーブル７のレベルを切り替えることによって、入出力回路のドライバＤ５，Ｄ７のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１２３】
実施の形態６．
図９は実施の形態６によるバッファ回路の回路図である。図９を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）の各々に設けられた内部回路（図示せず。）と接続される制御レジスタ８３を設ける。
【０１２４】
また、制御レジスタ８３の出力、上記内部回路から出力されるＭＯＤＥ８及びＣＮＴ２が入力されるセレクタ８５を設ける。
【０１２５】
また、上記内部回路から出力される出力イネーブル８及び、セレクタ８５からの出力が入力され、信号Ｅ５を出力するＡＮＤ回路８０を設ける。
【０１２６】
また、出力イネーブル８が入力され、信号Ｅ７を出力するバッファゲート８１とを設ける。
【０１２７】
また、出力イネーブル８はデータを図６と同様な入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号であり、ＭＯＤＥ８はテストモードで切り替わる信号である。
【０１２８】
また、ＭＯＤＥ８及び制御レジスタ８３の出力はＣＮＴ２により選択出力される。例えば、ＣＮＴ２が“Ｈ”の場合、ＭＯＤＥ８が選択され、ＣＮＴ２が“Ｌ”の場合、制御レジスタ８３が選択される。この実施の形態の場合、ＣＮＴ２は“Ｈ”とする。即ち、ＭＯＤＥ８が選択される。
【０１２９】
また信号Ｅ５，Ｅ７は上記入出力回路のドライバに入力される。
【０１３０】
また、上記バッファ回路は、ＡＮＤ回路８０あるいはバッファゲート８１に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【０１３１】
次に、図９及び上記入出力回路の動作を説明する。まず、テスト時は、図９においてＭＯＤＥ８が“Ｈ”で、出力イネーブル８が“Ｈ”の場合、ＡＮＤ回路８０から“Ｈ”の信号Ｅ５が出力され、バッファゲート８１からは“Ｈ”の信号Ｅ７が出力される。
【０１３２】
また、ＭＯＤＥ８が“Ｈ”で、出力イネーブル８が“Ｌ”の場合、ＡＮＤ回路８０から“Ｌ”の信号Ｅ５が出力され、バッファゲート８１からは“Ｌ”の信号Ｅ７が出力される。
【０１３３】
このとき、上記入出力回路において“Ｈ”の信号Ｅ５，Ｅ７によって、ドライバＤ３及びドライバＤ７をプラスしたドライブ能力が出力される。
【０１３４】
即ち、ドライバＤ３及びドライバＤ７をプラスしたドライブによってテスタが駆動する。
【０１３５】
次に、通常使用時は、図９においてＭＯＤＥ８が“Ｌ”で、出力イネーブル８が“Ｈ”の場合、ＡＮＤ回路８０から“Ｌ”の信号Ｅ５が出力され、バッファゲート８１からは“Ｈ”の信号Ｅ７が出力される。
【０１３６】
また、ＭＯＤＥ８が“Ｌ”で、出力イネーブル８が“Ｌ”の場合、ＡＮＤ回路８０から“Ｌ”の信号Ｅ５が出力され、バッファゲート８１からは“Ｌ”の信号Ｅ７が出力される。
【０１３７】
このとき、上記入出力回路において“Ｈ”の信号Ｅ７によって、ドライバＤ７がドライブされＯＵＴを出力する。
【０１３８】
即ち、ドライバＤ７のドライブによって入出力回路を駆動する。
【０１３９】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１４０】
この実施の形態６によると、テスト時と通常使用時においてＭＯＤＥ８のレベルを切り替えることによって、入出力回路のドライバＤ５，Ｄ７のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１４１】
実施の形態７．
図１０は実施の形態７によるＳｉＰの構成を示す部分平面図である。図１０を参照して、このＳｉＰ１０１は、ダイパッド３００上に、Ｌｏｇｉｃチップ２００を設け、その上に、メモリチップ１００を載置する。
【０１４２】
また、メモリチップ１００は、パッド１１０ａを設ける従来のチップを用いている。
【０１４３】
また、パッド１１０ａはメモリチップ１００に単数あるいは複数設けてよいことは言うまでもない。
【０１４４】
また、Ｌｏｇｉｃチップ２００には、入出力回路２３０ａを形成し、その入出力回路２３０ａに接続するパッド２１０ａ，２２０ａを設けている。
【０１４５】
また、パッド２１０ａ，２２０ａ等はＬｏｇｉｃチップ２００に複数存在することは言うに及ばず、入出力回路２３０ａは単数あるいは複数設けてよいことは言うまでもない。
【０１４６】
さらに、メモリチップ１００及びＬｏｇｉｃチップ２００とは電気的な導通を図るため、例えば、各々に設けられたパッド１１０ａと２２０ａ同士をワイヤ５００ｂで接続している。
【０１４７】
また、ＳｉＰ１０１の外部（図示せず。）と電気的な導通を図るため、例えば、Ｌｏｇｉｃチップ２００に設けられたパッド２１０ａとインナーリード７００ａとはワイヤ５００ａで接続されている。
【０１４８】
また、入出力回路２３０ａの構成は実施の形態１〜６と同様のものを用いている。
【０１４９】
また、この実施の形態では、Ｌｏｇｉｃチップ２００上に、メモリチップ１００を載置しているが、ダイパッド３００上に、並置してよいことは言うまでもない。
【０１５０】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１５１】
この実施の形態７によると、従来のメモリチップを用いることができ、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１５２】
実施の形態８．
次に、実施の形態８では、実施の形態１〜７で示したメモリチップの代わりにＬｏｇｉｃチップを用いてＳｉＰを構成してもよい（図示せず。）。即ち、メモリチップにとらわれるものではなく、Ｌｏｇｉｃチップのみで構成してもよい。
【０１５３】
また、Ｌｏｇｉｃチップ同士をダイパッド上に、載置しても並置してもよいことは言うまでもない。
【０１５４】
また、この実施の形態では、ワイヤボンドに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１５５】
この実施の形態８によると、ＬｏｇｉｃチップだけでＳｉＰを構成するので、システムとしてのバリエーションが広がり、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１５６】
実施の形態９．
また、実施の形態９では、実施の形態１〜７で示したバッファ回路や入出力回路を設けるチップを複数用いてＳｉＰを構成してもよい（図示せず。）。即ち、メモリチップあるいはＬｏｇｉｃチップにとらわれるものではなく、上記バッファ回路や入出力回路を設けるチップ、例えば、アナログチップのようなもので構成してもよい。
【０１５７】
また、複数のチップ同士をダイパッド上に、載置しても並置してもよいことは言うまでもない。
【０１５８】
また、この実施の形態では、ワイヤボンドに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１５９】
この実施の形態９によると、さらに、システムとしてのバリエーションが広がり、テスト時と通常使用時において、チップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６０】
【発明の効果】
この発明に係る半導体装置は、複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、前記複数の半導体回路装置はそれぞれ、データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、前記第１の信号と、前記第２の信号の反転信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時おいて、前記第２の信号がテストモードを指示するとき前記第３の信号が活性状態となり、前記第２の信号が前記テストモードを指示しないとき前記第４の信号が活性状態となり、前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、前記第１のドライバは前記第２のドライバより大きなドライブ能力を有するので、テスト時と通常使用時において第２の信号の指示内容を切り替えることによって、複数の半導体回路装置それぞれの入出力回路における第１及び第２のドライバのドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
さらに、システムとしてのバリエーションが広がり、テスト時と通常使用時において、チップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６１】
また、請求項１記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタをさらに備え、前記第２の信号は前記制御レジスタの出力信号を含むので、テスト時と通常使用時において制御レジスタからの出力のレベルを切り替えることによって、入出力回路における第１及び第２のドライバのドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６２】
また、請求項１記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタと、テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、前記第２の信号は前記セレクタの出力信号を含むので、テスト時と通常使用時においてセレクタで第５の信号を選択し、第５の信号のレベルを切り替えることによって、入出力回路における第１及び第２のドライバドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６３】
また、請求項１乃至３のいずれかに記載の半導体装置において、第１の制御部及び第２の制御部は、ＡＮＤ回路であるので、アクセス速度が速くなり、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６４】
また、複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、前記複数の半導体回路装置はそれぞれ、データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、前記第１の信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時に前記第２の信号がテストモードを指示するとき前記第３の信号は活性状態となり、前記第１の信号がイネーブル状態時に前記第４の信号は活性状態となり、前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、前記第１のドライバは前記第２のドライバより大きなドライブ能力を有するので、テスト時と通常使用時において第２の信号の指示内容を切り替えることによって、入出力回路のドライバＤ３，Ｄ７のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
さらに、システムとしてのバリエーションが広がり、テスト時と通常使用時において、チップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６５】
また、請求項５記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタをさらに備え、前記第２の信号は前記制御レジスタの出力信号を含むので、テスト時と通常使用時において出力イネーブルのレベルを切り替えることによって、入出力回路における第１及び第２のドライバのドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６６】
また、請求項５記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタと、テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、前記第２の信号は前記セレクタの出力信号を含むので、テスト時と通常使用時においてセレクタで第５の信号を選択し、第５の信号のレベルを切り替えることによって、入出力回路における第１及び第２のドライバを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６７】
また、請求項５乃至７のいずれかに記載の半導体装置において、第１の制御部はＡＮＤ回路であり、第２の制御部はバッファゲートであるので、アクセス速度が速くなり、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６８】
また、請求項１乃至８のいずれかに記載の半導体装置において、複数の半導体回路装置は、論理回路が形成された半導体回路装置と、メモリが形成された半導体回路装置とを含むため、従来のメモリチップを用いることができ、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６９】
また、請求項９記載の半導体装置において、論理回路が形成された半導体回路装置上に、メモリが形成された半導体回路装置を載置し、電気的な導通を図るので、実装密度が向上し、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１７０】
また、請求項９または１０記載の半導体装置において、メモリが形成された半導体回路装置の代わりに論理回路が形成された半導体回路装置を用いるので、システムとしてのバリエーションが広がり、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳｉＰの構成を示す部分平面図である。
【図２】 この発明の実施の形態１による入出力回路図である。
【図３】 この発明の実施の形態１によるバッファ回路の回路図である。
【図４】 この発明の実施の形態２によるバッファ回路の回路図である。
【図５】 この発明の実施の形態３によるバッファ回路の回路図である。
【図６】 この発明の実施の形態３による入出力回路図である。
【図７】 この発明の実施の形態４によるバッファ回路の回路図である。
【図８】 この発明の実施の形態５によるバッファ回路の回路図である。
【図９】 この発明の実施の形態６によるバッファ回路の回路図である。
【図１０】 この発明の実施の形態７によるＳｉＰの構成を示す部分平面図である。
【図１１】 従来のＳｉＰの構成を示す部分断面図である。
【符号の説明】
１ メモリチップ ２ Ｌｏｇｉｃチップ
３０ ＡＮＤ回路 ３１ ＡＮＤ回路
５０ ＡＮＤ回路 ５１ ＡＮＤ回路
５５ ＡＮＤ回路 ５６ ＡＮＤ回路
５７ 制御レジスタ ５８ セレクタ
７０ ＡＮＤ回路 ７１ インバータ回路
７３ ＡＮＤ回路 ７５ インバータ回路
７７ 制御レジスタ
８０ ＡＮＤ回路 ８１ インバータ回路
８３ 制御レジスタ ８５ セレクタ
２００ Ｌｏｇｉｃチップ
Ｄ１ ドライバ Ｄ２ ドライバ
Ｄ３ ドライバ Ｄ５ ドライバ
Ｄ７ ドライバ Ｄ８ ドライバ
【発明の属する技術分野】
この発明はドライブ能力及び消費電力との最適化を図る半導体回路装置及び半導体装置に係り、特にＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ａ Ｐａｃｋａｇｅ、以下、ＳｉＰと示す。）に用いる半導体回路装置及び半導体装置に関するものである。
【０００２】
【従来の技術】
図１１は、従来のＳｉＰの構成を示す部分断面図である。図１１を参照して、ＳｉＰ１１００はダイパッド３０００上に、例えば、論理回路が形成されたチップ（以下、Ｌｏｇｉｃチップと示す。）２０００を設ける。
【０００３】
また、Ｌｏｇｉｃチップ２０００上に、例えば、ＤＲＡＭ等のメモリが形成されたチップ（以下、メモリチップと示す。）１０００を載置する。
【０００４】
また、メモリチップ１０００及びＬｏｇｉｃチップ２０００は各々、チップに形成される入出力回路に接続するパッドを設けている（図示せず。）。
【０００５】
さらに、メモリチップ１０００及びＬｏｇｉｃチップ２０００とは電気的な導通を図るため、各々に設けられたパッド同士をワイヤ５０００ｂで接続している。
【０００６】
また、ＳｉＰ１１００の外部（図示せず。）と電気的な導通を図るため、Ｌｏｇｉｃチップ２０００に設けられたパッドとインナーリード７０００とはワイヤ５０００ａで接続されている。
【０００７】
即ち、メモリチップ１０００の入出力信号は、パッケージから直接入出力されるのではなく、Ｌｏｇｉｃチップ２０００を経由してワイヤ５０００ａから入出力される。
【０００８】
また、メモリチップ１０００及びＬｏｇｉｃチップ２０００の各々をウェハ状態でテストする場合、メモリチップ１０００及びＬｏｇｉｃチップ２０００の入出力信号は各々のパッドから直接テスト装置に入出力され、負荷が大きくなるので、入出力のドライブ能力をテストに耐えるだけ確保する必要がある。
【０００９】
また、ＳｉＰ１１００ようにメモリチップ１０００及びＬｏｇｉｃチップ２０００を１つにパッケージ化しただけでは、チップ外部をドライブするだけの余分なドライブ能力が各々のチップの各々の入出力回路に存在する。
【００１０】
しかし、ＳｉＰ１１００の通常使用時では、チップ間のワイヤ５０００ｂの負荷が少なく、メモリチップ１０００からＬｏｇｉｃチップ２０００、あるいはＬｏｇｉｃチップ２０００からメモリチップ１０００の負荷をドライブ可能なだけのドライブ能力が存在すればよい。
【００１１】
【発明が解決しようとする課題】
上記のような従来のＳｉＰ１１００において、パッケージ外部をドライブしなくてよい入出力回路が存在するものは、パッケージ外部の負荷をドライブするだけのドライブ能力は必要としない。逆にこれだけのドライブ能力を持つと消費電力が大きくなる。
【００１２】
また、テスト時に必要なドライブ能力だけを確保しておくと、通常使用時に必要なドライブ能力よりも大きく、消費電力が大きくなるという問題がある。
【００１３】
従って、本発明は、テスト時及び通常使用時とで入出力回路のドライブ能力を変え、ドライブ能力及び消費電力との最適化を図ることが可能な半導体回路装置を有する半導体装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置は、複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、前記複数の半導体回路装置はそれぞれ、データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、前記第１の信号と、前記第２の信号の反転信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時おいて、前記第２の信号がテストモードを指示するとき前記第３の信号が活性状態となり、前記第２の信号が前記テストモードを指示しないとき前記第４の信号が活性状態となり、前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、前記第１のドライバは前記第２のドライバより大きなドライブ能力を有するものである。
【００１５】
また、請求項１記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタをさらに備え、前記第２の信号は前記制御レジスタの出力信号を含むものである。
【００１６】
また、請求項１記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタと、テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、前記第２の信号は前記セレクタの出力信号を含むものである。
【００１７】
また、請求項１乃至３のいずれかに記載の半導体装置において、第１の制御部及び第２の制御部は、ＡＮＤ回路であるものである。
【００１８】
また、複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、前記複数の半導体回路装置はそれぞれ、データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、前記第１の信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時に前記第２の信号がテストモードを指示するとき前記第３の信号は活性状態となり、前記第１の信号がイネーブル状態時に前記第４の信号は活性状態となり、前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、前記第１のドライバは前記第２のドライバより大きなドライブ能力を有するものである。
【００１９】
また、請求項５記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタをさらに備え、前記第２の信号は前記制御レジスタの出力信号を含むものである。
【００２０】
また、請求項５記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタと、テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、前記第２の信号は前記セレクタの出力信号を含むものである。
【００２１】
また、請求項５乃至７のいずれかに記載の半導体装置において、第１の制御部はＡＮＤ回路であり、第２の制御部はバッファゲートであるものである。
【００２２】
また、請求項１乃至８のいずれかに記載の半導体装置において、前記複数の半導体回路装置は、論理回路が形成された半導体回路装置と、メモリが形成された半導体回路装置とを含んでいる。
【００２３】
また、請求項９記載の半導体装置において、論理回路が形成された半導体回路装置上に、メモリが形成された半導体回路装置を載置し、電気的な導通を図るものである。
【００２４】
また、請求項９または１０記載の半導体装置において、メモリが形成された半導体回路装置の代わりに論理回路が形成された半導体回路装置を用いるものである。
【００２６】
【発明の実施の形態】
実施の形態１．
以下、この発明について説明する。図１は実施の形態１によるＳｉＰの構成を示す部分平面図である。図１を参照して、このＳｉＰ１０は、ダイパッド３上に、Ｌｏｇｉｃチップ２を設け、その上に、メモリチップ１を載置する。
【００２７】
また、メモリチップ１には、入出力回路１３ａを形成し、その入出力回路１３ａに接続するパッド１１ａを設けている。
【００２８】
また、パッド１１ａ及び入出力回路１３ａはメモリチップ１に単数あるいは複数設けてよいことは言うまでもない。
【００２９】
また、Ｌｏｇｉｃチップ２には、入出力回路２３ａを形成し、その入出力回路２３ａに接続するパッド２１ａ，２２ａを設けている。
【００３０】
また、パッド２１ａ，２２ａ等はＬｏｇｉｃチップ２に複数存在することは言うに及ばず、入出力回路２３ａは単数あるいは複数設けてよいことは言うまでもない。
【００３１】
さらに、メモリチップ１及びＬｏｇｉｃチップ２とは電気的な導通を図るため、例えば、各々に設けられたパッド１１ａと２２ａ同士をワイヤ５ｂで接続している。
【００３２】
また、ＳｉＰ１０の外部（図示せず。）と電気的な導通を図るため、例えば、Ｌｏｇｉｃチップ２に設けられたパッド２１ａとインナーリード７ａとはワイヤ５ａで接続されている。
【００３３】
また、図２は実施の形態１による入出力回路図である。図２を参照して、この入出力回路は、メモリチップ１の入出力回路１３ａあるいはＬｏｇｉｃチップ２の入出力回路２３ａに用いられるものである。
【００３４】
また、入出力回路１３ａ，２３ａは信号Ｅ１が入力されるドライバＤ１と、信号Ｅ２が入力されるドライバＤ２を設ける。
【００３５】
また、ドライバＤ１及びドライバＤ２の出力端子に入力端子が接続され、ドライバＤ１及びドライバＤ２の入力端子に出力端子が接続されるドライバＤ３とを設ける。
【００３６】
さらに、ドライブ能力はドライバＤ１がドライバＤ２より大きく設定されている。また、ドライバＤ１の能力は、テスタ（図示せず。）を駆動するのに十分な能力があり、ドライバＤ２の能力は、入出力回路を駆動するのに十分な能力があるが、テスタを駆動するだけの能力は無い。
【００３７】
また、図３は実施の形態１によるバッファ回路の回路図である。図３を参照して、このバッファ回路は、メモリチップ１及びＬｏｇｉｃチップ２の各々に設けられた内部回路（図示せず。）から出力される出力イネーブル１及びＭＯＤＥ１が入力されるＡＮＤ回路３０を設ける。
【００３８】
また、出力イネーブル１はデータを入出力回路１３ａ，２３ａから出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号であり、ＭＯＤＥ１はテストモードで切り替わる信号である。
【００３９】
また、メモリチップ１及びＬｏｇｉｃチップ２の各々に設けられた内部回路から出力される出力イネーブル１及び、ＭＯＤＥ１の反転信号が入力されるＡＮＤ回路３１とを設ける。
【００４０】
また、上記バッファ回路は、ＡＮＤ回路３０，３１に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【００４１】
次に、図２及び図３の動作を説明する。まず、テスト時は、図３においてＭＯＤＥ１が“Ｈ”で、出力イネーブル１が“Ｈ”の場合、ＡＮＤ回路３０から“Ｈ”の信号Ｅ１が出力され、ＡＮＤ回路３１からは“Ｌ”の信号Ｅ２が出力される。
【００４２】
また、ＭＯＤＥ１が“Ｈ”で、出力イネーブル１が“Ｌ”の場合、ＡＮＤ回路３０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路３１からは“Ｌ”の信号Ｅ２が出力される。
【００４３】
このとき、図２において“Ｈ”の信号Ｅ１によって、ドライバＤ１がドライブされＯＵＴを出力する。
【００４４】
即ち、ドライバＤ１のドライブによってテスタが駆動する。
【００４５】
次に、通常使用時は、図３においてＭＯＤＥ１が“Ｌ”で、出力イネーブル１が“Ｈ”の場合、ＡＮＤ回路３０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路３１からは“Ｈ”の信号Ｅ２が出力される。
【００４６】
また、ＭＯＤＥ１が“Ｌ”で、出力イネーブル１が“Ｌ”の場合、ＡＮＤ回路３０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路３１からは“Ｌ”の信号Ｅ２が出力される。
【００４７】
このとき、図２において“Ｈ”の信号Ｅ２によって、ドライバＤ２がドライブされＯＵＴを出力する。
【００４８】
即ち、ドライバＤ２のドライブによって入出力回路１３ａ，２３ａは駆動するが、テスタは駆動しない。
【００４９】
また、ドライバＤ３は、チップ外部から入出力回路１３ａ，２３ａに入力された信号をそのまま入出力回路１３ａ，２３ａから内部に入力する働きをする。
【００５０】
また、この実施の形態では、Ｌｏｇｉｃチップ２上に、メモリチップ１を載置しているが、ダイパッド３上に、並置してよいことは言うまでもない。
【００５１】
さらに、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【００５２】
この実施の形態１によると、テスト時と通常使用時においてＭＯＤＥ１のレベルを切り替えることによって、入出力回路１３ａ，２３ａのドライバＤ１，Ｄ２のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【００５３】
実施の形態２．
図４は実施の形態２によるバッファ回路の回路図である。図４を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）の各々に設けられた内部回路（図示せず。）と接続される制御レジスタ５３を設ける。
【００５４】
また、上記内部回路から出力される出力イネーブル２及び、制御レジスタ５３からの出力が入力され、信号Ｅ１を出力するＡＮＤ回路５０を設ける。
【００５５】
また、出力イネーブル２及び、制御レジスタ５３からの出力の反転信号が入力されるＡＮＤ回路５１とを設ける。
【００５６】
また、出力イネーブル２はデータを図２と同様な入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号である。
【００５７】
また、信号Ｅ１，Ｅ２は上記入出力回路のドライバに入力される。
【００５８】
また、上記バッファ回路は、ＡＮＤ回路５０，５１に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【００５９】
次に、上記入出力回路及び図４の動作を説明する。まず、テスト時は、図４において制御レジスタ５３からの出力が“Ｈ”で、出力イネーブル２が“Ｈ”の場合、ＡＮＤ回路５０から“Ｈ”の信号Ｅ１が出力され、ＡＮＤ回路５１からは“Ｌ”の信号Ｅ２が出力される。
【００６０】
また、制御レジスタ５３からの出力が“Ｈ”で、出力イネーブル２が“Ｌ”の場合、ＡＮＤ回路５０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５１からは“Ｌ”の信号Ｅ２が出力される。
【００６１】
このとき、上記入出力回路において“Ｈ”の信号Ｅ１によって、ドライバＤ１がドライブされＯＵＴを出力する。
【００６２】
即ち、ドライバＤ１のドライブによってテスタが駆動する。
【００６３】
次に、通常使用時は、図４において制御レジスタ５３からの出力が“Ｌ”で、出力イネーブル２が“Ｈ”の場合、ＡＮＤ回路５０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５１からは“Ｈ”の信号Ｅ２が出力される。
【００６４】
また、制御レジスタ５３からの出力が“Ｌ”で、出力イネーブル２が“Ｌ”の場合、ＡＮＤ回路５０から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５１からは“Ｌ”の信号Ｅ２が出力される。
【００６５】
このとき、上記入出力回路において“Ｈ”の信号Ｅ２によって、ドライバＤ２がドライブされＯＵＴを出力する。
【００６６】
即ち、ドライバＤ２のドライブによって入出力回路は駆動するが、テスタは駆動しない。
【００６７】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【００６８】
この実施の形態２によると、テスト時と通常使用時において制御レジスタ５３からの出力のレベルを切り替えることによって、入出力回路のドライバＤ１，Ｄ２のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【００６９】
実施の形態３．
図５は実施の形態３によるバッファ回路の回路図である。図５を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）の各々に設けられた内部回路（図示せず。）と接続される制御レジスタ５７を設ける。
【００７０】
また、制御レジスタ５７の出力、上記内部回路から出力されるＭＯＤＥ３及びＣＮＴ１が入力されるセレクタ５８を設ける。
【００７１】
また、上記内部回路から出力される出力イネーブル３及び、セレクタ５８からの出力が入力され、信号Ｅ１を出力するＡＮＤ回路５５を設ける。
【００７２】
また、出力イネーブル３及び、セレクタ５８からの出力の反転信号が入力され、信号Ｅ２を出力するＡＮＤ回路５６とを設ける。
【００７３】
また、出力イネーブル３はデータを図２と同様な入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号であり、ＭＯＤＥ３はテストモードで切り替わる信号である。
【００７４】
また、ＭＯＤＥ３及び制御レジスタ５７の出力はＣＮＴ１により選択出力される。例えば、ＣＮＴ１が“Ｈ”の場合、ＭＯＤＥ３が選択され、ＣＮＴ１が“Ｌ”の場合、制御レジスタ５７が選択される。この実施の形態の場合、ＣＮＴ１は“Ｈ”とする。即ち、ＭＯＤＥ３が選択される。
【００７５】
また、信号Ｅ１，Ｅ２は上記入出力回路のドライバに入力される。
【００７６】
また、上記バッファ回路は、ＡＮＤ回路５５，５６に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【００７７】
次に、図５及び上記入出力回路の動作を説明する。まず、テスト時は、図５においてＭＯＤＥ３が“Ｈ”で、出力イネーブル３が“Ｈ”の場合、ＡＮＤ回路５５から“Ｈ”の信号Ｅ１が出力され、ＡＮＤ回路５６からは“Ｌ”の信号Ｅ２が出力される。
【００７８】
また、ＭＯＤＥ３が“Ｈ”で、出力イネーブル３が“Ｌ”の場合、ＡＮＤ回路５５から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５６からは“Ｌ”の信号Ｅ２が出力される。
【００７９】
このとき、上記入出力回路において“Ｈ”の信号Ｅ１によって、ドライバＤ１がドライブされＯＵＴを出力する。
【００８０】
即ち、ドライバＤ１のドライブによってテスタが駆動する。
【００８１】
次に、通常使用時は、図５においてＭＯＤＥ３が“Ｌ”で、出力イネーブル３が“Ｈ”の場合、ＡＮＤ回路５５から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５６からは“Ｈ”の信号Ｅ２が出力される。
【００８２】
また、ＭＯＤＥ５が“Ｌ”で、出力イネーブル２が“Ｌ”の場合、ＡＮＤ回路５５から“Ｌ”の信号Ｅ１が出力され、ＡＮＤ回路５６からは“Ｌ”の信号Ｅ２が出力される。
【００８３】
このとき、上記入出力回路において“Ｈ”の信号Ｅ２によって、ドライバＤ２がドライブされＯＵＴを出力する。
【００８４】
即ち、ドライバＤ２のドライブによって入出力回路は駆動するが、テスタは駆動しない。
【００８５】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【００８６】
この実施の形態３によると、テスト時と通常使用時においてＭＯＤＥ３のレベルを切り替えることによって、入出力回路のドライバＤ１，Ｄ２のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【００８７】
実施の形態４．
また、図６は実施の形態３による入出力回路図である。図６を参照して、この入出力回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）に用いられるものである。
【００８８】
また、上記入出力回路は信号Ｅ５が入力されるドライバＤ５と、信号Ｅ７が入力されるドライバＤ７を設ける。
【００８９】
また、ドライバＤ５及びドライバＤ７の出力端子に入力端子が接続され、ドライバＤ５及びドライバＤ７の入力端子に出力端子が接続されるドライバＤ８とを設ける。
【００９０】
さらに、ドライブ能力はドライバＤ５がドライバＤ７より大きく設定されている。また、ドライバＤ５及びドライバＤ７をプラスしたドライバの能力は、テスタ（図示せず。）を駆動する能力がある。
【００９１】
また、ドライバＤ７の能力は、上記入出力回路を駆動するのに十分な能力があるが、テスタを駆動するだけの能力は無い。
【００９２】
また、図７は実施の形態４によるバッファ回路の回路図である。図７を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップの各々に設けられた内部回路（図示せず。）から出力される、出力イネーブル５及びＭＯＤＥ５が入力され、信号Ｅ５を出力するＡＮＤ回路７０を設ける。
【００９３】
また、出力イネーブル５が入力され、信号Ｅ７を出力するバッファゲート７１とを設ける。
【００９４】
また、出力イネーブル５はデータを入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号であり、ＭＯＤＥ５はテストモードで切り替わる信号である。
【００９５】
また、上記バッファ回路は、ＡＮＤ回路７０あるいはバッファゲート７１に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【００９６】
次に、図６及び図７の動作を説明する。まず、テスト時は、図７においてＭＯＤＥ５が“Ｈ”で、出力イネーブル５が“Ｈ”の場合、ＡＮＤ回路７０から“Ｈ”の信号Ｅ５が出力され、バッファゲート７１からは“Ｈ”の信号Ｅ７が出力される。
【００９７】
また、ＭＯＤＥ５が“Ｈ”で、出力イネーブル５が“Ｌ”の場合、ＡＮＤ回路７０から“Ｌ”の信号Ｅ５が出力され、バッファゲート７１からは“Ｌ”の信号Ｅ７が出力される。
【００９８】
このとき、図６において“Ｈ”の信号Ｅ５，Ｅ７によって、ドライバＤ５及びドライバＤ７をプラスしたドライブ能力が出力される。
【００９９】
即ち、ドライバＤ５及びドライバＤ７をプラスしたドライブによってテスタが駆動する。
【０１００】
次に、通常使用時は、図７においてＭＯＤＥ５が“Ｌ”で、出力イネーブル５が“Ｈ”の場合、ＡＮＤ回路７０から“Ｌ”の信号Ｅ５が出力され、バッファゲート７１からは“Ｈ”の信号Ｅ７が出力される。
【０１０１】
また、ＭＯＤＥ５が“Ｌ”で、出力イネーブル５が“Ｌ”の場合、ＡＮＤ回路７０から“Ｌ”の信号Ｅ５が出力され、バッファゲート７１からは“Ｌ”の信号Ｅ７が出力される。
【０１０２】
このとき、図６において“Ｈ”の信号Ｅ７によって、ドライバＤ７がドライブされＯＵＴを出力する。
【０１０３】
即ち、ドライバＤ７のドライブによって上記入出力回路は駆動するが、テスタは駆動しない。
【０１０４】
また、ドライバＤ８は、チップ外部から上記入出力回路に入力された信号をそのまま上記入出力回路から内部に入力する働きをする。
【０１０５】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１０６】
この実施の形態４によると、テスト時と通常使用時においてＭＯＤＥ５のレベルを切り替えることによって、上記入出力回路のドライバＤ５，Ｄ７のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１０７】
実施の形態５．
図８は実施の形態５によるバッファ回路の回路図である。図８を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）の各々に設けられた内部回路（図示せず。）と接続される制御レジスタ７７を設ける。
【０１０８】
また、上記内部回路から出力される出力イネーブル７及び、制御レジスタ７７からの出力が入力され、信号Ｅ５を出力するＡＮＤ回路７３を設ける。
【０１０９】
また、出力イネーブル７が入力され、信号Ｅ７を出力するバッファゲート７５とを設ける。
【０１１０】
また、出力イネーブル７はデータを図６と同様な入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号である。
【０１１１】
また、信号Ｅ５，Ｅ７は上記入出力回路のドライバに入力される。
【０１１２】
また、上記バッファ回路は、ＡＮＤ回路７３あるいはバッファゲート７５に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【０１１３】
次に、図８及び上記入出力回路の動作を説明する。まず、テスト時は、図８において制御レジスタ７７からの出力が“Ｈ”で、出力イネーブル７が“Ｈ”の場合、ＡＮＤ回路７３から“Ｈ”の信号Ｅ５が出力され、バッファゲート７５からは“Ｈ”の信号Ｅ７が出力される。
【０１１４】
また、制御レジスタ７７からの出力が“Ｈ”で、出力イネーブル７が“Ｌ”の場合、ＡＮＤ回路７３から“Ｌ”の信号Ｅ５が出力され、バッファゲート７５からは“Ｌ”の信号Ｅ７が出力される。
【０１１５】
このとき、上記入出力回路において“Ｈ”の信号Ｅ５，Ｅ７によって、ドライバＤ３及びドライバＤ７をプラスしたドライブ能力が出力される。
【０１１６】
即ち、ドライバＤ３及びドライバＤ７をプラスしたドライブによってテスタが駆動する。
【０１１７】
次に、通常使用時は、図８において制御レジスタ７７からの出力が“Ｌ”で、出力イネーブル７が“Ｈ”の場合、ＡＮＤ回路７３から“Ｌ”の信号Ｅ５が出力され、バッファゲート７５からは“Ｈ”の信号Ｅ７が出力される。
【０１１８】
また、制御レジスタ７７からの出力が“Ｌ”で、出力イネーブル７が“Ｌ”の場合、ＡＮＤ回路７３から“Ｌ”の信号Ｅ５が出力され、バッファゲート７５からは“Ｌ”の信号Ｅ７が出力される。
【０１１９】
このとき、上記入出力回路において“Ｈ”の信号Ｅ７によって、ドライバＤ７がドライブされＯＵＴを出力する。
【０１２０】
即ち、ドライバＤ７のドライブによって入出力回路を駆動する。
【０１２１】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１２２】
この実施の形態５によると、テスト時と通常使用時において出力イネーブル７のレベルを切り替えることによって、入出力回路のドライバＤ５，Ｄ７のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１２３】
実施の形態６．
図９は実施の形態６によるバッファ回路の回路図である。図９を参照して、このバッファ回路は、図１と同様なメモリチップ及びＬｏｇｉｃチップ（図示せず。）の各々に設けられた内部回路（図示せず。）と接続される制御レジスタ８３を設ける。
【０１２４】
また、制御レジスタ８３の出力、上記内部回路から出力されるＭＯＤＥ８及びＣＮＴ２が入力されるセレクタ８５を設ける。
【０１２５】
また、上記内部回路から出力される出力イネーブル８及び、セレクタ８５からの出力が入力され、信号Ｅ５を出力するＡＮＤ回路８０を設ける。
【０１２６】
また、出力イネーブル８が入力され、信号Ｅ７を出力するバッファゲート８１とを設ける。
【０１２７】
また、出力イネーブル８はデータを図６と同様な入出力回路から出力する時はイネーブルとなり、出力しない時はディスエーブルとなる信号であり、ＭＯＤＥ８はテストモードで切り替わる信号である。
【０１２８】
また、ＭＯＤＥ８及び制御レジスタ８３の出力はＣＮＴ２により選択出力される。例えば、ＣＮＴ２が“Ｈ”の場合、ＭＯＤＥ８が選択され、ＣＮＴ２が“Ｌ”の場合、制御レジスタ８３が選択される。この実施の形態の場合、ＣＮＴ２は“Ｈ”とする。即ち、ＭＯＤＥ８が選択される。
【０１２９】
また信号Ｅ５，Ｅ７は上記入出力回路のドライバに入力される。
【０１３０】
また、上記バッファ回路は、ＡＮＤ回路８０あるいはバッファゲート８１に限るものではなく、同等の機能を有する制御部を設けるものであればよいことは言うまでもない。
【０１３１】
次に、図９及び上記入出力回路の動作を説明する。まず、テスト時は、図９においてＭＯＤＥ８が“Ｈ”で、出力イネーブル８が“Ｈ”の場合、ＡＮＤ回路８０から“Ｈ”の信号Ｅ５が出力され、バッファゲート８１からは“Ｈ”の信号Ｅ７が出力される。
【０１３２】
また、ＭＯＤＥ８が“Ｈ”で、出力イネーブル８が“Ｌ”の場合、ＡＮＤ回路８０から“Ｌ”の信号Ｅ５が出力され、バッファゲート８１からは“Ｌ”の信号Ｅ７が出力される。
【０１３３】
このとき、上記入出力回路において“Ｈ”の信号Ｅ５，Ｅ７によって、ドライバＤ３及びドライバＤ７をプラスしたドライブ能力が出力される。
【０１３４】
即ち、ドライバＤ３及びドライバＤ７をプラスしたドライブによってテスタが駆動する。
【０１３５】
次に、通常使用時は、図９においてＭＯＤＥ８が“Ｌ”で、出力イネーブル８が“Ｈ”の場合、ＡＮＤ回路８０から“Ｌ”の信号Ｅ５が出力され、バッファゲート８１からは“Ｈ”の信号Ｅ７が出力される。
【０１３６】
また、ＭＯＤＥ８が“Ｌ”で、出力イネーブル８が“Ｌ”の場合、ＡＮＤ回路８０から“Ｌ”の信号Ｅ５が出力され、バッファゲート８１からは“Ｌ”の信号Ｅ７が出力される。
【０１３７】
このとき、上記入出力回路において“Ｈ”の信号Ｅ７によって、ドライバＤ７がドライブされＯＵＴを出力する。
【０１３８】
即ち、ドライバＤ７のドライブによって入出力回路を駆動する。
【０１３９】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１４０】
この実施の形態６によると、テスト時と通常使用時においてＭＯＤＥ８のレベルを切り替えることによって、入出力回路のドライバＤ５，Ｄ７のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１４１】
実施の形態７．
図１０は実施の形態７によるＳｉＰの構成を示す部分平面図である。図１０を参照して、このＳｉＰ１０１は、ダイパッド３００上に、Ｌｏｇｉｃチップ２００を設け、その上に、メモリチップ１００を載置する。
【０１４２】
また、メモリチップ１００は、パッド１１０ａを設ける従来のチップを用いている。
【０１４３】
また、パッド１１０ａはメモリチップ１００に単数あるいは複数設けてよいことは言うまでもない。
【０１４４】
また、Ｌｏｇｉｃチップ２００には、入出力回路２３０ａを形成し、その入出力回路２３０ａに接続するパッド２１０ａ，２２０ａを設けている。
【０１４５】
また、パッド２１０ａ，２２０ａ等はＬｏｇｉｃチップ２００に複数存在することは言うに及ばず、入出力回路２３０ａは単数あるいは複数設けてよいことは言うまでもない。
【０１４６】
さらに、メモリチップ１００及びＬｏｇｉｃチップ２００とは電気的な導通を図るため、例えば、各々に設けられたパッド１１０ａと２２０ａ同士をワイヤ５００ｂで接続している。
【０１４７】
また、ＳｉＰ１０１の外部（図示せず。）と電気的な導通を図るため、例えば、Ｌｏｇｉｃチップ２００に設けられたパッド２１０ａとインナーリード７００ａとはワイヤ５００ａで接続されている。
【０１４８】
また、入出力回路２３０ａの構成は実施の形態１〜６と同様のものを用いている。
【０１４９】
また、この実施の形態では、Ｌｏｇｉｃチップ２００上に、メモリチップ１００を載置しているが、ダイパッド３００上に、並置してよいことは言うまでもない。
【０１５０】
また、この実施の形態では、ワイヤボンドで２チップを接続する場合を示しているが、これに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１５１】
この実施の形態７によると、従来のメモリチップを用いることができ、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１５２】
実施の形態８．
次に、実施の形態８では、実施の形態１〜７で示したメモリチップの代わりにＬｏｇｉｃチップを用いてＳｉＰを構成してもよい（図示せず。）。即ち、メモリチップにとらわれるものではなく、Ｌｏｇｉｃチップのみで構成してもよい。
【０１５３】
また、Ｌｏｇｉｃチップ同士をダイパッド上に、載置しても並置してもよいことは言うまでもない。
【０１５４】
また、この実施の形態では、ワイヤボンドに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１５５】
この実施の形態８によると、ＬｏｇｉｃチップだけでＳｉＰを構成するので、システムとしてのバリエーションが広がり、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１５６】
実施の形態９．
また、実施の形態９では、実施の形態１〜７で示したバッファ回路や入出力回路を設けるチップを複数用いてＳｉＰを構成してもよい（図示せず。）。即ち、メモリチップあるいはＬｏｇｉｃチップにとらわれるものではなく、上記バッファ回路や入出力回路を設けるチップ、例えば、アナログチップのようなもので構成してもよい。
【０１５７】
また、複数のチップ同士をダイパッド上に、載置しても並置してもよいことは言うまでもない。
【０１５８】
また、この実施の形態では、ワイヤボンドに限定されるものではなく、フリップチップでバンプ接続されてもよいことは言うまでもない。
【０１５９】
この実施の形態９によると、さらに、システムとしてのバリエーションが広がり、テスト時と通常使用時において、チップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６０】
【発明の効果】
この発明に係る半導体装置は、複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、前記複数の半導体回路装置はそれぞれ、データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、前記第１の信号と、前記第２の信号の反転信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時おいて、前記第２の信号がテストモードを指示するとき前記第３の信号が活性状態となり、前記第２の信号が前記テストモードを指示しないとき前記第４の信号が活性状態となり、前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、前記第１のドライバは前記第２のドライバより大きなドライブ能力を有するので、テスト時と通常使用時において第２の信号の指示内容を切り替えることによって、複数の半導体回路装置それぞれの入出力回路における第１及び第２のドライバのドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
さらに、システムとしてのバリエーションが広がり、テスト時と通常使用時において、チップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６１】
また、請求項１記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタをさらに備え、前記第２の信号は前記制御レジスタの出力信号を含むので、テスト時と通常使用時において制御レジスタからの出力のレベルを切り替えることによって、入出力回路における第１及び第２のドライバのドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６２】
また、請求項１記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタと、テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、前記第２の信号は前記セレクタの出力信号を含むので、テスト時と通常使用時においてセレクタで第５の信号を選択し、第５の信号のレベルを切り替えることによって、入出力回路における第１及び第２のドライバドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６３】
また、請求項１乃至３のいずれかに記載の半導体装置において、第１の制御部及び第２の制御部は、ＡＮＤ回路であるので、アクセス速度が速くなり、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６４】
また、複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、前記複数の半導体回路装置はそれぞれ、データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、前記第１の信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時に前記第２の信号がテストモードを指示するとき前記第３の信号は活性状態となり、前記第１の信号がイネーブル状態時に前記第４の信号は活性状態となり、前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、前記第１のドライバは前記第２のドライバより大きなドライブ能力を有するので、テスト時と通常使用時において第２の信号の指示内容を切り替えることによって、入出力回路のドライバＤ３，Ｄ７のドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
さらに、システムとしてのバリエーションが広がり、テスト時と通常使用時において、チップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６５】
また、請求項５記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタをさらに備え、前記第２の信号は前記制御レジスタの出力信号を含むので、テスト時と通常使用時において出力イネーブルのレベルを切り替えることによって、入出力回路における第１及び第２のドライバのドライブを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６６】
また、請求項５記載の半導体装置において、前記バッファ回路は、内部回路と接続される制御レジスタと、テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、前記第２の信号は前記セレクタの出力信号を含むので、テスト時と通常使用時においてセレクタで第５の信号を選択し、第５の信号のレベルを切り替えることによって、入出力回路における第１及び第２のドライバを切り替えるので、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６７】
また、請求項５乃至７のいずれかに記載の半導体装置において、第１の制御部はＡＮＤ回路であり、第２の制御部はバッファゲートであるので、アクセス速度が速くなり、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６８】
また、請求項１乃至８のいずれかに記載の半導体装置において、複数の半導体回路装置は、論理回路が形成された半導体回路装置と、メモリが形成された半導体回路装置とを含むため、従来のメモリチップを用いることができ、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１６９】
また、請求項９記載の半導体装置において、論理回路が形成された半導体回路装置上に、メモリが形成された半導体回路装置を載置し、電気的な導通を図るので、実装密度が向上し、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【０１７０】
また、請求項９または１０記載の半導体装置において、メモリが形成された半導体回路装置の代わりに論理回路が形成された半導体回路装置を用いるので、システムとしてのバリエーションが広がり、テスト時と通常使用時において、Ｌｏｇｉｃチップに設けられた入出力回路のドライバのドライブを切り替えるだけで、テスト時と通常使用時で最適なドライブ能力を選択でき、通常使用時に低消費電力化を図ることが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳｉＰの構成を示す部分平面図である。
【図２】 この発明の実施の形態１による入出力回路図である。
【図３】 この発明の実施の形態１によるバッファ回路の回路図である。
【図４】 この発明の実施の形態２によるバッファ回路の回路図である。
【図５】 この発明の実施の形態３によるバッファ回路の回路図である。
【図６】 この発明の実施の形態３による入出力回路図である。
【図７】 この発明の実施の形態４によるバッファ回路の回路図である。
【図８】 この発明の実施の形態５によるバッファ回路の回路図である。
【図９】 この発明の実施の形態６によるバッファ回路の回路図である。
【図１０】 この発明の実施の形態７によるＳｉＰの構成を示す部分平面図である。
【図１１】 従来のＳｉＰの構成を示す部分断面図である。
【符号の説明】
１ メモリチップ ２ Ｌｏｇｉｃチップ
３０ ＡＮＤ回路 ３１ ＡＮＤ回路
５０ ＡＮＤ回路 ５１ ＡＮＤ回路
５５ ＡＮＤ回路 ５６ ＡＮＤ回路
５７ 制御レジスタ ５８ セレクタ
７０ ＡＮＤ回路 ７１ インバータ回路
７３ ＡＮＤ回路 ７５ インバータ回路
７７ 制御レジスタ
８０ ＡＮＤ回路 ８１ インバータ回路
８３ 制御レジスタ ８５ セレクタ
２００ Ｌｏｇｉｃチップ
Ｄ１ ドライバ Ｄ２ ドライバ
Ｄ３ ドライバ Ｄ５ ドライバ
Ｄ７ ドライバ Ｄ８ ドライバ
Claims (11)
- 複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、
前記複数の半導体回路装置はそれぞれ、
データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、
前記第１の信号と、前記第２の信号の反転信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時おいて、前記第２の信号がテストモードを指示するとき前記第３の信号が活性状態となり、前記第２の信号が前記テストモードを指示しないとき前記第４の信号が活性状態となり、
前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、
前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、
前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、
前記第１のドライバは前記第２のドライバより大きなドライブ能力を有することを特徴とする、
半導体装置。 - 請求項１記載の半導体装置において、
前記複数の半導体回路装置はそれぞれ、
内部回路と接続される制御レジスタと、
データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、前記制御レジスタの出力とが入力され、第３の信号を出力する第１の制御部と、
前記第１の信号と、前記制御レジスタの出力の反転信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備えることを特徴とする、
半導体装置。 - 請求項１記載の半導体装置において、
前記バッファ回路は、
内部回路と接続される制御レジスタと、
テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、
前記第２の信号は前記セレクタの出力信号を含む、
半導体装置。 - 請求項１乃至３のいずれかに記載の半導体装置において、
第１の制御部及び第２の制御部は、ＡＮＤ回路であることを特徴とする半導体装置。 - 複数の半導体回路装置との電気的な導通を図るとともに一つにパッケージ化することによって形成する半導体装置において、
前記複数の半導体回路装置はそれぞれ、
データを出力する時はイネーブルとなり、入力する時はディスエーブルとなる第１の信号と、テストモードで切り替わる第２の信号とが入力され、第３の信号を出力する第１の制御部と、
前記第１の信号が入力され、第４の信号を出力する第２の制御部とを有するバッファ回路を備え、前記第１の信号がイネーブル状態時に前記第２の信号がテストモードを指示するとき前記第３の信号は活性状態となり、前記第１の信号がイネーブル状態時に前記第４の信号は活性状態となり、
前記第３の信号が入力され、前記第３の信号が活性状態時にドライブする第１のドライバと、
前記第４の信号が入力され、前記第４の信号が活性状態時にドライブする第２のドライバと、
前記第１のドライバ及び第２のドライバの出力端子に入力端子が接続され、前記第１のドライバ及び第２のドライバの入力端子に出力端子が接続される第３のドライバとを有する入出力回路をさらに備え、
前記第１のドライバは前記第２のドライバより大きなドライブ能力を有することを特徴とする、
半導体装置。 - 請求項５記載の半導体装置において、
前記バッファ回路は、
内部回路と接続される制御レジスタをさらに備え、
前記第２の信号は前記制御レジスタの出力信号を含む、
半導体装置。 - 請求項５記載の半導体装置において、
前記バッファ回路は、
内部回路と接続される制御レジスタと、
テストモードで切り替わる第５の信号と、前記制御レジスタの出力と、前記内部回路から出力される第６の信号とが入力されるセレクタとをさらに備え、前記セレクタは、前記第６の信号に基づき前記第５の信号及び前記制御レジスタの出力信号のうち一方を出力し、
前記第２の信号は前記セレクタの出力信号を含む、
半導体装置。 - 請求項５乃至７のいずれかに記載の半導体装置において、
第１の制御部はＡＮＤ回路であり、第２の制御部はバッファゲートであることを特徴とする半導体装置。 - 請求項１乃至８のいずれかに記載の半導体装置において、
前記複数の半導体回路装置は、論理回路が形成された半導体回路装置と、メモリが形成された半導体回路装置とを含む、
半導体装置。 - 請求項９記載の半導体装置において、
論理回路が形成された半導体回路装置上に、メモリが形成された半導体回路装置を載置し、電気的な導通を図ることを特徴とする半導体装置。 - 請求項９または１０記載の半導体装置において、
メモリが形成された半導体回路装置の代わりに論理回路が形成された半導体回路装置を用いることを特徴とする半導体装置。
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