JP2000332193A - マルチチップ型半導体装置 - Google Patents
マルチチップ型半導体装置Info
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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Abstract
(57)【要約】
【課題】耐圧の差によらずに各半導体チップに所要の電
圧を印加することができるマルチチップ型半導体装置を
提供する。 【解決手段】親チップ２の表面に子チップ１が接合され
てチップ・オン・チップ構造の半導体装置が構成されて
いる。親チップ２と子チップ１との接合は、チップ接続
パッドＰＤ，ＰＭおよびバンプＢを介して達成される。
親チップ２の所定のチップ接続パッドＰＭtは、所定の
外部接続パッドＥtに、メタル配線ＭＷを介して直接接
続されている。 【効果】メタル配線ＭＷを介して子チップ１に直接電圧
を印加できるから、親チップ２の耐圧の高低に関係な
く、子チップ１に所要の電圧を印加できる。
圧を印加することができるマルチチップ型半導体装置を
提供する。 【解決手段】親チップ２の表面に子チップ１が接合され
てチップ・オン・チップ構造の半導体装置が構成されて
いる。親チップ２と子チップ１との接合は、チップ接続
パッドＰＤ，ＰＭおよびバンプＢを介して達成される。
親チップ２の所定のチップ接続パッドＰＭtは、所定の
外部接続パッドＥtに、メタル配線ＭＷを介して直接接
続されている。 【効果】メタル配線ＭＷを介して子チップ１に直接電圧
を印加できるから、親チップ２の耐圧の高低に関係な
く、子チップ１に所要の電圧を印加できる。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の半導体チ
ップを同一パッケージに収容したマルチチップ型半導体
装置に関する。
ップを同一パッケージに収容したマルチチップ型半導体
装置に関する。
【０００２】
【従来の技術】複数の半導体チップを互いに接続して樹
脂モールドしたマルチチップ型半導体装置では、半導体
チップ相互間の接続が種々の形態で行われる。たとえ
ば、ボンディングワイヤで半導体チップ間の接続が行わ
れる場合もあり、また、半導体チップ同士を重ね合わせ
てチップ・オン・チップ構造とし、バンプを介して半導
体チップ同士の電気接続が行われる場合もある。さらに
は、配線基板上に複数の半導体チップを接合することに
よって、複数の半導体チップ同士の電気接続が達成され
ている場合もある。
脂モールドしたマルチチップ型半導体装置では、半導体
チップ相互間の接続が種々の形態で行われる。たとえ
ば、ボンディングワイヤで半導体チップ間の接続が行わ
れる場合もあり、また、半導体チップ同士を重ね合わせ
てチップ・オン・チップ構造とし、バンプを介して半導
体チップ同士の電気接続が行われる場合もある。さらに
は、配線基板上に複数の半導体チップを接合することに
よって、複数の半導体チップ同士の電気接続が達成され
ている場合もある。
【０００３】たとえば、図４(a)に内部を透視した平面
図を示すように、基板１０５上に第１および第２の半導
体チップ１０１，１０２を実装し、第１および第２の半
導体チップ１０１，１０２間の接続を基板１０５上の配
線１０３によって達成してマルチチップ型半導体装置が
構成される場合がある。この状態で樹脂モールドやセラ
ミックキャッピングが施されてパッケージ１０７に収容
されることになる。
図を示すように、基板１０５上に第１および第２の半導
体チップ１０１，１０２を実装し、第１および第２の半
導体チップ１０１，１０２間の接続を基板１０５上の配
線１０３によって達成してマルチチップ型半導体装置が
構成される場合がある。この状態で樹脂モールドやセラ
ミックキャッピングが施されてパッケージ１０７に収容
されることになる。
【０００４】基板１０５には、パッケージ１０７外に引
き出される複数の外部端子１０４が接合されている。こ
の外部端子１０４には、専ら第２の半導体チップ１０２
のみが接続されている。第１の半導体チップ１０１は、
第２の半導体チップ１０２とのチップ間接続部のみを有
していて、外部端子１０４との接続のための外部接続部
は有していない。
き出される複数の外部端子１０４が接合されている。こ
の外部端子１０４には、専ら第２の半導体チップ１０２
のみが接続されている。第１の半導体チップ１０１は、
第２の半導体チップ１０２とのチップ間接続部のみを有
していて、外部端子１０４との接続のための外部接続部
は有していない。
【０００５】第１および第２の半導体チップ１０１，１
０２は、組立前に各単体での動作テストが行われるが、
組立後においても、動作確認のためにそれぞれ個別にテ
ストされる。この動作テストのために、図４(b)に底面
図を示すように、基板１０５の裏面側の適所には、測定
用モニタ端子１０６が配置されていて、この測定用モニ
タ端子１０６は、パッケージ１０７の裏面において露出
させられている。この測定用モニタ端子１０６は、配線
１０３の適所に接続されており、したがって、この測定
用モニタ端子１０６を利用することにより、第１の半導
体チップ１０１の動作テストを行うことができる。第２
の半導体チップ１０２の動作テストは、外部端子１０４
を利用して行うことができる。
０２は、組立前に各単体での動作テストが行われるが、
組立後においても、動作確認のためにそれぞれ個別にテ
ストされる。この動作テストのために、図４(b)に底面
図を示すように、基板１０５の裏面側の適所には、測定
用モニタ端子１０６が配置されていて、この測定用モニ
タ端子１０６は、パッケージ１０７の裏面において露出
させられている。この測定用モニタ端子１０６は、配線
１０３の適所に接続されており、したがって、この測定
用モニタ端子１０６を利用することにより、第１の半導
体チップ１０１の動作テストを行うことができる。第２
の半導体チップ１０２の動作テストは、外部端子１０４
を利用して行うことができる。
【０００６】
【発明が解決しようとする課題】しかし、上述のような
構成は、親チップの表面に子チップを重ね合わせ、バン
プによりチップ間接合を達成するチップ・オン・チップ
構造のマルチチップ型半導体装置の場合のように、チッ
プ間配線から外部端子への引き出し行うことが困難な構
造の装置には適用することができない。したがって、外
部接続端子に接続されることになる親チップの動作テス
トは行えるが、子チップの動作テストが行えない。
構成は、親チップの表面に子チップを重ね合わせ、バン
プによりチップ間接合を達成するチップ・オン・チップ
構造のマルチチップ型半導体装置の場合のように、チッ
プ間配線から外部端子への引き出し行うことが困難な構
造の装置には適用することができない。したがって、外
部接続端子に接続されることになる親チップの動作テス
トは行えるが、子チップの動作テストが行えない。
【０００７】子チップと直接接続されるテスト用外部接
続端子を設ければ、パッケージングののちに親チップお
よび子チップの動作テストを行うことができるであろう
が、外部接続端子数が増大するためパッケージが大きく
なるうえ、子チップの表面にチップ間接続用のパッド以
外に外部接続用のパッドを設ける必要が生じるから、子
チップのサイズが大型化するという問題もある。
続端子を設ければ、パッケージングののちに親チップお
よび子チップの動作テストを行うことができるであろう
が、外部接続端子数が増大するためパッケージが大きく
なるうえ、子チップの表面にチップ間接続用のパッド以
外に外部接続用のパッドを設ける必要が生じるから、子
チップのサイズが大型化するという問題もある。
【０００８】これらの問題は、たとえば、外部端子に接
続される第２の半導体チップ（親チップ）側に、外部と
の直接接続のための接続部を持たない第１の半導体チッ
プ（子チップ）の動作テストを行うためのテスト回路を
設けることにより解決されると考えられる。テスト回路
は、たとえば、第１の半導体チップをテストモードにす
るための指令信号を発生する回路や、第１の半導体チッ
プの入出力信号を第２の半導体チップの内部処理回路を
通過させて外部端子との間で授受させるための切り換え
回路を含む。
続される第２の半導体チップ（親チップ）側に、外部と
の直接接続のための接続部を持たない第１の半導体チッ
プ（子チップ）の動作テストを行うためのテスト回路を
設けることにより解決されると考えられる。テスト回路
は、たとえば、第１の半導体チップをテストモードにす
るための指令信号を発生する回路や、第１の半導体チッ
プの入出力信号を第２の半導体チップの内部処理回路を
通過させて外部端子との間で授受させるための切り換え
回路を含む。
【０００９】ところが、たとえば、第１の半導体チップ
がフラッシュメモリのような高耐圧型のＩＣであり、第
２の半導体チップが通常のロジックＩＣであるような場
合には、第２の半導体チップの耐圧による制限のため
に、第１の半導体チップの動作テストが行えない場合が
ある。すなわち、たとえば、第１の半導体チップをテス
トモードに移行させるために高電圧を印加させる必要が
ある場合に、第２の半導体チップの耐圧による制限のた
めに、そのような高電圧の印加が実質的にできないこと
がある。
がフラッシュメモリのような高耐圧型のＩＣであり、第
２の半導体チップが通常のロジックＩＣであるような場
合には、第２の半導体チップの耐圧による制限のため
に、第１の半導体チップの動作テストが行えない場合が
ある。すなわち、たとえば、第１の半導体チップをテス
トモードに移行させるために高電圧を印加させる必要が
ある場合に、第２の半導体チップの耐圧による制限のた
めに、そのような高電圧の印加が実質的にできないこと
がある。
【００１０】そこで、この発明の目的は、上述の技術的
課題を解決し、耐圧の差によらずに各半導体チップに所
要の電圧を印加することができるマルチチップ型半導体
装置を提供することである。
課題を解決し、耐圧の差によらずに各半導体チップに所
要の電圧を印加することができるマルチチップ型半導体
装置を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、第１の半
導体チップと第２の半導体チップとをパッケージ内で相
互接続して構成されるマルチチップ型半導体装置であっ
て、上記第１の半導体チップは、上記第２の半導体チッ
プとの接続のための複数のチップ間接続部を有してお
り、上記第２の半導体チップは、上記第１の半導体チッ
プとの接続のための複数のチップ間接続部と、上記パッ
ケージ外に引き出される外部接続端子との接続のための
外部接続部と、上記複数のチップ間接続部のうちの少な
くとも１つを上記外部接続部に直接接続するメタル配線
とを有していることを特徴とするマルチチップ型半導体
装置である。
目的を達成するための請求項１記載の発明は、第１の半
導体チップと第２の半導体チップとをパッケージ内で相
互接続して構成されるマルチチップ型半導体装置であっ
て、上記第１の半導体チップは、上記第２の半導体チッ
プとの接続のための複数のチップ間接続部を有してお
り、上記第２の半導体チップは、上記第１の半導体チッ
プとの接続のための複数のチップ間接続部と、上記パッ
ケージ外に引き出される外部接続端子との接続のための
外部接続部と、上記複数のチップ間接続部のうちの少な
くとも１つを上記外部接続部に直接接続するメタル配線
とを有していることを特徴とするマルチチップ型半導体
装置である。
【００１２】ここでいう「チップ間接続」は、主とし
て、同一パッケージ内に封止される半導体チップ同士の
接続を意味する。
て、同一パッケージ内に封止される半導体チップ同士の
接続を意味する。
【００１３】請求項１記載の発明によれば、第１の半導
体チップのチップ間接続部の少なくとも１つが、第２の
半導体チップに設けられたメタル配線を介して、この第
２の半導体チップの外部接続部に接続されている。した
がって、第１の半導体チップの内部回路は、当該外部接
続部に接続された外部端子との間で、直接信号の授受を
行うことができる。すなわち、第１の半導体チップの内
部回路には、メタル配線を介して外部端子から直接アク
セスすることができる。この場合に、メタル配線は、第
２の半導体チップの内部回路とは接続されておらず、チ
ップ間接続部と外部接続部とを直接接続しているので、
第１の半導体チップの内部回路に高電圧を印加する必要
があるときでも、第２の半導体チップの耐圧が問題とな
ることはない。
体チップのチップ間接続部の少なくとも１つが、第２の
半導体チップに設けられたメタル配線を介して、この第
２の半導体チップの外部接続部に接続されている。した
がって、第１の半導体チップの内部回路は、当該外部接
続部に接続された外部端子との間で、直接信号の授受を
行うことができる。すなわち、第１の半導体チップの内
部回路には、メタル配線を介して外部端子から直接アク
セスすることができる。この場合に、メタル配線は、第
２の半導体チップの内部回路とは接続されておらず、チ
ップ間接続部と外部接続部とを直接接続しているので、
第１の半導体チップの内部回路に高電圧を印加する必要
があるときでも、第２の半導体チップの耐圧が問題とな
ることはない。
【００１４】第１の半導体チップは、外部端子と直接接
続される外部接続部を有していてもよいが、第２の半導
体チップとの接続のためのチップ間接続部のみを有する
場合であっても、第２の半導体チップに第１の半導体チ
ップの内部回路の動作テストのためのテスト回路を備え
ることにより、この第１の半導体チップの動作テストを
良好に行うことができる。
続される外部接続部を有していてもよいが、第２の半導
体チップとの接続のためのチップ間接続部のみを有する
場合であっても、第２の半導体チップに第１の半導体チ
ップの内部回路の動作テストのためのテスト回路を備え
ることにより、この第１の半導体チップの動作テストを
良好に行うことができる。
【００１５】なお、メタル配線に接続される第１の半導
体チップ上のチップ間接続部は、当該マルチチップ型半
導体装置の使用時において、第２の半導体チップの内部
回路と接続すべきものであってもよい。この場合には、
第１の半導体チップにおいてメタル配線に接続された外
部接続部と、別の所望の外部接続部とを、マルチチップ
型半導体装置外の外部配線によって、それらの外部接続
部にそれぞれ接続された外部接続端子同士を結線するこ
とにより相互に接続すればよい。
体チップ上のチップ間接続部は、当該マルチチップ型半
導体装置の使用時において、第２の半導体チップの内部
回路と接続すべきものであってもよい。この場合には、
第１の半導体チップにおいてメタル配線に接続された外
部接続部と、別の所望の外部接続部とを、マルチチップ
型半導体装置外の外部配線によって、それらの外部接続
部にそれぞれ接続された外部接続端子同士を結線するこ
とにより相互に接続すればよい。
【００１６】請求項２記載の発明は、上記第１の半導体
チップは、高電圧の印加を前提として高耐圧プロセスで
作製されたものであり、上記第２の半導体チップは、上
記第１の半導体チップよりも耐圧の低いものであること
を特徴とする請求項１記載のマルチチップ型半導体装置
である。
チップは、高電圧の印加を前提として高耐圧プロセスで
作製されたものであり、上記第２の半導体チップは、上
記第１の半導体チップよりも耐圧の低いものであること
を特徴とする請求項１記載のマルチチップ型半導体装置
である。
【００１７】この構成では、第２の半導体チップは、第
１の半導体チップに比較して耐圧が低いものであり、こ
の第２の半導体チップの内部回路を介して第１の半導体
チップに高電圧を印加することはできない。しかし、こ
の発明では、第２の半導体チップに内部回路とは独立し
て形成されたメタル配線によって、第１の半導体チップ
への高電圧の印加が可能である。これにより、耐圧の差
によらずに、所望の高電圧を第１の半導体チップに供給
することができる。
１の半導体チップに比較して耐圧が低いものであり、こ
の第２の半導体チップの内部回路を介して第１の半導体
チップに高電圧を印加することはできない。しかし、こ
の発明では、第２の半導体チップに内部回路とは独立し
て形成されたメタル配線によって、第１の半導体チップ
への高電圧の印加が可能である。これにより、耐圧の差
によらずに、所望の高電圧を第１の半導体チップに供給
することができる。
【００１８】上記第１の半導体チップは、たとえば、フ
ラッシュメモリであってもよく、また、第２の半導体チ
ップは、ロジックＩＣであってもよい。
ラッシュメモリであってもよく、また、第２の半導体チ
ップは、ロジックＩＣであってもよい。
【００１９】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。
を、添付図面を参照して詳細に説明する。
【００２０】図１は、この発明の一実施形態に係るマル
チチップ型半導体装置の分解斜視図であり、図２は、当
該半導体装置の断面図である。この半導体装置は、第１
の半導体チップとしての子チップ１を、第２の半導体チ
ップとしての親チップ２の表面に重ね合わせて接合し
た、いわゆるチップ・オン・チップ（Chip-On-Chip）構
造を有している。このチップ・オン・チップ構造のマル
チチップ型半導体装置は、外部との接続のためのリード
フレーム１４が引き出された状態で樹脂モールドされ、
パッケージ４０に納められている。
チチップ型半導体装置の分解斜視図であり、図２は、当
該半導体装置の断面図である。この半導体装置は、第１
の半導体チップとしての子チップ１を、第２の半導体チ
ップとしての親チップ２の表面に重ね合わせて接合し
た、いわゆるチップ・オン・チップ（Chip-On-Chip）構
造を有している。このチップ・オン・チップ構造のマル
チチップ型半導体装置は、外部との接続のためのリード
フレーム１４が引き出された状態で樹脂モールドされ、
パッケージ４０に納められている。
【００２１】親チップ２は、たとえばシリコンチップか
らなっており、その表面２１は、親チップ２の基体をな
す半導体基板においてトランジスタなどの機能素子が形
成された活性表層領域側の表面であって、最表面は、絶
縁物の保護膜で覆われている。この保護膜上には、所定
の位置において、外部接続用の複数の外部接続パッドＥ
（外部接続部）が、ほぼ矩形の平面形状を有する親チッ
プ２の表面２１の周縁付近に露出して配置されている。
この外部接続パッドＥは、ボンディングワイヤ１３によ
ってリードフレーム１４に接続されている。
らなっており、その表面２１は、親チップ２の基体をな
す半導体基板においてトランジスタなどの機能素子が形
成された活性表層領域側の表面であって、最表面は、絶
縁物の保護膜で覆われている。この保護膜上には、所定
の位置において、外部接続用の複数の外部接続パッドＥ
（外部接続部）が、ほぼ矩形の平面形状を有する親チッ
プ２の表面２１の周縁付近に露出して配置されている。
この外部接続パッドＥは、ボンディングワイヤ１３によ
ってリードフレーム１４に接続されている。
【００２２】親チップ２の内方の領域には、子チップ１
の接合領域１５が設定されており、この接合領域１５に
は、子チップ１とのチップ間接続のためのチップ接続パ
ッドＰＭ１，ＰＭ２，ＰＭ３，・・・・・・（以下、総称する
ときには「チップ接続パッドＰＭ」という。）（チップ
間接続部）が、複数個（図１では４個のみ図示）形成さ
れている。
の接合領域１５が設定されており、この接合領域１５に
は、子チップ１とのチップ間接続のためのチップ接続パ
ッドＰＭ１，ＰＭ２，ＰＭ３，・・・・・・（以下、総称する
ときには「チップ接続パッドＰＭ」という。）（チップ
間接続部）が、複数個（図１では４個のみ図示）形成さ
れている。
【００２３】複数のチップ接続パッドＰＭのうちの１つ
のチップ接続パッドＰＭｔは、子チップ１の内部回路と
は絶縁された状態で配設されたメタル配線ＭＷによっ
て、所定の１つの外部接続パッドＥt（外部接続パッド
Ｅのうちの１つ）と直接接続されている。このメタル配
線ＭＷは、たとえば、保護膜の表面の表面配線によって
形成されていてもよく、また、アルミニウム配線等から
なる内部配線により形成されていてもよい。
のチップ接続パッドＰＭｔは、子チップ１の内部回路と
は絶縁された状態で配設されたメタル配線ＭＷによっ
て、所定の１つの外部接続パッドＥt（外部接続パッド
Ｅのうちの１つ）と直接接続されている。このメタル配
線ＭＷは、たとえば、保護膜の表面の表面配線によって
形成されていてもよく、また、アルミニウム配線等から
なる内部配線により形成されていてもよい。
【００２４】子チップ１は、たとえばシリコンチップか
らなっており、表面１１は、子チップ１の基体をなす半
導体基板においてトランジスタなどの機能素子が形成さ
れた活性表層領域側の表面であり、最表面は、絶縁物の
保護膜で覆われている。この保護膜上には、親チップ２
とのチップ間接続のためのチップ接続パッドＰＤ１，Ｐ
Ｄ２，ＰＤ３，・・・・・・（以下、総称するときには「チッ
プ接続パッドＰＤ」という。）（チップ間接続部）が、
複数個（図１では４個のみ図示）形成されている。子チ
ップ１は、外部接続パッドＥを有しておらず、したがっ
て、専ら、親チップ２を介してのみアクセスが可能であ
る。
らなっており、表面１１は、子チップ１の基体をなす半
導体基板においてトランジスタなどの機能素子が形成さ
れた活性表層領域側の表面であり、最表面は、絶縁物の
保護膜で覆われている。この保護膜上には、親チップ２
とのチップ間接続のためのチップ接続パッドＰＤ１，Ｐ
Ｄ２，ＰＤ３，・・・・・・（以下、総称するときには「チッ
プ接続パッドＰＤ」という。）（チップ間接続部）が、
複数個（図１では４個のみ図示）形成されている。子チ
ップ１は、外部接続パッドＥを有しておらず、したがっ
て、専ら、親チップ２を介してのみアクセスが可能であ
る。
【００２５】子チップ１は、たとえば、高耐圧プロセス
で作製されたフラッシュメモリＩＣであり、内部にフラ
ッシュメモリ回路を有している。これに対して、親チッ
プ２は、通常のロジックＩＣであり、フラッシュメモリ
ＩＣよりも耐圧の低い構成となっている。
で作製されたフラッシュメモリＩＣであり、内部にフラ
ッシュメモリ回路を有している。これに対して、親チッ
プ２は、通常のロジックＩＣであり、フラッシュメモリ
ＩＣよりも耐圧の低い構成となっている。
【００２６】子チップ１のチップ接続パッドＰＤ上に
は、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀
またはイリジウムからなるバンプＢがそれぞれ形成され
ていて、チップ間接続部材をなす金属隆起部を構成して
いる。
は、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀
またはイリジウムからなるバンプＢがそれぞれ形成され
ていて、チップ間接続部材をなす金属隆起部を構成して
いる。
【００２７】子チップ１は、表面１１を親チップ２の表
面２１に対向させた状態で親チップ２に接合されてい
る。この接合は、バンプＢを接合領域１５のチップ接続
パッドＰＭにそれぞれ当接させた状態で、親チップ２と
子チップ１とを相互に圧着することにより達成される。
この圧着の際、必要に応じて親チップ２および／または
子チップ１に超音波振動を与えることにより、バンプＢ
とチップ接続パッドＰＭとの確実な接合が達成される。
面２１に対向させた状態で親チップ２に接合されてい
る。この接合は、バンプＢを接合領域１５のチップ接続
パッドＰＭにそれぞれ当接させた状態で、親チップ２と
子チップ１とを相互に圧着することにより達成される。
この圧着の際、必要に応じて親チップ２および／または
子チップ１に超音波振動を与えることにより、バンプＢ
とチップ接続パッドＰＭとの確実な接合が達成される。
【００２８】図３は、上記のマルチチップ型半導体装置
の電気的構成を説明するためのブロック図である。親チ
ップ２と子チップ１とは、チップ接続パッドＰＭ，ＰＤ
およびバンプＢを介して接続されている。子チップ１の
チップ接続パッドＰＤのなかには、内部のフラッシュメ
モリ回路１０（内部回路）のテスト端子Ａ５に接続され
たチップ接続パッドＰＤtがある。テスト端子Ａ５は、
たとえば、アドレス端子を兼ねていてもよい。
の電気的構成を説明するためのブロック図である。親チ
ップ２と子チップ１とは、チップ接続パッドＰＭ，ＰＤ
およびバンプＢを介して接続されている。子チップ１の
チップ接続パッドＰＤのなかには、内部のフラッシュメ
モリ回路１０（内部回路）のテスト端子Ａ５に接続され
たチップ接続パッドＰＤtがある。テスト端子Ａ５は、
たとえば、アドレス端子を兼ねていてもよい。
【００２９】チップ接続パッドＰＤtと接続される親チ
ップ２のチップ接続パッドＰＭtは、メタル配線ＭＷを
介して、外部接続パッドＥt（外部接続パッドＥの１
つ）に接続されている。メタル配線ＭＷは、ダイオード
などの素子が附属しておらず、親チップ２の内部回路で
あるロジック回路２０とは接続されていない独立した配
線であり、したがって、チップ接続パッドＰＤtをリー
ドフレーム１４１（複数のリードフレーム１４の一つ）
に直接接続するものである。
ップ２のチップ接続パッドＰＭtは、メタル配線ＭＷを
介して、外部接続パッドＥt（外部接続パッドＥの１
つ）に接続されている。メタル配線ＭＷは、ダイオード
などの素子が附属しておらず、親チップ２の内部回路で
あるロジック回路２０とは接続されていない独立した配
線であり、したがって、チップ接続パッドＰＤtをリー
ドフレーム１４１（複数のリードフレーム１４の一つ）
に直接接続するものである。
【００３０】親チップ２と子チップ１とを接合してマル
チチップ型半導体装置を組み立てた後に、子チップ１の
内部のフラッシュメモリ回路１０をテストモードに設定
するときには、リードフレーム１４１から高電圧が印加
される。これにより、メタル配線ＭＷ、外部接続パッド
Ｅt、チップ接続パッドＰＭt，ＰＤtおよびバンプＢを
介してテスト端子Ａ５に高電圧が印加され、フラッシュ
メモリ回路１０は、動作テストのためのテストモードに
移行する。このとき、メタル配線ＭＷは、親チップ２の
内部のロジック回路２０とは独立して形成されているの
で、テストモードへの移行のために印加される高電圧
は、親チップ２の耐圧による制限を受けることがない。
チチップ型半導体装置を組み立てた後に、子チップ１の
内部のフラッシュメモリ回路１０をテストモードに設定
するときには、リードフレーム１４１から高電圧が印加
される。これにより、メタル配線ＭＷ、外部接続パッド
Ｅt、チップ接続パッドＰＭt，ＰＤtおよびバンプＢを
介してテスト端子Ａ５に高電圧が印加され、フラッシュ
メモリ回路１０は、動作テストのためのテストモードに
移行する。このとき、メタル配線ＭＷは、親チップ２の
内部のロジック回路２０とは独立して形成されているの
で、テストモードへの移行のために印加される高電圧
は、親チップ２の耐圧による制限を受けることがない。
【００３１】ロジック回路２０は、たとえば、フラッシ
ュメモリ回路１０に対して読出、書込および消去を行う
ための駆動回路と、フラッシュメモリ回路１０の動作テ
ストのためのテスト回路とを有していてもよい。この場
合、テスト回路は、たとえば、子チップ１の入出力信号
を親チップ２の内部回路を通過させて外部接続端子（リ
ードフレーム１４）との間で授受させるための切り換え
回路（バイパス回路）を含む。
ュメモリ回路１０に対して読出、書込および消去を行う
ための駆動回路と、フラッシュメモリ回路１０の動作テ
ストのためのテスト回路とを有していてもよい。この場
合、テスト回路は、たとえば、子チップ１の入出力信号
を親チップ２の内部回路を通過させて外部接続端子（リ
ードフレーム１４）との間で授受させるための切り換え
回路（バイパス回路）を含む。
【００３２】このマルチチップ型半導体装置は、使用時
には、プリント配線基板３０上に実装される。プリント
配線基板３０には、ロジック回路２０の所定の端子ａに
接続された外部接続パッドＥ１（複数の外部接続パッド
Ｅのうちの１つ）に対応したリードフレーム１４２（リ
ードフレーム１４のうちの１つ）と、上記のリードフレ
ーム１４１とを接続する配線導体３１が形成されてい
る。これにより、使用時には、リードフレーム１４１，
１４２および配線導体３１を介して、親チップ２のロジ
ック回路２０と子チップ１の内部のフラッシュメモリ回
路１０とが接続されることになり、親チップ２のロジッ
ク回路２０から子チップ１の内部のフラッシュメモリ回
路１０のアドレス端子を兼ねるテスト端子Ａ５に、アド
レス信号を入力することができる。
には、プリント配線基板３０上に実装される。プリント
配線基板３０には、ロジック回路２０の所定の端子ａに
接続された外部接続パッドＥ１（複数の外部接続パッド
Ｅのうちの１つ）に対応したリードフレーム１４２（リ
ードフレーム１４のうちの１つ）と、上記のリードフレ
ーム１４１とを接続する配線導体３１が形成されてい
る。これにより、使用時には、リードフレーム１４１，
１４２および配線導体３１を介して、親チップ２のロジ
ック回路２０と子チップ１の内部のフラッシュメモリ回
路１０とが接続されることになり、親チップ２のロジッ
ク回路２０から子チップ１の内部のフラッシュメモリ回
路１０のアドレス端子を兼ねるテスト端子Ａ５に、アド
レス信号を入力することができる。
【００３３】なお、フラッシュメモリ回路１０のテスト
端子Ａ５以外の端子と、ロジック回路１０の端子ａ以外
の端子との相互接続は、専ら、チップ接続パッドＰＭ，
ＰＤおよびバンプＢを介するチップ間接続によって達成
されている。したがって、当該マルチチップ型半導体装
置の使用時には、上記のチップ間接続とプリント配線基
板３０上の配線導体３１を介する外部配線とにより、フ
ラッシュメモリ回路１０とロジック回路２０との電気接
続が達成されることになる。
端子Ａ５以外の端子と、ロジック回路１０の端子ａ以外
の端子との相互接続は、専ら、チップ接続パッドＰＭ，
ＰＤおよびバンプＢを介するチップ間接続によって達成
されている。したがって、当該マルチチップ型半導体装
置の使用時には、上記のチップ間接続とプリント配線基
板３０上の配線導体３１を介する外部配線とにより、フ
ラッシュメモリ回路１０とロジック回路２０との電気接
続が達成されることになる。
【００３４】このようにこの実施形態のマルチチップ型
半導体装置は、親チップ２に形成されたメタル配線ＭＷ
を介して、リードフレーム１４１から子チップ１に高電
圧を印加して、この子チップ１の内部のフラッシュメモ
リ回路１０をテストモードに移行させることができる。
これにより、親チップ２が、通常のロジックプロセスで
作製されたものであったとしても、その耐圧を問題とす
ることなく、子チップ１に高電圧を供給することがで
き、子チップ１の内部のフラッシュメモリ回路１０の動
作テストを良好に行うことができる。
半導体装置は、親チップ２に形成されたメタル配線ＭＷ
を介して、リードフレーム１４１から子チップ１に高電
圧を印加して、この子チップ１の内部のフラッシュメモ
リ回路１０をテストモードに移行させることができる。
これにより、親チップ２が、通常のロジックプロセスで
作製されたものであったとしても、その耐圧を問題とす
ることなく、子チップ１に高電圧を供給することがで
き、子チップ１の内部のフラッシュメモリ回路１０の動
作テストを良好に行うことができる。
【００３５】また、この実施形態では、アドレス端子を
兼ねるテスト端子Ａ５と親チップ２の内部の内部のロジ
ック回路２０との接続は、当該半導体装置が実装される
プリント配線基板３０上の配線導体３１を介して達成す
るようにしている。これにより、子チップ１には、テス
ト用の特別の端子をアドレス端子とは別に設ける必要が
ないので、入出力数を削減できる。
兼ねるテスト端子Ａ５と親チップ２の内部の内部のロジ
ック回路２０との接続は、当該半導体装置が実装される
プリント配線基板３０上の配線導体３１を介して達成す
るようにしている。これにより、子チップ１には、テス
ト用の特別の端子をアドレス端子とは別に設ける必要が
ないので、入出力数を削減できる。
【００３６】この発明の実施形態の説明は、以上のとお
りであるが、この発明は、他の形態で実施することも可
能である。たとえば、上述の実施形態では、ロジック回
路２０が形成された親チップ２上にフラッシュメモリ回
路１０が形成された子チップ１を重ねたチップ・オン・
チップ構造のマルチチップ型半導体装置が構成されてい
るが、親チップ２および子チップ１の各内部回路の組合
せは、上記の組合せ以外であってもよい。また、親チッ
プ２の表面に子チップ１の裏面（活性表層領域とは反対
側の面）を対向させて接合し、チップ接続パッド間の接
続をワイヤボンディングにより行う構成のチップ・オン
・チップ構造の装置にも、この発明を適用することが可
能である。また、ワイヤボンディングにより半導体チッ
プ間が接続される場合には、必ずしもチップ・オン・チ
ップ構造をとる必要はない。さらに、配線基板上に複数
の半導体チップが接合され、この配線基板を介して半導
体チップ間の接続が達成される構成の半導体装置に対し
ても、この発明を適用することが可能である。
りであるが、この発明は、他の形態で実施することも可
能である。たとえば、上述の実施形態では、ロジック回
路２０が形成された親チップ２上にフラッシュメモリ回
路１０が形成された子チップ１を重ねたチップ・オン・
チップ構造のマルチチップ型半導体装置が構成されてい
るが、親チップ２および子チップ１の各内部回路の組合
せは、上記の組合せ以外であってもよい。また、親チッ
プ２の表面に子チップ１の裏面（活性表層領域とは反対
側の面）を対向させて接合し、チップ接続パッド間の接
続をワイヤボンディングにより行う構成のチップ・オン
・チップ構造の装置にも、この発明を適用することが可
能である。また、ワイヤボンディングにより半導体チッ
プ間が接続される場合には、必ずしもチップ・オン・チ
ップ構造をとる必要はない。さらに、配線基板上に複数
の半導体チップが接合され、この配線基板を介して半導
体チップ間の接続が達成される構成の半導体装置に対し
ても、この発明を適用することが可能である。
【００３７】さらに、上記の実施形態では、親チップ２
および子チップ１は、いずれもシリコンからなるチップ
であることとしたが、シリコンの他にも、ガリウム砒素
半導体やゲルマニウム半導体などの他の任意の半導体材
料を用いた半導体チップをこの発明の半導体装置に適用
することができる。この場合に、第１の半導体チップと
第２の半導体チップとの半導体材料は、同じでもよいし
異なっていてもよい。
および子チップ１は、いずれもシリコンからなるチップ
であることとしたが、シリコンの他にも、ガリウム砒素
半導体やゲルマニウム半導体などの他の任意の半導体材
料を用いた半導体チップをこの発明の半導体装置に適用
することができる。この場合に、第１の半導体チップと
第２の半導体チップとの半導体材料は、同じでもよいし
異なっていてもよい。
【００３８】また、上述の実施形態では、子チップ１に
バンプＢを設けているが、親チップ２に同様のバンプを
設けてもよく、親チップ２および子チップ１の両方にバ
ンプを設けて、バンプ同士を接合することによって親チ
ップ２と子チップ１とのチップ・オン・チップ接合が達
成されていてもよい。
バンプＢを設けているが、親チップ２に同様のバンプを
設けてもよく、親チップ２および子チップ１の両方にバ
ンプを設けて、バンプ同士を接合することによって親チ
ップ２と子チップ１とのチップ・オン・チップ接合が達
成されていてもよい。
【００３９】さらに、上記の実施形態では、親チップ２
の表面２１に１つの子チップ１が接合される場合につい
て説明したが、親チップ２の表面２１に２つ以上の子チ
ップを接合するようにしてもよい。
の表面２１に１つの子チップ１が接合される場合につい
て説明したが、親チップ２の表面２１に２つ以上の子チ
ップを接合するようにしてもよい。
【００４０】その他、特許請求の範囲に記載された事項
の範囲で種々の設計変更を施すことが可能である。
の範囲で種々の設計変更を施すことが可能である。
【図１】この発明の一実施形態に係るマルチチップ型半
導体装置の分解斜視図である。
導体装置の分解斜視図である。
【図２】上記マルチチップ型半導体装置の断面図であ
る。
る。
【図３】上記マルチチップ型半導体装置の電気的構成を
示すブロック図である。
示すブロック図である。
【図４】従来のマルチチップ型半導体装置の構成を示す
平面図(a)、および底面図(b)である。
平面図(a)、および底面図(b)である。
１ 子チップ ２ 親チップ １４ リードフレーム（外部接続端子） １０ フラッシュメモリ回路 ２０ ロジック回路 ４０ パッケージ Ｂ バンプ ＰＤ チップ接続パッド ＰＤt チップ接続パッド（テスト用） ＰＭ チップ接続パッド ＰＭt チップ接続パッド（テスト用） Ｅ 外部接続パッド Ｅt 外部接続用パッド（テスト用） ＭＷ メタル配線 Ａ５ テスト端子
Claims (2)
- 【請求項１】第１の半導体チップと第２の半導体チップ
とをパッケージ内で相互接続して構成されるマルチチッ
プ型半導体装置であって、 上記第１の半導体チップは、上記第２の半導体チップと
の接続のための複数のチップ間接続部を有しており、 上記第２の半導体チップは、上記第１の半導体チップと
の接続のための複数のチップ間接続部と、上記パッケー
ジ外に引き出される外部接続端子との接続のための外部
接続部と、上記複数のチップ間接続部のうちの少なくと
も１つを上記外部接続部に直接接続するメタル配線とを
有していることを特徴とするマルチチップ型半導体装
置。 - 【請求項２】上記第１の半導体チップは、高電圧の印加
を前提として高耐圧プロセスで作製されたものであり、 上記第２の半導体チップは、上記第１の半導体チップよ
りも耐圧の低いものであることを特徴とする請求項１記
載のマルチチップ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13920599A JP3718370B2 (ja) | 1999-05-19 | 1999-05-19 | マルチチップ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13920599A JP3718370B2 (ja) | 1999-05-19 | 1999-05-19 | マルチチップ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332193A true JP2000332193A (ja) | 2000-11-30 |
| JP3718370B2 JP3718370B2 (ja) | 2005-11-24 |
Family
ID=15240003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13920599A Expired - Fee Related JP3718370B2 (ja) | 1999-05-19 | 1999-05-19 | マルチチップ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3718370B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103793A1 (fr) * | 2001-06-07 | 2002-12-27 | Renesas Technology Corp. | Dispositif a semi-conducteurs et procede de fabrication associe |
| JP2003017655A (ja) * | 2001-07-04 | 2003-01-17 | Matsushita Electric Ind Co Ltd | 半導体実装体およびそれを用いた半導体装置 |
| JP2008010759A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
-
1999
- 1999-05-19 JP JP13920599A patent/JP3718370B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8524534B2 (en) | 2001-06-07 | 2013-09-03 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US7042073B2 (en) | 2001-06-07 | 2006-05-09 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| CN100407422C (zh) * | 2001-06-07 | 2008-07-30 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
| US7531441B2 (en) | 2001-06-07 | 2009-05-12 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| US7859095B2 (en) | 2001-06-07 | 2010-12-28 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
| US8278147B2 (en) | 2001-06-07 | 2012-10-02 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| WO2002103793A1 (fr) * | 2001-06-07 | 2002-12-27 | Renesas Technology Corp. | Dispositif a semi-conducteurs et procede de fabrication associe |
| US8653655B2 (en) | 2001-06-07 | 2014-02-18 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US8952527B2 (en) | 2001-06-07 | 2015-02-10 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US9613922B2 (en) | 2001-06-07 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2003017655A (ja) * | 2001-07-04 | 2003-01-17 | Matsushita Electric Ind Co Ltd | 半導体実装体およびそれを用いた半導体装置 |
| JP4631223B2 (ja) * | 2001-07-04 | 2011-02-16 | パナソニック株式会社 | 半導体実装体およびそれを用いた半導体装置 |
| JP2008010759A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置および半導体装置の製造方法 |
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|---|---|
| JP3718370B2 (ja) | 2005-11-24 |
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