DE10231641A1

DE10231641A1 - Halbleiterschaltung und Halbleitervorrichtung

Info

Publication number: DE10231641A1
Application number: DE10231641A
Authority: DE
Inventors: Takashi Tatsumi; Junji Mori; Hiroki Sugano
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-11-12
Filing date: 2002-07-12
Publication date: 2003-05-28
Also published as: JP3929289B2; TW559669B; KR100484708B1; CN1251320C; US6646952B2; JP2003152520A; US20030090301A1; KR20030040009A; CN1419274A

Abstract

Die Halbleiterschaltung beinhaltet eine Ansteuerungseinrichtung (D1), der ein Signal (E1) eingegeben wird, eine Ansteuerungseinrichtung (D2), der ein Signal (E2) eingegeben wird, und eine Ansteuerungseinrichtung (D3), deren Eingangsanschluss mit den Ausgangsanschlüssen der beiden Ansteuerungseinrichtungen (D1, D2) verbunden ist, und deren Ausgangsanschluss mit den Eingangsanschlüssen der beiden Ansteuerungseinrichtungen (D1, D2) verbunden ist.

Description

Die Erfindung betrifft eine Halbleiterschaltung und eine Halbleitervorrichtung, welche die Ansteuerungsleistung und den Leistungsumsatz optimieren, und die für ein SiP (System in einem Gehäuse) verwendet werden.
Fig. 11 zeigt eine Teilschnittansicht eines Aufbaus eines bekannten SiP. Gemäß Fig. 11 ist ein Chip mit einer darauf ausgebildeten Logikschaltung ("logic chip") 2000 auf einem nachstehend mit Chipunterlage bezeichneten die pad 3000 mit einem SiP 1100 bereitgestellt. Ein Chip mit einem darauf ausgebildeten Speicher wie etwa einem DRAM ("Speicherchip") 1000 ist auf diesem Logikchip 2000 befestigt.
Sowohl der Speicherchip 1000 als auch der Logikchip 2000 sind mit einer (nicht gezeigten) Unterlage versehen, die mit einer auf jedem Chip ausgebildeten Eingangs-/Ausgangsschaltung verbunden ist. Zur elektrischen Verbindung zwischen dem Speicherchip 1000 und dem Logikchip 2000 sind die auf beiden Chips bereitgestellten Unterlagen miteinander über einen Draht 5000b verbunden. Zur elektrischen Verbindung zwischen dem SiP 1100 und der (nicht gezeigten) Außenwelt ist die auf dem Logikchip 2000 bereitgestellte Unterlage mit einer inneren Zuleitung 7000 über einen Draht 5000a verbunden. Mit anderen Worten, die Eingangs-/Ausgangssignale des Speicherchips 1000 werden über den Logikchip 2000 in den Draht 5000a eingegeben bzw. von diesem ausgegeben, ohne unmittelbar in ein Gehäuse eingegeben bzw. von diesem ausgegeben zu werden.
Wenn der Speicherchip 1000 bzw. der Logikchip 2000 im Waferzustand getestet werden, werden die Eingangs-/Ausgangssignale des Speicherchips 1000 und des Logikchips 2000 unmittelbar von den jeweiligen Unterlagen in die getestete Vorrichtung eingegeben bzw. von dieser ausgegeben. Daher wird die Last groß, und es wird nötig, die Eingangs-/Ausgangsansteuerungsleistung abzusichern, um dem Test standzuhalten.
Wenn lediglich der Speicherchip 1000 und der Logikchip 2000 in ein Gehäuse wie das SiP 1100 verpackt werden, existiert in jeder Eingangs-/Ausgangsschaltung von jedem Chip eine Überschussansteuerungsleistung, die einen Chip außerhalb ansteuert.
Während der normalen Verwendung des SiP 1100 ist die Last des Drahtes 5000b zwischen den Chips jedoch gering. Daher wird lediglich die Ansteuerungsleistung benötigt, welche die Last von dem Speicherchip 1000 zu dem Logikchip 2000, oder von dem Logikchip 2000 zu dem Speicherchip 1000 ansteuern kann.
Bei dem vorstehend beschriebenen bekannten SiP 1100 muss ein Chip mit einer Eingangs-/Ausgangsschaltung, welche das außerhalb befindliche Gehäuse nicht ansteuern braucht, nicht die Ansteuerungsleistung aufweisen, welche die Last des sich außerhalb befindlichen Gehäuses ansteuert. Wenn andererseits diese Ansteuerungsleistung gehalten wird, wird der Leistungsumsatz größer.
Wenn die für den Testvorgang nötige Ansteuerungsleistung abgesichert wird, wirft dies das Problem auf, dass der Leistungsumsatz größer als die für den normalen Gebrauch benötigte Ansteuerungsleistung wird.

Demzufolge liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine Halbleiterschaltung anzugeben, welche zur Optimierung der Ansteuerungsleistung und des Leistungsumsatzes befähigt ist, indem die Ansteuerungsleistung einer Eingangs-/Ausgangsschaltung zu einem Testzeitpunkt und einem Zeitpunkt der normalen Verwendung verändert wird.

Die Halbleiterschaltung gemäß einer Ausgestaltung der Erfindung umfasst eine Pufferschaltung und eine Eingangs-/Ausgangsschaltung, die Pufferschaltung umfasst dabei eine erste Steuereinrichtung, der ein erstes Signal, welches zum Zeitpunkt einer Datenausgabe aktivierend und zum Zeitpunkt einer Dateneingabe deaktivierend wird, und ein zweites Signal, welches in einen Testmodus umgeschaltet wird, eingegeben wird, und die ein drittes Signal ausgibt; und eine zweite Steuereinrichtung, der das erste Signal und ein invertiertes Signal des zweiten Signals eingegeben wird, und die ein viertes Signal ausgibt, und die Eingabe-/Ausgabeschaltung umfasst dabei eine erste Ansteuerungseinrichtung, der das dritte Signal eingegeben wird; eine zweite Ansteuerungseinrichtung, der das vierte Signal eingegeben wird; und eine dritte Ansteuerungseinrichtung, deren Eingangsanschluss mit den Ausgangsanschlüssen der ersten Ansteuerungseinrichtung und der zweiten Ansteuerungseinrichtung verbunden ist, und deren Ausgangsanschluss mit den Eingangsanschlüssen der ersten Ansteuerungseinrichtung und der zweiten Ansteuerungseinrichtung verbunden ist.

Die Halbleiterschaltung gemäß einer weiteren Ausgestaltung der Erfindung umfasst eine Pufferschaltung und eine Eingangs-/Ausgangsschaltung, die Pufferschaltung umfasst dabei eine erste Steuereinrichtung, der ein erstes Signal, welches zum Zeitpunkt einer Datenausgabe aktivierend und zum Zeitpunkt einer Dateneingabe deaktivierend wird, und ein zweites Signal, welches in einen Testmodus umgeschaltet wird, eingegeben wird, und die ein drittes Signal ausgibt; und eine zweite Steuereinrichtung, der das erste Signal eingegeben wird, und die ein viertes Signal ausgibt, und die Eingabe-/Ausgabeschaltung umfasst dabei eine erste Ansteuerungseinrichtung, der das dritte Signal eingegeben wird; eine zweite Ansteuerungseinrichtung, der das vierte Signal eingegeben wird; und eine dritte Ansteuerungseinrichtung, deren Eingangsanschluss mit den Ausgangsanschlüssen der ersten Ansteuerungseinrichtung und der zweiten Ansteuerungseinrichtung verbunden ist, und deren Ausgangsanschluss mit den Eingangsanschlüssen der ersten Ansteuerungseinrichtung und der zweiten Ansteuerungseinrichtung verbunden ist.

Die Halbleitervorrichtung nach einer weiteren erfindungsgemäßen Ausgestaltung umfasst die erfindungsgemäße Halbleiterschaltung.

Weitere Einzelheiten und Merkmale der Erfindung werden aus der nachstehenden Beschreibung unter Bezugnahme auf die beiliegende Zeichnung näher ersichtlich. Es zeigen:
Fig. 1 eine Draufsicht eines Teils eines Aufbaus eines SiP gemäß einem ersten Ausführungsbeispiel der Erfindung,
Fig. 2 eine Eingangs-/Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel der Erfindung,
Fig. 3 ein Schaltbild einer Pufferschaltung gemäß dem ersten Ausführungsbeispiel der Erfindung,
Fig. 4 ein Schaltbild einer Pufferschaltung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
Fig. 5 ein Schaltbild einer Pufferschaltung gemäß einem dritten Ausführungsbeispiel der Erfindung,
Fig. 6 ein Eingangs-/Ausgangsschaltbild gemäß einem vierten Ausführungsbeispiel der Erfindung,
Fig. 7 ein Schaltbild einer Pufferschaltung gemäß dem vierten Ausführungsbeispiel der Erfindung,
Fig. 8 ein Schaltbild einer Pufferschaltung gemäß einem fünften Ausführungsbeispiel der Erfindung,
Fig. 9 ein Schaltbild einer Pufferschaltung gemäß einem sechsten Ausführungsbeispiel der Erfindung,
Fig. 10 eine Draufsicht eines Teils eines Aufbaus eines SiP gemäß einem siebten Ausführungsbeispiel der Erfindung, und
Fig. 11 eine Teilschnittansicht eines Aufbaus eines bekannten SiP.
Ausführungsbeispiele der Halbleiterschaltung und der Halbleitervorrichtung werden nachstehend unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben. Es wird angemerkt, dass die Erfindung nicht auf diese Ausführungsbeispiele beschränkt ist.
Fig. 1 zeigt eine Teildraufsicht eines Aufbaus eines SiP 10 gemäß einem ersten Ausführungsbeispiel der Erfindung. Gemäß Fig. 1 umfasst dieses SiP 10 einen auf einer Chipunterlage 3 bereitgestellten Logikchip 2. Ein Speicherchip 1 ist auf diesem Logikchip 2 befestigt. Eine Eingangs-/Ausgangsschaltung 13a ist auf diesem Speicherchip 1 ausgebildet. Eine Unterlage 11a, die mit der Eingangs-/Ausgangsschaltung 13a verbunden ist, ist ebenfalls auf diesem Speicherchip 1 bereitgestellt. Es wird angemerkt, dass die Unterlage 11a sowie die Eingangs-/Ausgangsschaltung 13a in Vielzahl bereitgestellt werden können.
Eine Eingangs-/Ausgangsschaltung 23a ist auf dem Logikchip 2 ausgebildet. Eine Unterlage 21a, die mit dieser Eingangs-/Ausgangsschaltung 23a verbunden ist, ist auf diesem Logikchip 2 bereitgestellt. Es wird angemerkt, dass die Unterlagen 21a sowie die Eingangs-/Ausgangsschaltung 23a in Vielzahl bereitgestellt werden können. Eine Unterlage 22a ist beispielsweise mit einer weiteren Eingangs-/Ausgangsschaltung verbunden.
Zur elektrischen Verbindung zwischen dem Speicherchip 1 und dem Logikchip 2 sind die auf den jeweiligen Chips bereitgestellten Unterlagen 11a und 22a miteinander über einen Draht 5b verbunden. Zur elektrischen Verbindung zwischen dem SiP 10 und der (nicht gezeigten) Außenwelt ist die auf dem Logikchip 2 bereitgestellte Unterlage 21a mit einer inneren Zuleitung 7 über einen Draht 5a verbunden.
Fig. 2 zeigt ein Schaltbild der Eingangs-/Ausgangsschaltung gemäß dem ersten Ausführungsbeispiel der Erfindung. Das dabei gezeigte Schaltbild kann das Schaltbild der Eingangs-/Ausgangsschaltung 13a oder der Eingangs-/Ausgangsschaltung 23a sein. Gemäß Fig. 2 ist die Eingangs-/Ausgangsschaltung mit einer Ansteuerungseinrichtung D1 versehen, der ein Signal E1 eingegeben wird, sowie mit einer Ansteuerungseinrichtung D2, der ein Signal E2 eingegeben wird.
Hierbei ist eine Ansteuerungseinrichtung D3 bereitgestellt, deren Eingangsanschluss mit den Ausgangsanschlüssen der Ansteuerungseinrichtungen D1 bzw. D2 verbunden ist, und deren Ausgangsanschluss mit den Eingangsanschlüssen der Ansteuerungseinrichtungen D1 bzw. D2 verbunden ist. Die Ansteuerungsleistung der Ansteuerungseinrichtung D1 ist größer eingestellt als die der Ansteuerungseinrichtung D2. Die Ansteuerungseinrichtung D1 weist eine Ansteuerungsleistung auf, die ausreichend genug ist, um eine nicht gezeigte Testeinrichtung anzusteuern. Die Ansteuerungseinrichtung D2 weist eine Ansteuerungsleistung auf, die ausreichend genug ist, um die Eingangs-/Ausgangsleitung anzusteuern, die aber keine Ansteuerungsleistung zum Ansteuern der Testeinrichtung aufweist.
Fig. 3 zeigt ein Schaltbild einer Pufferschaltung gemäß dem ersten Ausführungsbeispiel. Gemäß Fig. 3 umfasst die Pufferschaltung eine AND-Schaltung 30, der ein Ausgabeaktivierungssignal 1 und ein Modussignal 1 eingegeben werden, welche von in dem Speicherchip 1 bzw. dem Logikchip 2 bereitgestellten nicht gezeigten internen Schaltungen ausgegeben werden. Das Ausgabeaktivierungssignal 1 ist ein Signal, das aktivierend wird, wenn Daten von jeder der Eingabe-/Ausgabeschaltungen 13a und 23a ausgegeben werden, und das deaktivierend wird, wenn keine Daten ausgegeben werden. Das Modussignal 1 ist ein Signal, das in einen Testmodus umgeschaltet wird. Dabei wird außerdem eine AND-Schaltung 31 bereitgestellt, in der das Ausgabeaktivierungssignal 1 sowie ein invertiertes Signal des Modussignals 1 eingegeben werden, wie sie von den in dem Speicherchip 1 bzw. dem Logikchip 2 bereitgestellten internen Schaltungen ausgegeben werden. Es wird angemerkt, dass die auf der Pufferschaltung bereitgestellten Schaltungen nicht auf die AND- Schaltungen 30 und 31 beschränkt sind, und es können Steuereinrichtungen mit ähnlichen Funktionen bereitgestellt werden.
Nachstehend wird die Betriebsweise der in den Fig. 2 und 3 gezeigten Schaltungen beschrieben. Falls während des Testvorgangs das Modussignal 1 auf hohem logischen Pegel ("H-Pegel") liegt, und das Ausgabeaktivierungssignal 1 ebenfalls auf H-Pegel liegt, dann gibt die AND-Schaltung 30 das Signal E1 auf H-Pegel und die AND-Schaltung 31 das Signal E2 auf niederem logischen Pegel ("L-Pegel") aus. Falls das Modussignal 1 auf H-Pegel liegt, und das Ausgabeaktivierungssignal auf L-Pegel liegt, dann gibt die AND-Schaltung 30 das Signal E1 auf L-Pegel und die AND-Schaltung 31 das Signal E2 ebenfalls auf L-Pegel aus. Wenn das Signal E1 auf H-Pegel ausgegeben wird, wird die Ansteuerungseinrichtung D1 angesteuert, damit sie das Signal GUT gemäß Fig. 2 ausgibt. Mit anderen Worten, die Testeinrichtung wird mit der Ansteuerungsleistung der Ansteuerungseinrichtung D1 versorgt.
Falls das Modussignal 1 während des normalen Gebrauchs auf L-Pegel liegt, und das Ausgabeaktivierungssignal 1 auf H-Pegel liegt, dann gibt die AND-Schaltung 30 das Signal E1 auf L-Pegel aus, und die AND-Schaltung 31 gibt das Signal E2 auf H-Pegel aus. Falls das Modussignal 1 auf L-Pegel liegt, und das Ausgabeaktivierungssignal 1 auf L-Pegel liegt, dann gibt die AND-Schaltung 30 das Signal E1 auf L-Pegel aus, und die AND-Schaltung 31 gibt das Signal E2 auf L-Pegel aus. Wenn das Signal E2 auf H- Pegel ausgegeben wird, wird die Ansteuerungseinrichtung D2 angesteuert, damit sie das Signal OUT gemäß Fig. 2 ausgibt. Mit anderen Worten, die Eingangs-/Ausgangsschaltungen 13a und 23a werden auf der Grundlage der Ansteuerung der Ansteuerungseinrichtung D2 angesteuert, aber die Testeinrichtung wird nicht angesteuert.
Wenn Signale in die Eingabe-/Ausgabeschaltungen 13a und 23a von außerhalb des Chips eingegeben werden, arbeitet die Ansteuerungseinrichtung D3 zur Eingabe dieser Signale geradewegs von den Eingabe-/Ausgabeschaltungen 13a und 23a nach Innen.
Gemäß vorstehender Beschreibung ist der Speicherchip 1 auf dem Logikchip 2 angebracht. Es liegt jedoch keine Beschränkung auf diesen Fall vor. Der Chip 1 kann ebenfalls auf der Chipunterlage 3 parallel angebracht sein.
Gemäß vorstehender Beschreibung sind die beiden Chips durch eine Drahtverbindung verbunden. Es gibt jedoch keine Beschränkung auf diesen Fall. Die Chips können auf Stoß oder durch eine Flipchipverbindung verbunden sein.
Gemäß dem ersten Ausführungsbeispiel wird der Pegel des Modussignals 1 zum Testzeitpunkt und dem Zeitpunkt der normalen Verwendung umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtungen D1 und D2 der Eingangs-/Ausgangsschaltungen 13a und 23a werden auf Grundlage dieser Pegelveränderung umgeschaltet. Daher ist es möglich, eine optimale Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs auszuwählen. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Fig. 4 zeigt ein Schaltbild einer Pufferschaltung gemäß einem zweiten Ausführungsbeispiel. Diese Pufferschaltung umfasst ein Steuerregister 53, das mit den in einem (nicht gezeigten) Speicherchip und einem (nicht gezeigten) Logikchip bereitgestellten inneren Schaltungen verbunden ist, ähnlich zu den jeweils in Fig. 1 gezeigten.
So ist eine AND-Schaltung 50 bereitgestellt, der ein von den internen Schaltungen ausgegebenes Ausgabeaktivierungssignal 2 und eine Ausgabe des Steuerregisters 53 eingegeben wird. Die AND-Schaltung 50 gibt das Signal E1 aus. Außerdem ist eine AND-Schaltung 51 bereitgestellt, in der das Ausgabeaktivierungssignal 2 und ein invertiertes Signal der Ausgabe des Steuerregisters 53 eingegeben wird. Die AND-Schaltung 51 gibt das Signal E2 aus. Die Signale E1 und E2 werden den Ansteuerungseinrichtungen dieser Eingabe-/Ausgabeschaltungen eingegeben.
Das Ausgabeaktivierungssignal 2 wird aktivierend, wenn Daten von Eingabe-/Ausgabeschaltungen ähnlich zu der in Fig. 2 gezeigten ausgegeben werden, und sie wird deaktivierend, wenn es keine Datenausgabe gibt.
Es wird angemerkt, dass die auf der Pufferschaltung bereitgestellten Stromkreise nicht auf die AND- Schaltungen 50 und 51 beschränkt sind, und es können Steuereinrichtungen mit ähnlichen Funktionen bereitgestellt werden.
Nachstehend wird die Betriebsweise der Eingangs-/Ausgangsschaltungen sowie der in Fig. 4 gezeigten Pufferschaltung beschrieben. Falls während des Testvorgangs die Ausgabe des Steuerregisters 53 auf H- Pegel liegt, und das Ausgabeaktivierungssignal 2 sich auf H-Pegel befindet, dann gibt die AND-Schaltung 50 das Signal E1 auf H-Pegel aus, und die AND-Schaltung 51 gibt das Signal E2 auf L-Pegel aus. Falls sich die Ausgabe des Steuerregisters 53 auf H-Pegel befindet, und das Ausgabeaktivierungssignal 2 sich auf L-Pegel befindet, dann gibt die AND-Schaltung 50 das Signal E1 auf L-Pegel aus, und die AND-Schaltung 51 gibt das Signal E2 auf L-Pegel aus. Wenn das Signal E1 auf H-Pegel ausgegeben wird, wird die Ansteuerungseinrichtung D1 zur Ausgabe des Signals OUT gemäß Fig. 2 angesteuert. Mit anderen Worten, die Testeinrichtung wird mit der Ansteuerungsleistung der Ansteuerungseinrichtung D1 versehen.
Falls sich während des normalen Gebrauchs die Ausgabe des Steuerregisters 53 auf L-Pegel befindet, und das Ausgabeaktivierungssignal 2 auf H-Pegel liegt, dann gibt die AND-Schaltung 50 das Signal E1 auf L-Pegel aus, und die AND-Schaltung 51 gibt das Signal E2 auf H-Pegel aus. Falls sich die Ausgabe des Steuerregisters 53 auf dem L-Pegel befindet, und das Ausgabeaktivierungssignal 2 auf dem L-Pegel liegt, dann gibt die AND-Schaltung 50 das Signal E1 auf dem L-Pegel aus, und die AND-Schaltung 51 gibt das Signal E2 auf dem L-Pegel aus. Wenn das Signal E2 auf H-Pegel ausgegeben wird, wird die Ansteuerungseinrichtung D2 zur Ausgabe des Signals OUT in den vorstehend beschriebenen Eingangs-/Ausgangsschaltungen angesteuert. Mit anderen Worten, die Eingabe-/Ausgabeschaltungen werden auf der Grundlage der Ansteuerung der Ansteuerungseinrichtung D2 angesteuert, aber die Testeinrichtung wird nicht angesteuert.
Gemäß vorstehender Beschreibung sind die beiden Chips durch Drahtverbindung verbunden. Es gibt jedoch keine Einschränkung auf diesen Fall. Die Chips können auf Stoß durch eine Flipchipverbindung verbunden sein.
Gemäß dem zweiten Ausführungsbeispiel wird der Pegel des Steuerregisters 53 zum Testzeitpunkt und zum Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtungen D1 und D2 der Eingangs-/Ausgangsschaltungen wird auf der Grundlage dieser Pegelveränderung umgeschaltet. Daher ist es möglich, eine optimale Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs auszuwählen. Folglich wird es möglich, den Leistungsumsatz während des normalen Gebrauchs zu verringern.
Fig. 5 zeigt ein Schaltbild einer Pufferschaltung gemäß einem dritten Ausführungsbeispiel. Diese Pufferschaltung umfasst ein Steuerregister 57, das mit (nicht gezeigten) internen Schaltungen verbunden ist, die in einem (nicht gezeigten) Speicherchip und einem (nicht gezeigten) Logikchip bereitgestellt sind, welche jeweils zu denen in Fig. 1 gezeigten ähnlich sind.
Dabei ist eine Auswahleinrichtung 58 bereitgestellt, der eine Signalausgabe des Steuerregisters 57 eingegeben wird, und ein Modussignal 3 und ein CNT-Signal 1 werden von den internen Schaltungen ausgegeben. Zudem ist eine AND-Schaltung 55 bereitgestellt, der ein von den internen Schaltungen ausgegebenes Ausgabeaktivierungssignal 3 sowie eine Signalausgabe der Auswahleinrichtung 58 eingegeben wird. Die AND-Schaltung 55 gibt das Signal E1 aus. Dabei wird außerdem eine AND-Schaltung 56 bereitgestellt, der das Ausgabeaktivierungssignal 3 und ein invertiertes Signal der Ausgabe der Auswahleinrichtung 58 eingegeben wird. Die AND-Schaltung 55 gibt das Signal E2 aus. Die Signale E1 und E2 werden in die Ansteuerungseinrichtungen der Eingabe-/Ausgabeschaltungen eingegeben.
Das Ausgabeaktivierungssignal 3 wird aktiviert, wenn Daten von zu den in Fig. 2 gezeigten ähnlichen Eingabe-/Ausgabeschaltungen ausgegeben werden, und es wird deaktivierend, wenn es keine Datenausgabe gibt. Das Modussignal 3 ist ein Signal, das in den Testmodus umgeschaltet wird.
Das Modussignal 3 und die Ausgabe des Steuerregisters 57 werden auf der Grundlage des logischen Pegels des CNT-Signals 1 selektiv ausgegeben. Das Modussignal 3 wird beispielsweise ausgewählt, falls das CNT-Signal 1 auf dem H-Pegel liegt, und das Steuerregister 57 wird ausgewählt, falls das CNT-Signal 1 auf dem L-Pegel liegt. Dabei wird angenommen, dass das CNT-Signal 1 auf dem H-Pegel liegt. Es wird mit anderen Worten angenommen, dass das Modussignal 3 ausgewählt wird.
Es wird angemerkt, dass die auf der Pufferschaltung bereitgestellten Stromkreise nicht auf die AND- Schaltungen 55 und 56 beschränkt sind, und Steuereinrichtungen mit ähnlichen Funktionen können bereitgestellt werden.
Die Betriebsweise der in Fig. 5 gezeigten Pufferschaltung und der Eingangs-/Ausgangsschaltung wird nachstehend beschrieben. Falls während des Testvorgangs das Modussignal 3 auf dem H-Pegel liegt, und sich das Ausgabeaktivierungssignal 3 auf dem H-Pegel befindet, dann gibt die AND-Schaltung 55 das Signal E1 auf dem H-Pegel aus, und die AND-Schaltung 56 gibt das Signal E2 auf dem L-Pegel aus. Falls das Modussignal 3 sich auf dem H-Pegel befindet, und das Ausgabeaktivierungssignal 3 auf dem L-Pegel liegt, dann gibt die AND-Schaltung 55 das Signal E1 auf L-Pegel aus, und die AND-Schaltung 56 gibt das Signal E2 auf L-Pegel aus. Wenn das Signal E1 auf H-Pegel ausgegeben wird, wird die Ansteuerungseinrichtung D1 zur Ausgabe des OUT-Signals bei den vorstehend beschriebenen Eingabe-/Ausgabeschaltungen angesteuert. Mit anderen Worten, die Testeinrichtung wird mit der Ansteuerungsleistung der Ansteuerungseinrichtung D1 versehen.
Falls sich während des normalen Gebrauchs das Modussignal 3 auf dem L-Pegel befindet, und das Ausgabeaktivierungssignal 3 auf dem H-Pegel liegt, dann gibt die AND-Schaltung 55 das Signal E1 auf dem L-Pegel aus, und die AND-Schaltung 56 gibt das Signal E2 auf dem H-Pegel aus. Falls sich das Modussignal 3 auf dem L-Pegel befindet, und das Ausgabeaktivierungssignal 2 auf dem L- Pegel liegt, dann gibt die AND-Schaltung 55 das Signal E1 auf L-Pegel aus, und die AND-Schaltung 56 gibt das Signal E2 auf L-Pegel aus. Wenn das Signal E2 auf H-Pegel ausgegeben wird, wird die Ansteuerungseinrichtung D2 zur Ausgabe des Signals OUT gemäß Fig. 2 angesteuert. Mit anderen Worten, die Eingabe-/Ausgabeschaltungen werden auf der Grundlage der Ansteuerung der Ansteuerungseinrichtung D2 angesteuert, aber die Testeinrichtung wird nicht angesteuert.
Gemäß vorstehender Beschreibung sind die beiden Chips durch Drahtverbindung verbunden. Es gibt jedoch keine Einschränkung auf diesen Fall. Die Chips können auf Stoß durch eine Flipchipverbindung verbunden sein.
Gemäß dem dritten Ausführungsbeispiel wird der Pegel des Modussignals 3 zum Testzeitpunkt und zum Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtungen D1 und D2 der Eingangs-/Ausgangsschaltungen wird auf der Grundlage dieser Pegelveränderung umgeschaltet. Daher ist es möglich, eine optimale Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs auszuwählen.
Folglich wird es möglich, den Leistungsumsatz während des normalen Gebrauchs zu verringern.
Fig. 6 zeigt ein Schaltbild einer Eingangs-/Ausgangsschaltung gemäß einem vierten Ausführungsbeispiel der Erfindung. Diese Eingangs-/Ausgangsschaltung wird für einen (nicht gezeigten) Speicherchip und einen (nicht gezeigten) Logikchip ähnlich zu den in Fig. 1 gezeigten verwendet. Diese Eingangs-/Ausgangsschaltung wird mit einer Ansteuerungseinrichtung D5 bereitgestellt, der ein Signal E5 eingegeben wird, sowie einer Ansteuerungseinrichtung D7, der ein Signal E7 eingegeben wird. Dabei wird außerdem eine Ansteuerungseinrichtung D8 bereitgestellt, deren Eingangsanschluss mit Ausgangsanschlüssen der Ansteuerungseinrichtung D5 bzw. D7 verbunden ist, und deren Ausgangsanschluss mit den Eingangsanschlüssen der Ansteuerungseinrichtung D5 bzw. D7 verbunden ist.
Die Ansteuerungsleistung der Ansteuerungseinrichtung D5 ist größer eingestellt als die der Ansteuerungseinrichtung D7. Die Ansteuerungsleistung aus der Summe der Ansteuerungseinrichtung D5 und der Ansteuerungseinrichtung D7 ist derart eingestellt, dass sie ausreichend genug zur Ansteuerung einer (nicht gezeigten) Testeinrichtung ist. Die Ansteuerungseinrichtung D7 weist eine Ansteuerungsleistung auf, die ausreichend genug zur Ansteuerung der Eingangs-/Ausgangsschaltung ist, aber die keine Ansteuerungsleistung zum Ansteuern der Testeinrichtung aufweist.
Fig. 7 zeigt ein Schaltbild einer Pufferschaltung gemäß dem vierten Ausführungsbeispiel. Diese Pufferschaltung umfasst eine AND-Schaltung 70, der ein Ausgangsaktivierungssignal 5 und ein Modussignal 5 eingegeben werden, die von (nicht gezeigten) internen Schaltungen ausgegeben werden, welche in dem Speicherchip und dem Logikchip bereitgestellt sind, die jeweils zu jenen gemäß Fig. 1 ähnlich sind. Die AND-Schaltung 70 gibt ein Signal E5 aus. Dabei ist außerdem eine inverse Schaltung 71 bereitgestellt, der das Ausgangsaktivierungssignal 5 eingegeben wird. Die inverse Schaltung 71 gibt ein Signal E7 aus.
Das Ausgangsaktivierungssignal 5 ist derart, dass es aktivierend wird, wenn Daten von der Eingangs-/Ausgangsschaltung ausgegeben werden, und deaktivierend wird, wenn keine Daten ausgegeben werden. Das Modussignal 5 ist ein Signal, das in einen Testmodus umgeschaltet wird.
Es wird angemerkt, dass die auf der Pufferschaltung bereitgestellten Schaltungen nicht auf die AND-Schaltung 70 und die Inverterschaltung 71 beschränkt sind, und es können Steuereinrichtungen mit ähnlichen Funktionen bereitgestellt werden.
Nachstehend wird die Betriebsweise der in den Fig. 6 und 7 gezeigten Schaltungen beschrieben. Falls sich während des Testvorgangs das Modussignal 5 auf dem H-Pegel befindet und das Ausgangsaktivierungssignal 5 auf dem H-Pegel liegt, dann gibt die AND-Schaltung 70 das Signal E5 auf H-Pegel aus, und die Inverterschaltung 71gibt das Signal E7 auf L-Pegel aus. Falls sich das Modussignal 5 auf H-Pegel befindet, und das Ausgangsaktivierungssignal 5 auf L-Pegel liegt, dann gibt die AND-Schaltung 70 das Signal E5 auf L-Pegel aus, und die Inverterschaltung 71 gibt das Signal E7 auf H-Pegel aus. Wenn die Signale E5 und E7 auf H-Pegel ausgegeben werden, wird eine Ansteuerungsleistung ausgegeben, die gleich der Summe der Ansteuerungsleistungen der Ansteuerungseinrichtungen D5 und D7 ist. Mit anderen Worten, die Testeinrichtung wird mit einer Ansteuerungsleistung angesteuert, die gleich der Summe der Ansteuerungsleistungen der Ansteuerungseinrichtung D5 und D7 ist.
Falls sich während des normalen Gebrauchs das Modussignal 5 auf dem L-Pegel befindet, und das Ausgangsaktivierungssignal 5 auf dem H-Pegel liegt, dann gibt die AND-Schaltung 70 das Signal E5 auf L-Pegel aus, und die Inverterschaltung 71 gibt das Signal E7 auf L- Pegel aus. Falls sich das Modussignal 5 auf L-Pegel befindet, und das Ausgangsaktivierungssignal 5 auf dem L-Pegel liegt, dann gibt die AND-Schaltung 70 das Signal E5 auf L-Pegel aus, und die Inverterschaltung 71 gibt das Signal E7 auf H-Pegel aus. Wenn das Signal E7 auf H-Pegel ausgegeben wird, wird die Ansteuerungseinrichtung D7 zum Ausgeben des in Fig. 6 gezeigten Signals OUT angesteuert. Mit anderen Worten, die Eingangs-/Ausgangsschaltung wird mit der Ansteuerungsleistung der Ansteuerungseinrichtung D7 angesteuert, aber die Testeinrichtung wird nicht angesteuert.
Wenn ein Signal von außerhalb des Chips in die Eingangs-/Ausgangsschaltung eingegeben wird, arbeitet die Ansteuerungseinrichtung D8, um dieses Signal geradewegs von der Eingangs-/Ausgangsschaltung nach innen einzugeben.
Gemäß vorstehender Beschreibung sind die beiden Chips durch Drahtverbindung verbunden. Es gibt jedoch keine Beschränkung auf diesen Fall. Die Chips können auf Stoß durch eine Flipchipverbindung verbunden sein.
Gemäß dem vierten Ausführungsbeispiel wird der Pegel des Modussignals 5 zum Testzeitpunkt und zum Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtungen D5 und D7 der Eingangs-/Ausgangsschaltung wird auf der Grundlage dieser Pegelveränderung umgeschaltet. Daher ist die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Fig. 8 zeigt ein Schaltbild gemäß einem fünften Ausführungsbeispiel der Erfindung. Diese Pufferschaltung ist mit einem Steuerregister 77 versehen, das mit (nicht gezeigten) internen Schaltungen verbunden ist, welche in einem (nicht gezeigten) Speicherchip und einem (nicht gezeigten) Logikchip bereitgestellt sind, die jenen gemäß Fig. 1 ähnlich sind.
Dabei ist außerdem eine AND-Schaltung 73 bereitgestellt, der ein von den internen Schaltungen ausgegebenes Ausgabeaktivierungssignal 7 und eine Signalausgabe des Steuerregisters 77 eingegeben wird. Die AND-Schaltung 73 gibt das Signal E5 aus. Zusätzlich ist eine Inverterschaltung 75 bereitgestellt, der das Ausgabeaktivierungssignal 7 eingegeben wird. Die Inverterschaltung 75 gibt das Signal E7 aus. Die Signale E5 und E7 werden in Ansteuerungseinrichtungen der Eingangs-/Ausgangsschaltung eingegeben.
Das Ausgabeaktivierungssignal 7 ist derart, dass es aktivierend wird, wenn Daten von einer zu der gemäß Fig. 6 ähnlichen Eingabe-/Ausgabeschaltung ausgegeben werden, und es wird deaktivierend, wenn keine Daten ausgegeben werden.
Es wird angemerkt, dass die auf der Pufferschaltung bereitgestellten Schaltungen nicht auf die AND-Schaltung 73 und die Inverterschaltung 75 beschränkt sind, und Steuereinrichtungen mit ähnlichen Funktionen können bereitgestellt werden.
Die Betriebsweise der in Fig. 8 gezeigten Pufferschaltung und der Eingabe-/Ausgabeschaltung werden nachstehend beschrieben. Falls während des Testbetriebs die Ausgabe des Steuerregisters 77 auf H-Pegel liegt und sich das Ausgabeaktivierungssignal 7 auf dem H-Pegel befindet, dann gibt die AND-Schaltung 73 das Signal E5 auf H-Pegel aus, und die Inverterschaltung 75 gibt das Signal E7 auf L-Pegel aus. Falls die Ausgabe des Steuerregisters 77 auf H-Pegel liegt, und das Ausgabeaktivierungssignal 7 sich auf L-Pegel befindet, dann gibt die AND-Schaltung 73 das Signal E5 auf L-Pegel aus, und die Inverterschaltung 75 gibt das Signal E7 auf H-Pegel aus. Wenn die Signale E5 und E7 auf H-Pegel ausgegeben werden, wird eine Ansteuerungsleistung gleich der Summe der Ansteuerungsleistungen der Ansteuerungseinrichtungen D5 und D7 ausgegeben. Mit anderen Worten, die Testeinrichtung wird mit einer Ansteuerungsleistung angesteuert, die gleich der Summe der Ansteuerungsleistungen der Ansteuerungseinrichtungen D5 und D7 ist.
Falls während des normalen Gebrauchs die Ausgabe des Steuerregisters 77 auf L-Pegel liegt, und das Ausgabeaktivierungssignal 7 auf H-Pegel liegt, dann gibt die AND-Schaltung 73 das Signal E5 auf L-Pegel aus, und die Inverterschaltung 75 gibt das Signal E7 auf L-Pegel aus. Falls die Ausgabe des Steuerregisters 77 auf L-Pegel liegt, und das Ausgabeaktivierungssignal 7 sich auf L-Pegel befindet, dann gibt die AND-Schaltung 73 das Signal E5 auf L-Pegel aus, und die Inverterschaltung 75 gibt das Signal E7 auf H-Pegel aus. Wenn das Signal E7 auf H-Pegel ausgegeben wird, wird die Ansteuerungseinrichtung D7 zur Ausgabe des Signals OUT gemäß Fig. 6 angesteuert. Mit anderen Worten, die Eingangs-/Ausgangsschaltung wird mit der Ansteuerungsleistung der Ansteuerungseinrichtung D7 angesteuert.
Gemäß vorstehender Beschreibung sind die beiden Chips durch Drahtverbindung verbunden. Es liegt jedoch keine Beschränkung auf diesen Fall vor. Die Chips können auf Stoß durch eine Flipchipverbindung verbunden sein.
Gemäß dem fünften Ausführungsbeispiel wird der Pegel des Ausgangsaktivierungssignals 7 zum Testzeitpunkt und zum Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtungen D3 und D7 der Eingangs-/Ausgangsschaltung wird auf der Grundlage dieser Pegelveränderung umgeschaltet. Daher ist eine Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Fig. 9 zeigt ein Schaltbild einer Pufferschaltung gemäß einem sechsten Ausführungsbeispiel der Erfindung. Diese Pufferschaltung ist mit einem Steuerregister 83 versehen, das mit (nicht gezeigten) internen Schaltungen verbunden ist, welche in einem (nicht gezeigten) Speicherchip und einem (nicht gezeigten) Logikchip bereitgestellt sind, ähnlich zu jenen gemäß Fig. 1.
Dabei ist eine Auswahleinrichtung 85 bereitgestellt, der eine Ausgabe des Steuerregisters 83 sowie das Modussignal 8 und das CNT-Signal 2 eingegeben werden, welche von den internen Schaltungen ausgegeben werden. Außerdem ist eine AND-Schaltung 80 bereitgestellt, der ein von den internen Schaltungen ausgegebenes Ausgabeaktivierungssignal 8 und eine Signalausgabe der Auswahleinrichtung 85 eingegeben wird. Die AND-Schaltung 80 gibt das Signal E5 aus.
Zusätzlich wird eine Inverterschaltung 81 bereitgestellt, der das Ausgabeaktivierungssignal 8 eingegeben wird. Die Inverterschaltung 81 gibt das Signal E7 aus. Die Signale E5 und E7 werden den Ansteuerungseinrichtungen der Eingabe-/Ausgabeschaltung eingegeben.
Das Ausgabeaktivierungssignal 8 ist derart, dass es aktivierend wird, wenn Daten von einer zu der gemäß Fig. 6 ähnlichen Eingabe-/Ausgabeschaltung ausgegeben werden, und es wird deaktivierend, wenn keine Daten ausgegeben werden. Das Modussignal 8 ist ein Signal, das in einen Testmodus umgeschaltet wird. Das Modussignal 8 und die Ausgabe des Steuerregisters 83 werden auf der Grundlage eines logischen Pegels des CNT-Signals 2 selektiv ausgegeben. Das Modussignal 8 wird beispielsweise ausgewählt, wenn das CNT-Signal 2 auf H-Pegel liegt, und das Steuerregister 83 wird ausgewählt, wenn das CNT-Signal 2 auf L-Pegel liegt. Dabei wird angenommen, dass das CNT-Signal 2 auf H-Pegel liegt. Mit anderen Worten, das Modussignal 8 wird ausgewählt.
Es wird angemerkt, dass die auf der Pufferschaltung bereitgestellten Stromkreise nicht auf die AND-Schaltung 80 und die Inverterschaltung 81 beschränkt sind, und es können Steuereinrichtungen mit ähnlichen Funktionen bereitgestellt werden.
Die Betriebsweise der in Fig. 9 gezeigten Pufferschaltung und der Eingangs-/Ausgangsschaltung wird nachstehend beschrieben. Falls während des Testvorgangs das Modussignal 8 auf dem H-Pegel liegt, und sich das Ausgangsaktivierungssignal 8 auf dem H-Pegel befindet, dann gibt die AND-Schaltung 80 das Signal E5 auf H-Pegel aus, und die Inverterschaltung 81 gibt das Signal E7 auf L-Pegel aus. Falls das Modussignal 8 auf H-Pegel liegt, und sich das Ausgabeaktivierungssignal 8 auf L-Pegel befindet, dann gibt die AND-Schaltung 80 das Signal E5 auf L-Pegel aus, und die Inverterschaltung 81 gibt das Signal E7 auf H-Pegel aus. Wenn die Signale E5 und E7 auf H-Pegel ausgegeben werden, wird eine Ansteuerungsleistung gleich der Summe der Ansteuerungsleistungen der Ansteuerungseinrichtungen D5 und D7 ausgegeben. Mit anderen Worten, die Testeinrichtung wird mit einer Ansteuerungsleistung angesteuert, die gleich der Summe der Ansteuerungsleistungen der Ansteuerungseinrichtungen D5 und D7 ist.
Falls das Modussignal 8 während des normalen Gebrauchs auf L-Pegel liegt und das Ausgabeaktivierungssignal 8 auf H-Pegel liegt, dann gibt die AND-Schaltung 80 das Signal E5 auf L-Pegel aus, und die Inverterschaltung 81 gibt das Signal E7 auf L-Pegel aus. Falls das Modussignal 8 auf L-Pegel liegt und das Ausgabeaktivierungssignal 8 auf L-Pegel liegt, dann gibt die AND-Schaltung 80 das Signal E5 auf L-Pegel aus, und die Inverterschaltung 81 gibt das Signal E7 auf H-Pegel aus. Wenn das Signal E7 auf H-Pegel ausgegeben wird, wird die Ansteuerungseinrichtung D7 zur Ausgabe des Signals OUT gemäß Fig. 6 angesteuert. Mit anderen Worten, die Eingabe-/Ausgabeschaltung wird mit der Ansteuerungsleistung der Ansteuerungseinrichtung D7 angesteuert, aber die Testeinrichtung wird nicht angesteuert.
Gemäß vorstehender Beschreibung sind die beiden Chips durch Drahtverbindung verbunden. Es gibt jedoch keine Beschränkung auf diesen Fall. Die Chips können auf Stoß durch eine Flipchipverbindung verbunden sein.
Gemäß dem sechsten Ausführungsbeispiel wird der Pegel des Modussignals 8 zum Testzeitpunkt und dem Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtungen D3 und D7 der Eingangs-/Ausgangsschaltung wird auf Grundlage dieses Pegelwechsels umgeschaltet. Daher ist die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Fig. 10 zeigt eine Teildraufsicht eines Aufbaus eines SiP gemäß einem siebten Ausführungsbeispiel der Erfindung. Gemäß Fig. 10 umfasst dieses SiP 101 einen auf einer Chipunterlage 300 bereitgestellten Logikchip. Ein Speicherchip 100 ist auf diesem Logikchip 200 angebracht. Der bekannte Chip mit einer Unterlage 110a wird für den Speicherchip 100 verwendet. Es wird angemerkt, dass die Unterlage 110a vielfach auf dem Speicherchip 100 bereitgestellt werden kann.
Eine Eingangs-/Ausgangsschaltung 230a ist auf dem Logikchip 200 ausgebildet. Eine mit dieser Eingangs-/Ausgangsschaltung 230a verbundene Unterlage 210a ist auf diesem Logikchip 200 bereitgestellt. Es wird angemerkt, dass die Unterlagen 210a und die Eingangs-/Ausgangsschaltung 230a vielfach bereitgestellt sein können. Eine Unterlage 220a ist beispielsweise mit einer weiteren Eingangs-/Ausgangsschaltung verbunden.
Zur elektrischen Verbindung zwischen dem Speicherchip 100 und dem Logikchip 200 sind die auf den jeweiligen Chips bereitgestellten Unterlagen 110a und 220a miteinander über einen Draht 500b verbunden. Zur elektrischen Verbindung zwischen dem SiP 101 und der (nicht gezeigten) Außenwelt ist die auf dem Logikchip 200 bereitgestellte Unterlage 201a mit einer inneren Zuleitung 700 über einen Draht 500a verbunden.
Die Eingangs-/Ausgangsschaltung 230a kann einen zu denen gemäß Fig. 2 oder Fig. 6 ähnlichen Aufbau aufweisen.
Während der Speicherchip 100 bei dem vorliegenden Ausführungsbeispiel auf dem Logikchip 200 angebracht ist, wird angemerkt, dass der Chip 100 außerdem auf der Chipunterlage 300 parallel angebracht sein kann.
Gemäß vorstehender Beschreibung sind die beiden Chips durch eine Drahtverbindung verbunden. Es gibt jedoch keine Einschränkung auf diesen Fall. Die Chips können auf Stoß durch eine Flipchipverbindung verbunden sein.
Gemäß dem siebten Ausführungsbeispiel ist die Verwendung eines bekannten Speicherchips möglich. Daher ist die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit und während der Zeit des normalen Gebrauchs möglich, indem lediglich die Ansteuerung der Ansteuerungseinrichtungen der auf dem Logikchip bereitgestellten Eingangs-/Ausgangsschaltung umgeschaltet wird. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Bei einem achten Ausführungsbeispiel ist der Aufbau eines (nicht gezeigten) SiP unter Verwendung eines Logikchips anstelle des bei dem ersten bis siebten Ausführungsbeispiel angeführten Speicherchips möglich. Mit anderen Worten, das SiP kann unter Verwendung von lediglich dem Logikchip aufgebaut werden, ohne auf einen Speicherchip beschränkt zu sein. Es wird angemerkt, dass Logikchips parallel zu der Chipunterlage angebracht werden können. Es wird angemerkt, dass die Chips nicht unter Verwendung eines Drahtverbindungsvorgangs verbunden werden müssen. Die Chips können auf Stoß durch eine Flipchipverbindung verbunden sein.
Gemäß dem achten Ausführungsbeispiel weist das System eine große Variation auf, da das SiP unter Verwendung von lediglich Logikchips aufgebaut ist. Daher ist die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit und während der Zeit des normalen Gebrauchs möglich, indem lediglich die Ansteuerung der Ansteuerungseinrichtungen der auf dem Logikchip bereitgestellten Eingangs-/Ausgangsschaltung umgeschaltet wird. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Bei einem neunten Ausführungsbeispiel wird der Aufbau eines (nicht gezeigten) SiPs unter Verwendung einer mit der Pufferschaltung bereitgestellten Vielzahl von Chips und der bei dem ersten bis siebten Ausführungsbeispiel gezeigten Eingangs-/Ausgangsschaltung möglich. Mit anderen Worten, das SiP kann unter Verwendung von mit der Pufferschaltung und der Eingangs-/Ausgangsschaltung bereitgestellten Chips aufgebaut werden, beispielsweise analogen Chips, ohne auf einen Speicherchip und einen Logikchip beschränkt zu sein. Es wird angemerkt, dass eine Vielzahl von Chips parallel zueinander auf der Chipunterlage angebracht werden können. Ferner wird angemerkt, dass die Chips nicht unter Verwendung einer Drahtverbindung verbunden sein müssen. Die Chips können auf Stoß durch eine Flipchipverbindung verbunden sein.
Gemäß dem neunten Ausführungsbeispiel weist das System eine größere Variation auf. Daher ist es möglich, eine optimale Ansteuerungsleistung während der Testzeit und während der Zeit des normalen Gebrauchs auszuwählen, indem lediglich die Ansteuerung der Ansteuerungseinrichtungen der auf den Chips bereitgestellten Eingangs-/Ausgangsschaltung umgeschaltet wird. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Gemäß vorstehender Beschreibung wird bei einer Ausgestaltung der erfindungsgemäßen Halbleiterschaltung der Pegel des Modussignals 1 zum Testzeitpunkt und zum Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtungen D1 und D2 der Eingangs-/Ausgangsschaltungen 13a und 23a wird auf der Grundlage dieser Pegelveränderung umgeschaltet. Daher ist eine Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Zudem wird der Pegel des Modussignals 3 zum Testzeitpunkt und zum Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtungen D1 und D2 der Eingangs-/Ausgangsschaltungen wird auf der Grundlage dieser Pegelveränderung umgeschaltet. Daher ist die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Darüber hinaus wird die Zugriffszeit schneller. Daher ist die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Gemäß der erfindungsgemäßen Halbleiterschaltung einer weiteren Ausgestaltung wird der Pegel des Modussignals 5 zum Testzeitpunkt und zum Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtung D3 und D7 der Eingangs-/Ausgangsschaltung wird auf der Grundlage dieser Pegelveränderung umgeschaltet. Daher wird die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Darüber hinaus wird der Pegel des Ausgangsaktivierungssignals zum Testzeitpunkt und zum Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtungen D3 und D7 der Eingangs-/Ausgangsschaltung wird auf der Grundlage dieser Pegelveränderung umgeschaltet. Daher wird die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Ferner wird der Pegel des Modussignals zum Testzeitpunkt und zum Zeitpunkt des normalen Gebrauchs umgeschaltet, und die Ansteuerung der Ansteuerungseinrichtung D3 und D7 der Eingangs-/Ausgangsschaltung wird auf der Grundlage dieser Pegelveränderung umgeschaltet. Daher wird die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Darüber hinaus wird die Zugriffsgeschwindigkeit schneller. Daher ist die Auswahl einer optimalen Ansteuerungsleistung während der Testzeit bzw. während der Zeit des normalen Gebrauchs möglich. Folglich wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Gemäß der erfindungsgemäßen Halbleitervorrichtung einer weiteren Ausgestaltung wird eine Verringerung des Leistungsumsatzes während des normalen Gebrauchs möglich.
Gemäß vorstehender Beschreibung beinhaltet die erfindungsgemäße Halbleiterschaltung eine Ansteuerungseinrichtung D1, der ein Signal E1 eingegeben wird, eine Ansteuerungseinrichtung D2, der ein Signal E2 eingegeben wird, und eine Ansteuerungseinrichtung D3, deren Eingangsanschluss mit den Ausgangsanschlüssen der beiden Ansteuerungseinrichtungen D1, D2 verbunden ist, und deren Ausgangsanschluss mit den Eingangsanschlüssen der beiden Ansteuerungseinrichtungen D1, D2 verbunden ist.
Obwohl die vorliegende Erfindung vorstehend unter Bezugnahme auf spezielle Ausführungsbeispiele offenbart wurde, sind die beigefügten Ansprüche nicht als darauf beschränkt anzusehen, sondern sollen als alle Abwandlungen und Alternativen abdeckend verstanden werden, die innerhalb der definierten Lehre fallen.

Claims

1. Halbleiterschaltung mit einer Pufferschaltung und einer Eingangs-/Ausgangsschaltung,
die Pufferschaltung umfasst dabei
eine erste Steuereinrichtung (30), der ein erstes Signal, welches zum Zeitpunkt einer Datenausgabe aktivierend und zum Zeitpunkt einer Dateneingabe deaktivierend wird, und ein zweites Signal, welches in einen Testmodus umgeschaltet wird, eingegeben wird, und die ein drittes Signal ausgibt; und
eine zweite Steuereinrichtung (31), der das erste Signal und ein invertiertes Signal des zweiten Signals eingegeben wird, und die ein viertes Signal ausgibt, und
die Eingabe-/Ausgabeschaltung umfasst dabei
eine erste Ansteuerungseinrichtung (D1), der das dritte Signal eingegeben wird;
eine zweite Ansteuerungseinrichtung (D2), der das vierte Signal eingegeben wird; und
eine dritte Ansteuerungseinrichtung (D3), deren Eingangsanschluss mit den Ausgangsanschlüssen der ersten Ansteuerungseinrichtung (D1) und der zweiten Ansteuerungseinrichtung (D2) verbunden ist, und deren Ausgangsanschluss mit den Eingangsanschlüssen der ersten Ansteuerungseinrichtung (D1) und der zweiten Ansteuerungseinrichtung (D2) verbunden ist.

2. Halbleiterschaltung nach Anspruch 1, wobei die Pufferschaltung versehen ist mit:
einem Steuerregister (53), das mit einer inneren Schaltung verbunden ist;
einer ersten Steuereinrichtung (50), der das erste Signal, das zum Zeitpunkt der Datenausgabe aktivierend und zum Zeitpunkt der Dateneingabe deaktivierend wird, und eine Ausgabe des Steuerregisters (53) eingegeben wird, und die das dritte Signal ausgibt; und
einer zweiten Steuereinrichtung (51), der das erste Signal und ein invertiertes Signal der Ausgabe des Steuerregisters (53) eingegeben wird, und die das vierte Signal ausgibt.

3. Halbleiterschaltung nach Anspruch 1, wobei die Pufferschaltung versehen ist mit:
einem Steuerregister (57), das mit einer inneren Schaltung verbunden ist;
einer Auswahleinrichtung (58), der das zweite Signal, das in einen Testmodus umgeschaltet wird, eine Ausgabe des Steuerregisters (57) und ein von der internen Schaltung ausgegebenes fünftes Signal eingegeben wird;
einer ersten Steuereinrichtung (55), der das erste Signal, das zum Zeitpunkt der Datenausgabe aktivierend und zum Zeitpunkt der Dateneingabe deaktivierend wird, und eine Ausgabe der Auswahleinrichtung (58) eingegeben wird, und die das dritte Signal ausgibt; und
einer zweiten Steuereinrichtung (56), der das erste Signal und ein invertiertes Signal der Ausgabe der Auswahleinrichtung (58) eingegeben wird, und die das vierte Signal ausgibt.

4. Halbleiterschaltung nach einem der Ansprüche 1 bis 3, wobei die erste Steuereinrichtung (30, 50, 55) und die zweite Steuereinrichtung (31, 51, 56) AND-Schaltungen sind.

5. Halbleiterschaltung mit einer Pufferschaltung und einer Eingangs-/Ausgangsschaltung,
die Pufferschaltung umfasst dabei
eine erste Steuereinrichtung (70), der ein erstes Signal, welches zum Zeitpunkt einer Datenausgabe aktivierend und zum Zeitpunkt einer Dateneingabe deaktivierend wird, und ein zweites Signal, welches in einen Testmodus umgeschaltet wird, eingegeben wird, und die ein drittes Signal ausgibt; und
eine zweite Steuereinrichtung (71), der das erste Signal eingegeben wird, und die ein viertes Signal ausgibt, und
die Eingabe-/Ausgabeschaltung umfasst dabei
eine erste Ansteuerungseinrichtung (D5), der das dritte Signal eingegeben wird;
eine zweite Ansteuerungseinrichtung (D7), der das vierte Signal eingegeben wird; und
eine dritte Ansteuerungseinrichtung (D8), deren Eingangsanschluss mit den Ausgangsanschlüssen der ersten Ansteuerungseinrichtung (D5) und der zweiten Ansteuerungseinrichtung (D7) verbunden ist, und deren Ausgangsanschluss mit den Eingangsanschlüssen der ersten Ansteuerungseinrichtung (D5) und der zweiten Ansteuerungseinrichtung (D7) verbunden ist.

6. Halbleiterschaltung nach Anspruch 5, wobei die Pufferschaltung versehen ist mit:
einem Steuerregister (77), das mit einer inneren Schaltung verbunden ist;
einer ersten Steuereinrichtung (73), der das erste Signal, das zum Zeitpunkt der Datenausgabe aktivierend und zum Zeitpunkt der Dateneingabe deaktivierend wird, und eine Ausgabe des Steuerregisters (77) eingegeben wird, und die das dritte Signal ausgibt; und
einer zweiten Steuereinrichtung (75), der das erste Signal eingegeben wird, und die das vierte Signal ausgibt.

7. Halbleiterschaltung nach Anspruch 5, wobei die Pufferschaltung versehen ist mit:
einem Steuerregister (83), das mit einer inneren Schaltung verbunden ist;
einer Auswahleinrichtung (85), der das zweite Signal, das in einen Testmodus umgeschaltet wird, eine Ausgabe des Steuerregisters (83) und ein von der internen Schaltung ausgegebenes fünftes Signal eingegeben wird;
einer ersten Steuereinrichtung (80), der das erste Signal, das zum Zeitpunkt der Datenausgabe aktivierend und zum Zeitpunkt der Dateneingabe deaktivierend wird, und die Ausgabe der Auswahleinrichtung eingegeben wird, und die das dritte Signal ausgibt; und
einer zweiten Steuereinrichtung (81), der das erste Signal eingegeben wird, und die das vierte Signal ausgibt.

8. Halbleiterschaltung nach einem der Ansprüche 5 bis 7, wobei die erste Steuereinrichtung (70, 73, 80) eine AND-Schaltung und die zweite Steuereinrichtung (71, 75, 81) eine Inverter-Schaltung ist.

9. Halbleitervorrichtung mit:
einer mit einer Logikschaltung ausgebildeten Halbleiterschaltung und einer mit einem Speicher ausgebildeten Halbleiterschaltung, die miteinander elektrisch verbunden sind, wobei eine oder beide Halbleiterschaltungen eine Konfiguration gemäß einem der Ansprüche 1 bis 8 aufweisen.

10. Halbleitervorrichtung nach Anspruch 9, wobei die mit dem Speicher ausgebildete Halbleiterschaltung auf der mit der Logikschaltung ausgebildeten Halbleiterschaltung angebracht ist, um dadurch eine elektrische Verbindung zwischen den Halbleiterschaltungen zu erzielen.

11. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei die mit einem Speicher ausgebildete Halbleiterschaltung durch eine andere mit einer Logikschaltung ausgebildeten Halbleiterschaltung ersetzt ist.

12. Halbleitervorrichtung mit einer Vielzahl von elektrisch miteinander verbundenen Halbleiterschaltungen, wobei jeder der Halbleiterschaltungen mit einer Konfiguration gemäß einem der Ansprüche 1 bis 8 versehen ist.