DE69619481T2

DE69619481T2 - Datenübertragung-Bus mit niedrigem Leistungsverbrauch

Info

Publication number: DE69619481T2
Application number: DE69619481T
Authority: DE
Inventors: Yasuyuki Nozuyama
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-12-04
Filing date: 1996-12-04
Publication date: 2002-10-17
Anticipated expiration: 2016-12-05
Also published as: EP0778531B1; US5862359A; EP0778531A1; DE69619481D1

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung, die eine Technik mit niedrigem Leistungsverbrauch unterstützt, und auf ein verwandtes Verfahren zum Entwerfen eines Datenübertragungsbusses mit niedrigem Leistungsverbrauch für eine Schaltungsanordnung.
In EP 0 646 872 A2 wird eine Mikrocomputerarchitektur mit drei aufgeteilten internen Bussen beschrieben, um die Lastkapazität auf dem Signalübertragungspfad zu verringern, so daß die Signalübertragung mit hoher Geschwindigkeit erreicht werden kann.
Ferner wird in EP 0 600 661 A2 ein Informationsprozessor beschrieben, der ein optisches Speichermedium verwendet.
Neuerdings wird die Einführung einer LSI in einer transportablen Vorrichtung sehr verbreitet, wobei es gleichzeitig ein Problem mit einer Wärmeerzeugung einer LSI und insbesondere einer LSI vom Hochleistungstyp gibt. Unter diesen Umständen besteht eine wachsende Forderung nach der Entwicklung einer LSI oder einer VLSI des Typs mit niedrigem Leistungsverbrauch.
Ein Beispiel wirksamer Verfahren zum Erreichen eines niedrigen Leistungsverbrauchs besteht im Verringern der Stromversorgungsspannung. Im allgemeinen ist der Leistungsverbrauch einer LSI oder dergleichen proportional zum Quadrat der Stromversorgungsspannung. Wenn somit beispielsweise die Stromversorgungsspannung von den derzeit am umfassendsten verwendeten 5 V auf die neuerdings verbreiteter werdenden 3 V geändert wird, wird der Leistungsverbrauch allein auf 36% verringert.
Unter Berücksichtigung des Wettbewerbs zwischen den LSI- Anbietern ist die Senkung der Stromversorgungsspannung aber nur der erste Schritt des niedrigen Leistungsverbrauchs. Um der Forderung nach dem niedrigen Leistungsverbrauch zu entsprechen, müssen sämtliche Ebenen des Entwurfs von der Architektur, den Funktionen, der Schaltungstechnik bis hin zu der Verarbeitungstechnik erfüllt sein. Auf jeder Ebene bestehen wirksame Maßnahmen beispielsweise darin, zu vermeiden, daß eine Schaltung betrieben wird, wenn es nicht erforderlich ist (um die Verschwendung von Strömen zu vermeiden), sowie eine in bezug auf die Betriebsgeschwindigkeit unangemessen hohe Ansteuerkraft (proportional zu der Größe eines Transistors) für die Funktion zu vermeiden.
Allgemein besitzt eine LSI eines Mikroprozessors, eines Mikrocontrollers oder dergleichen einen Bus, der Daten zwischen einer Vielzahl von funktionalen Blöcken übertragen kann. Der Bus ist an eine Anzahl von funktionalen Blöcken angeschlossen und in vielen Fällen überall in einem breiten Bereich in einem LSI-Chip gezogen. Somit trägt die Senkung des Leistungsverbrauchs des Busses stark dazu bei, einen niedrigen Leistungsverbrauch der LSI als Ganzes zu erreichen.
Ein herkömmliches Beispiel der Technik mit niedrigem Leistungsverbrauch für einen Bus ist ein Busaufteilungsverfahren. In diesem Verfahren wird ein Bus durch eine Bus- Umschaltschaltung in Abschnitte aufgeteilt, wobei der Bus nur dann betrieben wird, wenn er benötigt wird. Im Ergebnis kann die durchschnittliche angesteuerte Lastkapazität verringert und der Leistungsverbrauch gesenkt werden.
Die Art der obenbeschriebenen Aufteilung des Busses wird aber nicht in Verbindung mit einem spezifischen Layout eines LSI-Chips betrachtet, womit das Erreichen des niedrigen Stromverbrauchs nicht vollständig realisiert wird. Schlimmstenfalls muß die gesamte Last auf dem Bus angesteuert werden. In diesem Fall müssen die von dem Puffer zum Ansteuern der Last aus gesehen auf der anderen Seite der Bus-Umschaltschaltung liegenden Lastkomponenten über die Bus-Umschaltschaltung angesteuert werden, womit die Betriebsgeschwindigkeit (die Datenübertragungsgeschwindigkeit) des Busses im Vergleich zu dem Fall, daß der Bus nicht aufgeteilt ist, verringert wird.
Wie oben beschrieben wurde, wird die Art der Aufteilung des Busses gemäß dem herkömmlichen Datenübertragungsbus nicht in Verbindung mit einem spezifischen Layout auf einem LSI- Chip betrachtet, womit das Erreichen des niedrigen Leistungsverbrauchs nicht vollständig realisiert wird und die Betriebsgeschwindigkeit (Datenübertragungsgeschwindigkeit) des Busses im Vergleich zu dem Fall, daß der Bus nicht aufgeteilt ist, verringert wird.
Die vorliegende Erfindung wird als Lösung zu den obenbeschriebenen Problemen vorgeschlagen, die - wie in Anspruch 1 und 2 definiert ist - dadurch erreicht wird, daß die Art der Busaufteilung mit einem spezifischen Schichtlayout einer Schaltungsanordnung, z. B. dem Layout eines tatsächlichen LSI-Chips oder einer Karte mit angebrachten LSIs, verbunden wird. Die vorliegende Erfindung schafft einen Datenübertragungsbus mit niedrigem Leistungsverbrauch, in dem die Wirkung der Busaufteilung bis zum maximalen Grad erzeugt werden kann, um den niedrigen Leistungsvergleich zu erreichen, während die Betriebsgeschwindigkeit (die Datenübertragungsgeschwindigkeit) des Busses im Vergleich zu dem Fall, daß der Bus nicht aufgeteilt ist, verbessert werden kann.
Ein Datenübertragungsbus mit niedrigem Leistungsverbrauch gemäß einem ersten Gesichtspunkt der vorliegenden Erfindung enthält eine Bus-Umschaltschaltung, die in der Weise angeschlossen ist, daß ein zwischen einer Vielzahl von funktionalen Blöcken in einer LSI vorgesehener Datenübertragungsbus in 3 oder mehr Teilbusse aufgeteilt ist. Der Datenübertragungsbus umfaßt ferner eine Decodierschaltung, die während einer Operation ein Steuersignal decodiert, das zwei der drei oder mehr Teilbusse erfordert, und das die Bus- Umschaltschaltung in Antwort auf ein Decodierungsausgangssignal in der Weise steuert, daß nur die zwei Teilbusse miteinander verbunden sind.
Ein Datenübertragungsbus mit niedrigem Leistungsverbrauch gemäß einem zweiten Gesichtspunkt der Erfindung enthält eine Bus-Umschaltschaltung, die in der Weise angeschlossen ist, daß ein Datenübertragungsbus, der auf einer gedruckten Schaltungskarte, auf der eine Vielzahl von LSIs angebracht sind, und zwischen der Vielzahl der LSIs vorgesehen ist, an einer Stelle in 3 oder mehr Teilbusse aufgeteilt ist. Der Datenübertragungsbus enthält ferner eine Decodierschaltung, die ein Steuersignal decodiert, das während eines Betriebs zwei der drei oder mehr Teilbusse erfordert, und das in Antwort auf ein Decodierungsausgangssignal die Bus- Umschaltschaltung in der Weise steuert, daß nur die zwei Teilbusse miteinander verbunden sind.
Diese Erfindung kann genauer verstanden werden anhand der folgenden ausführlichen Beschreibung in Verbindung mit der beigefügten Zeichnung, in der:
Fig. 1 ein Blockschaltplan ist, der einen Datenübertragungsbus mit niedrigem Leistungsverbrauch gemäß der ersten Ausführung des ersten Aspekts der vorliegenden Erfindung zeigt;
Fig. 2A ein Schaltplan ist, der ein spezifisches Beispiel eines 1-Bit-Abschnitts der in Fig. 1 gezeigten Bus- Umschaltschaltung zeigt;
Fig. 2B ein Schaltplan ist, der der gleiche Schaltplan wie in Fig. 2A ist, wenn es zwischen den Teilbussen 22 und 23 keinen Zugriff gibt.
Fig. 3 ist ein Blockschaltplan, der einen Datenübertragungsbus mit niedrigem Leistungsverbrauch gemäß der zweiten Ausführung des ersten Aspekts der vorliegenden Erfindung zeigt; und
Fig. 4 ist ein. Blockschaltplan, der einen Datenübertragungsbus mit niedrigem Leistungsverbrauch gemäß dem zweiten Aspekt der vorliegenden Erfindung zeigt.
Mit Bezug auf die beigefügte Zeichnung werden nun Ausführungen der vorliegenden Erfindung ausführlich beschrieben.
Fig. 1 ist ein Schaltplan, der einen Datenübertragungsbus mit niedrigem Stromverbrauch einer LSI gemäß der ersten Ausführung der vorliegenden Erfindung zeigt.
Wie in Fig. 1 zu sehen ist, ist in einer LSI 10 (beispielsweise einem Mikrocontroller) eine Vielzahl von funktionalen Blöcken 11 bis 16 wie etwa eine CPU, ein ROM, ein RAM und eine E/A-Schnittstelle vorgesehen.
Ferner ist eine Bus-Umschaltschaltung 3 vorgesehen, die in der Weise angeschlossen ist, daß ein zwischen der Vielzahl der funktionalen Blöcke 11 bis 16 in der LSI vorgesehener Datenübertragungsbus in 3 oder mehr Teilbusse 21 bis 23 (in dieser Ausführung 3) aufgeteilt ist.
Ferner ist eine Decodierschaltung 4 vorgesehen, die ein (beispielsweise von der CPU geliefertes) Steuersignal bedient, das beim Betrieb des Datenübertragungsbusses 2 der Teilbusse 21 bis 23 erfordert, und das die Bus- Umschaltschaltung aufgrund eines decodierten Ausgangssignals in der Weise steuert, daß an einer Stelle nur die zwei der Teilbusse miteinander verbunden sind.
Es wird angemerkt, daß die Anzahl der Bus- Umschaltschaltungen 3 bzw. der Decodierschaltungen 4 in dieser Ausführung 1 ist, und daß sich die Bus- Umschaltschaltung 3 in einem vorbestimmten Gebiet auf dem LSI-Chip 10 befindet.
Die Lasten auf den Teilbussen 21 bis 23 sind asymmetrisch angeordnet. Von der Vielzahl der funktionalen Blöcke 11 bis 16 ist ein Paar von funktionalen Blöcken, die in bezug auf den Datenübertragungsbus die höchste durchschnittliche Zugriffshäufigkeit haben (beispielsweise die CPU und der ROM), an einen der Teilbusse 21 bis 23, der die kleinste Last hat, (in dieser Ausführung 21) angeschlossen.
Mit anderen Worten, der Teilbus 21 in Fig. 1, an den ein Paar funktionaler Blöcke mit der höchsten durchschnittlichen Zugriffshäufigkeit angeschlossen ist, ist gebildet, daß die Last darauf unter der Beschränkung des Grundrisses der Mehrzahl der funktionalen Blöcke 11 bis 16 auf den LSI- Chip am kleinsten ist.
Es wird angemerkt, daß eine Last auf einem Teilbus eine Lastkomponente wegen der Verdrahtung, eine Lastkomponente eines Ausgangspuffers des funktionalen Blocks zum Ausgeben von Daten an den Teilbus und eine Lastkomponente des Eingangspuffers des funktionalen Blocks zum Empfangen von Daten von dem Teilbus umfaßt.
Die Zugriffshäufigkeit auf einen an einen Teilbus angeschlossenen funktionalen Block ist in der Einheit eines Paars eines funktionalen Blocks zum Ausgeben von Daten an den Teilbus und eines funktionalen Blocks zum Empfangen von Daten von dem Teilbus definiert, wobei die Daten der Zugriffshäufigkeit durch Betreiben der LSI in einer Simulation erhalten werden können.
In der in Fig. 1 gezeigten Struktur ist der Gesamtleistungsverbrauch P proportional zu:
S = Fi·Li,
wobei Fi die Zugriffshäufigkeit der i-ten Nummer des Teilbusses und Li die Last darauf darstellt. Mit dieser Beziehung wird nun die Minimierung der obenstehenden Fi·Li betrachtet.
Unter der Annahme, daß 1 = Fi und die Zugriffshäufigkeit eines Teilbusses mit einer kleinen Nummer höher als die Zugriffshäufigkeit eines Teilbusses mit einer großen Nummer ist, wird die folgende Beziehung aufgestellt:
Fi > Fi+1.
Nachfolgend wird nun eine nahezu optimale Prozedur zum Ausführen der Aufteilung eines Busses zum Erreichen des niedrigen Leistungsverbrauchs beschrieben.
Zunächst wird ein Paar von funktionalen Blöcken (das erste Paar von funktionalen Blöcken) mit der maximalen Zugriffshäufigkeit (der ersten Zugriffshäufigkeit) fi (= Fi) an den ersten Teilbus 21 angeschlossen. Daraufhin wird in Anbetracht des Layouts des ersten funktionalen Blocks auf dem LSI-Chip 10 ein Layout hergestellt, so daß die Last auf dem ersten Teilbus 21 minimal wird.
Nachfolgend wird betrachtet, ob ein Paar von funktionalen Blöcken (das zweite Paar von funktionalen Blöcken) mit der gegenüber der maximalen Zugriffshäufigkeit zweitmaximalen Zugriffshäufigkeit (der zweiten Zugriffshäufigkeit) f&sub2; an den ersten Teilbus 21 oder an den zweiten Teilbus 22 anzuschließen ist. Es wird angemerkt, daß dann, wenn die obengenannten zwei Typen (das erste Paar und das zweite Paar) der funktionalen Blöcke im wesentlichen unabhängig voneinander sind, intuitiv klar ist, daß das zweite Paar der funktionalen Blöcke an den zweiten Teilbus anzuschließen ist.
Es wird nun der Fall betrachtet, daß ein funktionaler Block des zweiten Paars der funktionalen Blöcke (beispielsweise die CPU) der gleiche wie einer der zwei funktionalen Blöcke des ersten Paars der funktionalen Blöcke ist. In den untenstehenden Beziehungen stellt F&sub1; die Zugriffshäufigkeit auf den ersten Teilbus 21 in dem Fall dar, daß die Anwesenheit des zweiten Paars der funktionalen Blöcke nicht betrachtet wird (wobei aber eine Fläche für sein Layout erhalten wird), während L&sub1; die Last daran, F&sub2; die Zugriffshäufigkeit auf den zweiten Teilbus 22, L&sub2; die Last daran, f die Zugriffshäufigkeit auf einen anderen Block des zweiten Paars der funktionalen Blöcke und 11 und 12 die an den ersten Teilblock 21 bzw. an den zweiten Teilblock angelegte Last darstellt, wenn der andere Block an den jeweiligen Bus angeschlossen ist.
Der Betrag, der proportional zu dem Leistungsverbrauch ist, der steigt, falls das zweite Paar der funktionalen Blöcke an den ersten Teilbus 21 angeschlossen ist, ist gegeben durch:
S&sub1; = (F&sub1; + f)·(L&sub1; + l&sub1;) + F&sub2;·(L&sub1; + L&sub2;).
Demgegenüber ist der Betrag, der proportional zu dem Leistungsverbrauch ist, der steigt, falls das zweite Paar der funktionalen Blöcke an den zweiten Teilbus 22 angeschlossen ist, gegeben durch:
S&sub2; = F&sub1;·L&sub1; + (F&sub2; + f)·(L&sub1; + L&sub2; + l&sub2;)
Somit ist die Bedingung dafür, daß der Leistungsverbrauch kleiner wird, wenn das zweite Paar der funktionalen Blöcke an den zweiten Teilbus 22 angeschlossen ist, gegeben durch:
S&sub2; - S&sub1; < 0.
Das heißt, es ist (F&sub2; + f)·l&sub2; + fL&sub2; - (F&sub1; + f)·l&sub1; < 0,
f·(L&sub2; + l&sub2; - l&sub1;) < F&sub1;·l&sub1; - F&sub2;·l&sub2;.
Es ist klar, daß dann, wenn die obenstehende Bedingung erfüllt ist, der Fall, daß das zweite Paar der funktionalen Blöcke an den zweiten Teilbus 22 angeschlossen ist, hinsichtlich des Leistungsverbrauchs wirksamer ist.
Wenn die der obenstehenden Prozedur ähnliche Prozedur wiederholt wird, kann ein Bus mit einem nahezu minimalen Leisttungsverbrauch als Ganzes hergestellt werden.
Es wird angemerkt, daß die Prozedur eines von mehreren Verfahren zum Herstellen eines Busses mit einem nahezu minimalen Leistungsverbrauch als Ganzes ist.
In bezug auf tatsächliche Mikrocomputer oder dergleichen gibt es vielen Fällen einen klaren Gegensatz zwischen einem Paar funktionaler Blöcke mit einer hohen Zugriffshäufigkeit und einem Paar funktionaler Blöcke mit einer nicht so hohen Häufigkeit. Somit ist zu erwarten, daß der Entwickler eines LSI-Entwurfs, wenn er ihn unter Beachtung des Layouts auf dem LSI-Chip 10 gemäß einer empirisch-praktischen Methode nach der obenstehenden Prozedur entwirft, ohne wesentliche Schwierigkeit einen nahezu minimalen Leistungsverbrauch erreichen kann.
Allerdings ist zu erwarten, daß die Minimallösung für den Leistungsverbrauch von Hand nicht leicht erhalten werden kann, falls es zwischen den Paaren funktionaler Blöcke in bezug auf die Zugriffshäufigkeit keinen erheblichen Unterschied gibt. Um die Minimallösung in einem beschränkten Sinn zu erhalten, muß zum Erhalten der Minimallösung eine mathematische Technik verwendet werden. In diesem Fall gibt es eine Überzahl zu optimierender Parameter, so daß die Lösung in einigen Fällen zu einem Quasiminimum wird. Um dies zu vermeiden, wird die Verwendung eines Verfahrens wie etwa des simulierten Vernichtungsverfahrens, mit dem eine Lösung in der Nähe des Minimums leicht erhalten werden kann, bevorzugt.
Falls es ferner eine Beschränkung in bezug auf die Betriebsgeschwindigkeit eines Busses gibt, muß auch eine solche Beschränkung in Betracht gezogen werden. Wie zuvor beschrieben wurde, ist die Bus-Umschaltschaltung 3 aber an einer Stelle angeordnet, um die Bedingung zu erfüllen, durch die nur die zwei Zieltypen von Teilbusen gleichzeitig betätigt werden, so daß die Beschränkung in einfacher Form ausgedrückt werden kann. Das heißt, für sämtliche Li und Lj (i und j verschieden voneinander) ist der Entwurf so durchzuführen, daß die Beziehung: Li + Lj < Obergrenze der Last, die der Betriebsgeschwindigkeit des Busses genügt, erfüllt ist.
Somit ist in dem Datenübertragungsbus mit niedrigem Leistungsverbrauch einer LSI gemäß der ersten Ausführung die Art der Busaufteilung mit einem spezifischen Layout auf einem tatsächlichen LSI-Chip 10 verbunden. Mit dieser Struktur kann der maximale Grad der Wirkung der Busaufteilung zum Erreichen des niedrigen Leistungsverbrauchs erhalten werden, während die Betriebsgeschwindigkeit (die Datenübertragungsgeschwindigkeit) des Busses im Vergleich zu dem Fall, daß der Bus nicht aufgeteilt ist, bis zu einem bestimmten Grad verbessert werden kann.
Außerdem besteht die Möglichkeit, daß die vorliegende Erfindung verwendet wird, um durch die Art der Teilbusse der vorliegenden Erfindung den Leistungsverbrauch im wesentlichen auf eine mögliche Untergrenze zu steuern, während die Betriebsgeschwindigkeit (die Datengeschwindigkeit) des Busses im wesentlichen auf einer möglichen Obergrenze gehalten wird. Um dies zu erreichen, werden Paare von funktionalen Blöcken, die hohe Busbetriebsgeschwindigkeiten benötigen, im voraus registriert. Daraufhin wird während der Ausführung des obenbeschriebenen Ablaufs zum Erreichen des niedrigen Leistungsverbrauchs sowohl für den Fall, daß das Datensignal die Bus-Umschaltschaltung kreuzt, als auch für den Fall, daß das nicht zutrifft, die maximale Buslast erhalten, die der Betriebsgeschwindigkeit genügt. Daraufhin ist jedes Mal, wenn gemäß der Bedingung der Betriebsgeschwindigkeit ein geeigneter funktionaler Block erscheint, dieser funktionale Block mit Priorität gegenüber funktionalen Blöcken, die gemäß der Forderung des Erzielens des niedriegen Leistungsverbrauchs bestimmt wurden, mit einem vorbestimmten Teilbus zu verbinden. Um die Betriebsgeschwindigkeit zu erhöhen, ist es auf jeden Fall nur natürlich, ein Paar von funktionalen Blöcken, die die beschränkteste Busbetriebsgeschwindigkeit erfordern, mit einem Teilbus mit der kleinsten Lastkapazität zu verbinden. Es wird angemerkt, daß die obenstehende Beschreibung angesichts dessen erfolgte, daß die Datenübertragung, die die Bus- Umschaltschaltung kreuzt, allgemein mehr Zeit erfordert als der Fall, daß die Übertragung die Schaltung nicht kreuzt. Einfacher gesagt, kann eine ähnliche Wirkung erhalten werden, wenn an den gleichen Teilbus ein Paar funktionaler Blöcke angeschlossen wird, die eine kürzere Datenübertragungszeit erfordern.
Fig. 2A zeigt ein spezifisches Beispiel eines 1-Bit-Teils der in Fig. 1 gezeigten Bus-Umschaltschaltung 3. Wie in Fig. 2A zu sehen ist, ist eine erste CMOS-Umschaltschaltung 31 zwischen einen ersten Teilbus 21 und einem zweiten Teilbus 22 geschaltet, ist eine zweite CMOS-Umschaltschaltung 32 zwischen den zweiten Teilbus 22 und einen dritten Teilbus 23 geschaltet und ist eine dritte CMOS- Umschaltschaltung 33 zwischen den dritten Teilbus 23 und den ersten Teilbus 21 geschaltet.
In der ersten CMOS-Umschaltschaltung 31 wird ein aus einem ersten PMOS-Transistor P1 und einem ersten NMOS-Transistor N1 erzeugtes Übertragungsgatter verwendet, während in der zweiten CMOS-Umschaltschaltung 32 ein aus einem zweiten PMOS-Transistor P2 und aus einem zweiten NMOS-Transistor N2 erzeugtes Übertragungsgatter verwendet wird und in der dritten CMOS-Umschaltschaltung 33 ein aus einem dritten PMOS-Transistor P3 und einem dritten NMOS-Transistor N3 erzeugtes Übertragungsgatter verwendet sind.
Dem Gate des ersten NMOS-Transistors N1 wird ein zum Steuern der Verbindung des ersten Teilbusses 21 und des zweiten Teilbusses 22 verwendetes erstes Steuersignal EN12 zugeführt, das gleichzeitig, nachdem es durch eine erste Inverterschaltung 34 umgesetzt wurde, dem Gate des ersten PMOS- Transistors P1 zugeführt wird.
Dem Gate des zweiten NMOS-Transistors N2 wird ein zum Steuern der Verbindung des zweiten Teilbusses 22 und des dritten Teilbusses 23 verwendetes zweites Steuersignal EN23 zugeführt, das gleichzeitig, nachdem es durch eine zweite Inverterschaltung 35 umgesetzt wurde, dem Gate des zweiten PMOS-Transistors P2 zugeführt wird.
Dem Gate des dritten NMOS-Transistors N3 wird ein zum Steuern der Verbindung des dritten Teilbusses 23 und des dritten Teilbusses 21 verwendetes drittes Steuersignal EN31 zugeführt, das gleichzeitig, nachdem es durch eine dritte Inverterschaltung 36 umgesetzt wurde, dem Gate des dritten PMOS-Transistors P3 zugeführt wird.
Jedes der obenstehenden Steuersignale EN12 bis EN31 wird in einen aktiven Zustand (in dieser Ausführung den Pegel "H") eingestellt, wenn die entsprechenden zwei Teilbusse zu verbinden sind, während es andernfalls in einen inaktiven Zustand (in dieser Ausführung den Pegel "L") eingestellt wird.
Es wird angemerkt, daß jede der CMOS-Umschaltschaltungen 31 bis 33 nicht wie oben beschrieben auf ein Übertragungsgatter beschränkt ist, sondern zu einer anderen Struktur umgebildet werden kann.
Außerdem wird angemerkt, daß die Umschaltschaltung, wie in Fig. 2B gezeigt ist, nicht notwendig zwischen einem Paar von Funktionsbussen angeschlossen ist, wobei die an einen (22) von ihnen angeschlossen funktionalen Blöcke zwischen den an den anderen (23) angeschlossen keinen Zugriff haben.
Fig. 3 zeigt einen Datenübertragungsbus mit niedrigem Leistungsverbrauch einer LSI gemäß der zweiten Ausführung des ersten Aspekts der vorliegenden Erfindung.
Der in Fig. 3 gezeigte Datenübertragungsbus mit niedrigem Stromverbrauch ist mit Ausnahme der folgenden Punkte ähnlich zu dem in Fig. 1 gezeigten Datenübertragungsbus. Das heißt, ein Teil der (in dieser Ausführung mit dem Bezugszeichen 23 bezeichneten) Teilbusse ist in der Weise angeschlossen, daß der Teil durch eine zweite Bus- Umschaltschaltung 3a weiter in drei oder mehr Teilbusse 232 bis 233 aufgeteilt ist, wobei die funktionalen Blöcke 17 bis 20 an die neu aufgeteilten Busse angeschlossen sind. Ferner ist eine zweite Decodierschaltung 4a vorgesehen, die der zweiten Bus-Umschaltschaltung 3a entspricht, wobei die Bus-Umschaltschaltungen 3 und 3a auf dem Chip der LSI voneinander entfernt angeordnet sind. Diejenigen in Fig. 3 gezeigten Strukturelemente, die ähnlich den in Fig. 3 sind, sind mit den gleichen Bezugszeichen bezeichnet.
Gemäß der zweiten Ausführung kann grundsätzlich eine ähnliche Wirkung wie in der ersten Ausführung erhalten werden; allerdings steigt der Leistungsverbrauch um den Grad, der einem Steigen der Anzahl der verwendeten Elemente entspricht. Falls in dem Fall, daß die Musterfläche vergrößert wird, die Bus-Umschaltschaltung wie in der ersten Ausführung wegen des Layouts auf dem LSI-Chip an einer Stelle angeordnet wird, ergibt sich eine Abwägung zwischen dem Steigen der Musterfläche und dem Steigen des Leistungsverbrauchs. In dem Fall wird empfohlen, die zweite Ausführung zu verwenden.
Fig. 4 zeigt einen Datenübertragungsbus mit niedrigem Leistungsverbrauch auf einer Karte mit angebrachten LSIs gemäß einer Ausführung des zweiten Aspekts der vorliegenden Erfindung.
Der in Fig. 4 gezeigte Datenübertragungsbus mit niedrigem Leistungsverbrauch enthält eine Bus-Umschaltschaltung 43, die in der Weise angeschlossen ist, daß ein Datenübertragungsbus, der zwischen einer Vielzahl von LSIs 41 bis 46 vorgesehen ist, die in einer gedruckten Schaltungskarte (Substrat) 40 angebracht sind, in drei oder mehr Teilbusse aufgeteilt ist. Der Datenübertragungsbus enthält ferner eine Decodierschaltung 44 zum Decodieren eines Reihenfolgesignals, das bei dem Betrieb des Datenübertragungsbusses zwei der Teilbusse erfordert, und zum Steuern der Bus- Umschaltschaltung in der Weise, daß in Antwort auf das Decodierungsausgangssignal lediglich die zwei der Teilbusse miteinander verbunden werden.
Mit der Ausführung des zweiten Aspekts der Erfindung kann mit einem ähnlichen Betrieb eine ähnliche Wirkung wie in der ersten Ausführung des ersten Aspekts der Erfindung erhalten werden. Wie oben beschrieben wurde, ist die Art der Aufteilung eines Busses bei dem Datenübertragungsbus mit niedrigem Stromverbrauch gemäß der vorliegenden Erfindung mit einem spezifischen Layout auf einem tatsächlichen LSI- Chip oder auf einer tatsächlichen Karte mit angebrachten LSIs verbunden, wobei die Zugriffshäufigkeit zwischen den an den Bus angeschlossenen funktionalen Blöcken und somit die Wirkung der Busaufteilung zu einem maximalen Grad erhalten werden kann, um die Aufgabe des niedrigen Leistungsverbrauchs zu lösen. Ferner kann die Betriebsgeschwindigkeit des Busses (d. h. die Datenübertragungsgeschwindigkeit) im Vergleich zu dem Fall, daß der Bus nicht aufgeteilt ist, verbessert werden.

Claims

1. Schaltungsanordnung, die folgendes aufweist:

a) eine Vielzahl von funktionalen Blöcken (11-16; 41-46);

b) einen Datenübertragungsbus, der zwischen der Vielzahl von funktionalen Blöcken (11-15; 41-46) vorgesehen ist, wobei der Datenübertragungsbus in drei oder mehrere Teilbusse (21, 22, 23; 421, 422, 423) aufgeteilt ist;

c) eine Bus-Umschaltschaltung (3; 43) zum Verbinden der Vielzahl von Teilbussen miteinander; und

d) eine Decodierschaltung (4; 44) zum Decodieren eines Steuersignals, das zwei der Vielzahl von Teilbussen erfordert, während eines Betriebs des Datenübertragungsbusses, und zum Steuern der Bus-Umschaltschaltung (3; 43), so daß in Antwort auf eine Decodierausgabe nur die zwei Teilbusse miteinander verbunden werden; wobei

e) die Art einer Teilung des Datenübertragungsbusses mit einem spezifischen Layout der funktionalen Blöcke und mit Zugriffshäufigkeiten zwischen funktionalen Blöcken, die mit dem Datenübertragungsbus verbunden sind, verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie eine LSI-Schaltung ist und daß die Bus-Umschaltschaltung (3) in einem vorbestimmten Abschnitt auf einem Chip der LSI (10) positioniert ist und Lasten auf den Teilbussen (21, 22, 23) asymmetrisch sind.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie weiterhin folgendes aufweist:

eine zweite Bus-Umschaltschaltung (3a), die so angeschlossen ist, daß ein Teil der Teilbusse (21, 22, 23) weiter in drei oder mehrere Teilbusse (23, 232, 233) unterteilt ist, wobei die Bus-Umschaltschaltung (3) und die zweite Bus-Umschaltschaltung (3a) auf dem Chip der LSI (10) voneinander beabstandet sind.

4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß von der Vielzahl von funktionalen Blöcken (11-16) ein Paar von funktionalen Blöcken mit einer höchsten durchschnittlichen Zugriffshäufigkeit in bezug auf den Datenübertragungsbus mit einem Teilbus (21) verbunden ist, der von der Vielzahl von Teilbussen (21, 22, 23) eine geringste Last hat.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie eine gedruckte Schaltungskarte mit einer Vielzahl von LSIs (41-46) ist, die darin angebracht sind, und der Datenübertragungsbus zwischen der Vielzahl von LSIs vorgesehen ist.

6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß von der Vielzahl von funktionalen Blöcken (11-16) ein Paar von funktionalen Blöcken, die eine kürzeste Datenübertragungszeit erfordern, mit einem Teilbus verbunden ist, der von der Vielzahl von Teilbussen (21, 22, 23) die geringste Last hat.

7. Verfahren zum Entwerfen eines Datenübertragungsbusses mit niedrigem Leistungsverbrauch für eine Schaltungsanordnung, die eine Vielzahl von funktionalen Blöcken (11-16) aufweist, die durch den Datenübertragungsbus so verbunden sind, daß der Datenübertragungsbus sich in drei oder mehrere Teilbusse (21, 22, 23) aufteilt, die durch eine Bus-Umschaltschaltung (3) verbunden sind, wobei:

a) die Vielzahl von funktionalen Blöcken (11-16) in einer Reihenfolge einer Datenübertragungszeit registriert wird;

b) eine maximale Last, die eine vorbestimmte Datenübertragungszeit erfüllt, sowohl in dem Fall erhalten wird, in welchem Daten die Bus-Umschaltschaltung (3) kreuzen, als auch dem Fall, in welchem Daten die Bus- Umschaltschaltung (3) nicht kreuzen bzw. überqueren;

c) ein Paar von funktionalen Blöcken mit der höchsten durchschnittlichen Zugriffshäufigkeit in bezug auf den Datenübertragungsbus mit einem Teilbus verbunden wird, der von der Vielzahl von Teilbussen die geringste Last hat; und

d) jedesmal dann, wenn ein funktionaler Block, der mit einer Bedingung der Datenübertragungszeit übereinstimmt, erscheint, der funktionale Block mit einem vorbestimmten Teilbus verbunden wird, und zwar vor einem funktionalen Block, der gemäß einem Leistungseinsparerfordernis ausgewählt ist.