JP3372865B2 - バス構成方式およびバス信号分配方法並びに半導体集積回路 - Google Patents
バス構成方式およびバス信号分配方法並びに半導体集積回路Info
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- JP3372865B2 JP3372865B2 JP09496098A JP9496098A JP3372865B2 JP 3372865 B2 JP3372865 B2 JP 3372865B2 JP 09496098 A JP09496098 A JP 09496098A JP 9496098 A JP9496098 A JP 9496098A JP 3372865 B2 JP3372865 B2 JP 3372865B2
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- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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Description
【０００１】
【発明の属する技術分野】本発明は、バス構成方式およ
びバス信号分配方法並びに半導体集積回路に関し、特に
アドレスバス，データバスおよび制御バス等に係るバス
構成方式およびバス信号分配方法並びに半導体集積回路
に関するものである。
びバス信号分配方法並びに半導体集積回路に関し、特に
アドレスバス，データバスおよび制御バス等に係るバス
構成方式およびバス信号分配方法並びに半導体集積回路
に関するものである。
【０００２】
【従来の技術】従来より１チップ上に、ＣＰＵだけでな
く、ＤＲＡＭ，ＲＯＭ等のメモリ装置のインタフェー
ス、ＭＰＥＧデコーダ等の機能ユニットを集積したシス
テムＬＳＩと呼ばれるものがある。このようなシステム
ＬＳＩにおいては、ＣＰＵ等の各機能ブロック同士を、
アドレスバス、データバスおよび制御バス等を介して接
続し、バスの駆動制御は同一チップ上に設けられたバス
制御回路によって行われている。
く、ＤＲＡＭ，ＲＯＭ等のメモリ装置のインタフェー
ス、ＭＰＥＧデコーダ等の機能ユニットを集積したシス
テムＬＳＩと呼ばれるものがある。このようなシステム
ＬＳＩにおいては、ＣＰＵ等の各機能ブロック同士を、
アドレスバス、データバスおよび制御バス等を介して接
続し、バスの駆動制御は同一チップ上に設けられたバス
制御回路によって行われている。
【０００３】図１２は、従来のシステムＬＳＩにおける
バス構成を示すブロック図である。同図に示すように、
チップ上には、機能に応じて複数のブロックが配置され
ており、ここではブロックＡをＣＰＵ１，ブロックＢを
デバッグユニット２，ブロックＣをＭＰＥＧデコーダ
３，ブロックＤをグラフィックエンジン等のその他の機
能ユニット４，ブロックＥをＤＲＡＭのインタフェース
５，ブロックＦをＲＯＭのインタフェース６としてい
る。そして、さらにこれらに加えて、バス信号分配ブロ
ック７’およびバス制御回路８が、同一チップに集積さ
れている。
バス構成を示すブロック図である。同図に示すように、
チップ上には、機能に応じて複数のブロックが配置され
ており、ここではブロックＡをＣＰＵ１，ブロックＢを
デバッグユニット２，ブロックＣをＭＰＥＧデコーダ
３，ブロックＤをグラフィックエンジン等のその他の機
能ユニット４，ブロックＥをＤＲＡＭのインタフェース
５，ブロックＦをＲＯＭのインタフェース６としてい
る。そして、さらにこれらに加えて、バス信号分配ブロ
ック７’およびバス制御回路８が、同一チップに集積さ
れている。
【０００４】このように構成することにより、各機能ブ
ロック（Ａ〜Ｆ）から出力される種々のバス信号（例え
ば、アドレス信号，データ信号，制御信号など）は、バ
ス信号分配回路７’に一旦集められてから、所望の機能
ブロック（Ａ〜Ｆ）に対して共通バス（アドレスバス１
０，データバス１１，制御バス１２）を介して分配され
る。そして、このときのバス信号の分配制御は、バス制
御回路８によって行われる。
ロック（Ａ〜Ｆ）から出力される種々のバス信号（例え
ば、アドレス信号，データ信号，制御信号など）は、バ
ス信号分配回路７’に一旦集められてから、所望の機能
ブロック（Ａ〜Ｆ）に対して共通バス（アドレスバス１
０，データバス１１，制御バス１２）を介して分配され
る。そして、このときのバス信号の分配制御は、バス制
御回路８によって行われる。
【０００５】ここで、バス信号分配ブロック７’の詳細
な構成について説明する。バス信号分配ブロック７’
は、接続されているバスの種類に応じて複数の分配ブロ
ックを備えており、ここではアドレス信号分配ブロック
７ａ’，データ信号分配ブロック７ｂ’，制御信号分配
ブロック７ｃ’，アドレスバリッド信号分配ブロック７
ｄ’，リード／ライト信号分配ブロック７ｅ’およびア
ドレスレディ信号分配ブロック７ｆ’を備えている。そ
して、これら分配ブロック７ａ’〜７ｆ’の入力側に
は、機能ブロックＡ〜Ｆからの複数のバスが接続され、
出力側にはそれぞれ１本の共通バス（アドレスバス１
０，データバス１１，制御バス１２）が接続されてい
る。したがって、分配ブロック７ａ’〜７ｆ’から出力
された信号は、これら共通バスを介して所望の機能ブロ
ック（Ａ〜Ｆ）に送信される。
な構成について説明する。バス信号分配ブロック７’
は、接続されているバスの種類に応じて複数の分配ブロ
ックを備えており、ここではアドレス信号分配ブロック
７ａ’，データ信号分配ブロック７ｂ’，制御信号分配
ブロック７ｃ’，アドレスバリッド信号分配ブロック７
ｄ’，リード／ライト信号分配ブロック７ｅ’およびア
ドレスレディ信号分配ブロック７ｆ’を備えている。そ
して、これら分配ブロック７ａ’〜７ｆ’の入力側に
は、機能ブロックＡ〜Ｆからの複数のバスが接続され、
出力側にはそれぞれ１本の共通バス（アドレスバス１
０，データバス１１，制御バス１２）が接続されてい
る。したがって、分配ブロック７ａ’〜７ｆ’から出力
された信号は、これら共通バスを介して所望の機能ブロ
ック（Ａ〜Ｆ）に送信される。
【０００６】さて、各機能ブロック（Ａ〜Ｆ）における
信号の送受信は以下のようにして行われる。機能ブロッ
クＡ，Ｂ，Ｃ，Ｄから出力されたアドレス信号は、アド
レス信号分配ブロック７ａ’に入力された後、バス制御
回路８の制御に応じてそれらのうちの一信号が選択され
る。選択されたアドレス信号はそのアドレスに対応する
機能ブロックに入力される。このとき、アドレス信号分
配ブロック７ａ’は、図１３の記載からもわかるよう
に、機能ブロックＢ，Ｃ，Ｄ，Ｅ，Ｆに共通接続された
アドレスバス１０全体を駆動して、所望の機能ブロック
へ信号を入力する。
信号の送受信は以下のようにして行われる。機能ブロッ
クＡ，Ｂ，Ｃ，Ｄから出力されたアドレス信号は、アド
レス信号分配ブロック７ａ’に入力された後、バス制御
回路８の制御に応じてそれらのうちの一信号が選択され
る。選択されたアドレス信号はそのアドレスに対応する
機能ブロックに入力される。このとき、アドレス信号分
配ブロック７ａ’は、図１３の記載からもわかるよう
に、機能ブロックＢ，Ｃ，Ｄ，Ｅ，Ｆに共通接続された
アドレスバス１０全体を駆動して、所望の機能ブロック
へ信号を入力する。
【０００７】また同様に、機能ブロックＡ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆからのデータ信号は、データ信号分配ブロッ
ク７ｂ’に入力された後、バス制御回路８の制御に応じ
てそれらのうちの一信号が選択される。選択されたデー
タ信号は予めアドレス信号によって指定された機能ブロ
ックに入力される。このとき、データ信号分配ブロック
７ｂ’は、図１４の記載からもわかるように、機能ブロ
ックＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに共通接続されたデータバ
ス１１全体を駆動して、所望の機能ブロックへ信号を入
力する。
Ｄ，Ｅ，Ｆからのデータ信号は、データ信号分配ブロッ
ク７ｂ’に入力された後、バス制御回路８の制御に応じ
てそれらのうちの一信号が選択される。選択されたデー
タ信号は予めアドレス信号によって指定された機能ブロ
ックに入力される。このとき、データ信号分配ブロック
７ｂ’は、図１４の記載からもわかるように、機能ブロ
ックＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに共通接続されたデータバ
ス１１全体を駆動して、所望の機能ブロックへ信号を入
力する。
【０００８】さらに同様に、機能ブロックＢ，Ｃ，Ｄ，
Ｅ，Ｆからの制御信号は、制御信号分配ブロック７ｃ’
に入力された後、バス制御回路８の制御に応じてそれら
のうちの一信号が選択される。選択された制御信号は予
めアドレス信号によって指定された機能ブロックに入力
される。このとき、制御信号分配ブロック７ｃ’は、図
１５の記載からもわかるように、機能ブロックＡ，Ｂ，
Ｃ，Ｄに共通接続された制御バス１２全体を駆動して、
所望の機能ブロックへ信号を入力する。
Ｅ，Ｆからの制御信号は、制御信号分配ブロック７ｃ’
に入力された後、バス制御回路８の制御に応じてそれら
のうちの一信号が選択される。選択された制御信号は予
めアドレス信号によって指定された機能ブロックに入力
される。このとき、制御信号分配ブロック７ｃ’は、図
１５の記載からもわかるように、機能ブロックＡ，Ｂ，
Ｃ，Ｄに共通接続された制御バス１２全体を駆動して、
所望の機能ブロックへ信号を入力する。
【０００９】なお、アドレスバリッド信号分配ブロック
７ｄ’およびリード／ライト信号分配ブロック７ｅ’に
おけるバスの接続は、アドレス信号分配ブロック７ａの
ものと同様の構成をしている。また、アドレスレディ信
号分配ブロック７ｆ’におけるバスの接続は、制御信号
分配ブロック７ｃ’のものと同様の構成をしている。
７ｄ’およびリード／ライト信号分配ブロック７ｅ’に
おけるバスの接続は、アドレス信号分配ブロック７ａの
ものと同様の構成をしている。また、アドレスレディ信
号分配ブロック７ｆ’におけるバスの接続は、制御信号
分配ブロック７ｃ’のものと同様の構成をしている。
【００１０】すなわち、各機能ブロックから入出力され
る信号の種類は、各機能ブロックの機能に応じて決まっ
ており、例えば機能ブロックＡはＣＰＵで構成されてい
ることから、アドレス信号の出力およびデータ信号の入
出力は行われるが、アドレス信号の入力は行われない。
る信号の種類は、各機能ブロックの機能に応じて決まっ
ており、例えば機能ブロックＡはＣＰＵで構成されてい
ることから、アドレス信号の出力およびデータ信号の入
出力は行われるが、アドレス信号の入力は行われない。
【００１１】同様に、機能ブロックＢ，Ｃ，Ｄは、それ
ぞれデバッグユニットやＭＰＥＧデコーダ等の周辺機能
によって構成されていることから、アドレス信号および
データ信号の何れとも入出力が行われる。
ぞれデバッグユニットやＭＰＥＧデコーダ等の周辺機能
によって構成されていることから、アドレス信号および
データ信号の何れとも入出力が行われる。
【００１２】また、機能ブロックＥ，Ｆは、それぞれＤ
ＲＡＭやＲＯＭ等のメモリ装置のインタフェースによっ
て構成されていることから、何れともアドレス信号の入
力が行われるが、アドレス信号の出力は行われない。デ
ータ信号については、機能ブロックＥからは読み出しお
よび書き込みを行うため入出力される。しかし、機能ブ
ロックＦにおいては、読み出しのみを行うだけであり、
データ信号は出力されるだけである。
ＲＡＭやＲＯＭ等のメモリ装置のインタフェースによっ
て構成されていることから、何れともアドレス信号の入
力が行われるが、アドレス信号の出力は行われない。デ
ータ信号については、機能ブロックＥからは読み出しお
よび書き込みを行うため入出力される。しかし、機能ブ
ロックＦにおいては、読み出しのみを行うだけであり、
データ信号は出力されるだけである。
【００１３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来例においては、１個の機能ブロックへ信号を入
力するためだけに、共通バス全体を駆動しなければなら
ず、消費電力を増大させるという問題があった。確か
に、従来例の構成では１個の共通バスに全機能ブロック
を接続しているため、回路構成が簡単になるという利点
があるものの、微細加工技術の発達した今日において
は、以前よりも容易に配線を引き回すことができ、回路
構成の簡単化よりもむしろ動作時における消費電力を低
減させることが望まれている。本発明は、このような課
題を解決するためのものであり、従来よりも消費電力を
低減させることができるバス構成方式およびバス信号分
配方法並びに半導体集積回路を提供することを目的とす
る。
うな従来例においては、１個の機能ブロックへ信号を入
力するためだけに、共通バス全体を駆動しなければなら
ず、消費電力を増大させるという問題があった。確か
に、従来例の構成では１個の共通バスに全機能ブロック
を接続しているため、回路構成が簡単になるという利点
があるものの、微細加工技術の発達した今日において
は、以前よりも容易に配線を引き回すことができ、回路
構成の簡単化よりもむしろ動作時における消費電力を低
減させることが望まれている。本発明は、このような課
題を解決するためのものであり、従来よりも消費電力を
低減させることができるバス構成方式およびバス信号分
配方法並びに半導体集積回路を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係るバス構成方式は、複数の機能ブ
ロックからなるシステムにおけるバス構成方式におい
て、上記機能ブロック同士の各々を接続する単方向バス
の途中に接続されかつ送信元の機能ブロックから受信し
たバス信号を送信先の機能ブロックへ分配するバス信号
分配ブロックと、このバス信号分配ブロックの駆動を制
御するバス制御回路とを備え、上記複数の機能ブロック
は、同一のバス信号が入力される機能ブロック同士を一
つのグループとしてグループ分けされ、上記バス信号分
配ブロックからは、上記各グループ毎に単方向の共通バ
スが引き出され、上記バス制御回路は、上記バス信号分
配ブロックから出力されるアドレス信号を監視する手段
であり、上記バス信号分配ブロックは、上記バス制御回
路の監視結果に応じて、上記送信先のグループに接続さ
れた単方向の共通バスを選択し、上記受信したバス信号
を上記選択した共通バスを介して送信する手段である。
るために、本発明に係るバス構成方式は、複数の機能ブ
ロックからなるシステムにおけるバス構成方式におい
て、上記機能ブロック同士の各々を接続する単方向バス
の途中に接続されかつ送信元の機能ブロックから受信し
たバス信号を送信先の機能ブロックへ分配するバス信号
分配ブロックと、このバス信号分配ブロックの駆動を制
御するバス制御回路とを備え、上記複数の機能ブロック
は、同一のバス信号が入力される機能ブロック同士を一
つのグループとしてグループ分けされ、上記バス信号分
配ブロックからは、上記各グループ毎に単方向の共通バ
スが引き出され、上記バス制御回路は、上記バス信号分
配ブロックから出力されるアドレス信号を監視する手段
であり、上記バス信号分配ブロックは、上記バス制御回
路の監視結果に応じて、上記送信先のグループに接続さ
れた単方向の共通バスを選択し、上記受信したバス信号
を上記選択した共通バスを介して送信する手段である。
【００１５】また、本発明に係るバス信号分配方法は、
複数の機能ブロックからなるシステムにおけるバス信号
分配方法おいて、上記機能ブロック同士の各々を接続す
る単方向バスの途中に、送信元の機能ブロックから受信
したバス信号を送信先の機能ブロックへ分配するバス信
号分配ブロックを接続し、同一のバス信号が入力される
機能ブロック同士を一つのグループとして、上記複数の
機能ブロックをグループ分けし、上記バス信号分配ブロ
ックから引き出された単方向の共通バスを上記各グルー
プ毎に設け、上記送信元の機能ブロックから受信したア
ドレス信号に応じて、上記送信先のグループに接続され
た単方向の共通バスを選択し、上記受信したバス信号を
上記選択した共通バスを介して送信する。また、本発明
に係る半導体集積回路は、それぞれが固有のアドレスを
有する複数の機能ブロックと、上記複数の機能ブロック
の各々を接続する単方向バスの途中に配設されかつバス
信号の送信元の機能ブロックから受信したバス信号を送
信先の機能ブロックへ分配するバス信号分配ブロックと
を備えた半導体集積回路において、上記機能ブロックか
ら送出されたアドレスを監視するバス制御回路をさらに
備え、上記複数の機能ブロックは、予め選択したアドレ
ス値に対応して機能ブロック毎にグループ化され、上記
バス信号分配ブロックからは、それぞれに上記グループ
に対応した機能ブロックが接続された単方向の共通バス
が引き出され、上記バス信号分配ブロックは、上記バス
制御回路からの制御に基づいて上記送信元の機能ブロッ
クから受信したアドレス信号に応じて選択した共通バス
に上記送信元の機能ブロックから受信したバス信号を出
力するバス信号分配システムを備える。このように構成
することにより本発明は、所望のグループに接続された
バスのみを駆動させることができるため、従来よりも消
費電力を低減させることができる。
複数の機能ブロックからなるシステムにおけるバス信号
分配方法おいて、上記機能ブロック同士の各々を接続す
る単方向バスの途中に、送信元の機能ブロックから受信
したバス信号を送信先の機能ブロックへ分配するバス信
号分配ブロックを接続し、同一のバス信号が入力される
機能ブロック同士を一つのグループとして、上記複数の
機能ブロックをグループ分けし、上記バス信号分配ブロ
ックから引き出された単方向の共通バスを上記各グルー
プ毎に設け、上記送信元の機能ブロックから受信したア
ドレス信号に応じて、上記送信先のグループに接続され
た単方向の共通バスを選択し、上記受信したバス信号を
上記選択した共通バスを介して送信する。また、本発明
に係る半導体集積回路は、それぞれが固有のアドレスを
有する複数の機能ブロックと、上記複数の機能ブロック
の各々を接続する単方向バスの途中に配設されかつバス
信号の送信元の機能ブロックから受信したバス信号を送
信先の機能ブロックへ分配するバス信号分配ブロックと
を備えた半導体集積回路において、上記機能ブロックか
ら送出されたアドレスを監視するバス制御回路をさらに
備え、上記複数の機能ブロックは、予め選択したアドレ
ス値に対応して機能ブロック毎にグループ化され、上記
バス信号分配ブロックからは、それぞれに上記グループ
に対応した機能ブロックが接続された単方向の共通バス
が引き出され、上記バス信号分配ブロックは、上記バス
制御回路からの制御に基づいて上記送信元の機能ブロッ
クから受信したアドレス信号に応じて選択した共通バス
に上記送信元の機能ブロックから受信したバス信号を出
力するバス信号分配システムを備える。このように構成
することにより本発明は、所望のグループに接続された
バスのみを駆動させることができるため、従来よりも消
費電力を低減させることができる。
【００１６】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図１は、本発明の一つの
実施の形態を示すブロック図である。同図において、図
１２における同一または同等の部品には同一符号を付し
ている。図１に示すように、チップ上には、機能ブロッ
クＡ〜Ｆが配置され、さらにこれらに加えて、バス信号
分配ブロック７およびバス制御回路８が集積されてい
る。
について図を用いて説明する。図１は、本発明の一つの
実施の形態を示すブロック図である。同図において、図
１２における同一または同等の部品には同一符号を付し
ている。図１に示すように、チップ上には、機能ブロッ
クＡ〜Ｆが配置され、さらにこれらに加えて、バス信号
分配ブロック７およびバス制御回路８が集積されてい
る。
【００１７】また、図１２の場合と同じように、アドレ
ス信号は、機能ブロックＡ，Ｂ，Ｃ，Ｄから、アドレス
信号分配ブロック７ａに入力される。そして、機能ブロ
ックＥ，Ｆでは機能ブロックＡ，Ｂ，Ｃ，Ｄのすべてか
らアドレスが使用される可能性があり、機能ブロック
Ｂ，Ｃ，Ｄでは機能ブロックＡ，Ｂからのアドレスしか
使用される可能性はないものと仮定する。ただし、本発
明は以上の構成に限られるものではなく、その他の構成
でもよいことは明らかである。
ス信号は、機能ブロックＡ，Ｂ，Ｃ，Ｄから、アドレス
信号分配ブロック７ａに入力される。そして、機能ブロ
ックＥ，Ｆでは機能ブロックＡ，Ｂ，Ｃ，Ｄのすべてか
らアドレスが使用される可能性があり、機能ブロック
Ｂ，Ｃ，Ｄでは機能ブロックＡ，Ｂからのアドレスしか
使用される可能性はないものと仮定する。ただし、本発
明は以上の構成に限られるものではなく、その他の構成
でもよいことは明らかである。
【００１８】ここで、バス信号分配ブロック７の構成に
ついて詳細に説明する。バス信号分配ブロック７は、接
続されているバスの種類に応じて複数の分配ブロックを
備えており、ここではアドレス信号分配ブロック７ａ，
データ信号分配ブロック７ｂ，制御信号分配ブロック７
ｃ，アドレスバリッド信号分配ブロック７ｄ，リード／
ライト信号分配ブロック７ｅおよびアドレスレディ信号
分配ブロック７ｆを備えている。
ついて詳細に説明する。バス信号分配ブロック７は、接
続されているバスの種類に応じて複数の分配ブロックを
備えており、ここではアドレス信号分配ブロック７ａ，
データ信号分配ブロック７ｂ，制御信号分配ブロック７
ｃ，アドレスバリッド信号分配ブロック７ｄ，リード／
ライト信号分配ブロック７ｅおよびアドレスレディ信号
分配ブロック７ｆを備えている。
【００１９】そして、これら分配ブロック７ａ〜７ｆの
入力側には、機能ブロックＡ〜Ｆからの複数のバスが接
続され、出力側には機能ブロックのグループ毎にアドレ
スバス１０，データバス１１，制御バス１２が接続され
ている。分配ブロック７ａ，７ｂ，７ｃから出力された
信号は、これらのバスを介して所望の機能ブロック（Ａ
〜Ｆ）に送信される。
入力側には、機能ブロックＡ〜Ｆからの複数のバスが接
続され、出力側には機能ブロックのグループ毎にアドレ
スバス１０，データバス１１，制御バス１２が接続され
ている。分配ブロック７ａ，７ｂ，７ｃから出力された
信号は、これらのバスを介して所望の機能ブロック（Ａ
〜Ｆ）に送信される。
【００２０】なお、図１では記載を省略しているが、ア
ドレスバリッド信号分配ブロック７ｄおよびリード／ラ
イト信号分配ブロック７ｅには、アドレス信号分配ブロ
ック７ａと同様のバスが接続されている。また、アドレ
スレディ信号分配ブロック７ｆには、制御信号分配ブロ
ック７ｃと同様のバスが接続されている。
ドレスバリッド信号分配ブロック７ｄおよびリード／ラ
イト信号分配ブロック７ｅには、アドレス信号分配ブロ
ック７ａと同様のバスが接続されている。また、アドレ
スレディ信号分配ブロック７ｆには、制御信号分配ブロ
ック７ｃと同様のバスが接続されている。
【００２１】ここで、アドレス信号分配ブロック７ａの
構成について説明する。アドレス信号の送信にあたって
は、機能ブロックＢ，Ｃ，Ｄを一つのグループ、機能ブ
ロックＥ，Ｆを別のグループとして、グループごとに共
通のアドレスバスを設けるとよい。その場合、アドレス
信号分配ブロック７ａの構成は、図２のようになる。
構成について説明する。アドレス信号の送信にあたって
は、機能ブロックＢ，Ｃ，Ｄを一つのグループ、機能ブ
ロックＥ，Ｆを別のグループとして、グループごとに共
通のアドレスバスを設けるとよい。その場合、アドレス
信号分配ブロック７ａの構成は、図２のようになる。
【００２２】図２は、アドレス信号分配ブロック７ａの
詳細な構成を示すブロック図である。同図に示すよう
に、アドレス信号分配ブロック７ａはマルチプレクサに
よって構成されており、ブロックＡ，Ｂ，Ｃ，Ｄが出力
するアドレス信号が入力され、これら４信号の何れか一
信号を選択してから、送信先につながっているバスを駆
動してアドレス信号を送信する。なお、データ信号分配
ブロック７ｂ，制御信号分配ブロック７ｃ，アドレスバ
リッド信号分配ブロック７ｄ，リード／ライト信号分配
ブロック７ｅ，アドレスレディ信号分配ブロック７ｆに
ついても、送信元と送信先との対応に応じて接続を切り
替えるマルチプレクサによって構成されている。
詳細な構成を示すブロック図である。同図に示すよう
に、アドレス信号分配ブロック７ａはマルチプレクサに
よって構成されており、ブロックＡ，Ｂ，Ｃ，Ｄが出力
するアドレス信号が入力され、これら４信号の何れか一
信号を選択してから、送信先につながっているバスを駆
動してアドレス信号を送信する。なお、データ信号分配
ブロック７ｂ，制御信号分配ブロック７ｃ，アドレスバ
リッド信号分配ブロック７ｄ，リード／ライト信号分配
ブロック７ｅ，アドレスレディ信号分配ブロック７ｆに
ついても、送信元と送信先との対応に応じて接続を切り
替えるマルチプレクサによって構成されている。
【００２３】さて、バスの駆動制御について、具体例を
示す。図３は、アドレスバスを示すブロック図である。
同図に示すように、アドレスバス１０はバス１０ａとバ
ス１０ｂとで構成されている。アドレス信号分配ブロッ
ク７ａは、機能ブロックＡ，Ｂからの何れかのアドレス
信号を選択したときは、アドレスの値に応じて機能ブロ
ックＢ，Ｃ，Ｄへのバス１０ａおよび機能ブロックＥ，
Ｆへのバス１０ｂの両者を駆動して、入力されたアドレ
ス信号を送信する。また、機能ブロックＣ，Ｄからの何
れかのアドレス信号を選択したときは、機能ブロック
Ｅ，Ｆへのバス１０ａのみを駆動して、入力されたアド
レス信号を対応する機能ブロックに送信する。なお、機
能ブロックＣ，Ｄからのアドレス信号を選択したとき
は、バス１０ａは使用しないため、その出力値を「０」
または「１」に固定することにより消費電力を抑制す
る。
示す。図３は、アドレスバスを示すブロック図である。
同図に示すように、アドレスバス１０はバス１０ａとバ
ス１０ｂとで構成されている。アドレス信号分配ブロッ
ク７ａは、機能ブロックＡ，Ｂからの何れかのアドレス
信号を選択したときは、アドレスの値に応じて機能ブロ
ックＢ，Ｃ，Ｄへのバス１０ａおよび機能ブロックＥ，
Ｆへのバス１０ｂの両者を駆動して、入力されたアドレ
ス信号を送信する。また、機能ブロックＣ，Ｄからの何
れかのアドレス信号を選択したときは、機能ブロック
Ｅ，Ｆへのバス１０ａのみを駆動して、入力されたアド
レス信号を対応する機能ブロックに送信する。なお、機
能ブロックＣ，Ｄからのアドレス信号を選択したとき
は、バス１０ａは使用しないため、その出力値を「０」
または「１」に固定することにより消費電力を抑制す
る。
【００２４】図４は、データバスを示すブロック図であ
る。同図に示すように、データバス１１はバス１１ａと
バス１１ｂとで構成されている。データ信号分配ブロッ
ク７ｂは、機能ブロックＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆからの
何れかのデータ信号を選択したときは、予め選択したア
ドレスの値に応じて機能ブロックＡ，Ｂ，Ｅ，Ｆへのバ
ス１１ａまたは機能ブロックＣ，Ｄへのバス１１ｂの何
れかを駆動して、入力されたデータ信号を対応する機能
ブロックに送信する。なお、使用していないバスは、そ
の出力値を「０」または「１」に固定することにより消
費電力を抑制する。
る。同図に示すように、データバス１１はバス１１ａと
バス１１ｂとで構成されている。データ信号分配ブロッ
ク７ｂは、機能ブロックＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆからの
何れかのデータ信号を選択したときは、予め選択したア
ドレスの値に応じて機能ブロックＡ，Ｂ，Ｅ，Ｆへのバ
ス１１ａまたは機能ブロックＣ，Ｄへのバス１１ｂの何
れかを駆動して、入力されたデータ信号を対応する機能
ブロックに送信する。なお、使用していないバスは、そ
の出力値を「０」または「１」に固定することにより消
費電力を抑制する。
【００２５】図５は、制御バスを示すブロック図であ
る。同図に示すように、制御バス１２はバス１２ａとバ
ス１２ｂとで構成されている。制御信号分配ブロック７
ｃは、機能ブロックＢ，Ｃ，Ｄ，Ｅ，Ｆからの何れかの
制御信号を選択したときは、予め選択したアドレスの値
に応じて機能ブロックＡ，Ｂへのバス１２ａまたは機能
ブロックＣ，Ｄへのバス１２ｂの何れかを駆動して、入
力された制御信号を対応する機能ブロックに送信する。
なお、使用していないバスは、その出力値を「０」また
は「１」に固定することにより消費電力を抑制する。
る。同図に示すように、制御バス１２はバス１２ａとバ
ス１２ｂとで構成されている。制御信号分配ブロック７
ｃは、機能ブロックＢ，Ｃ，Ｄ，Ｅ，Ｆからの何れかの
制御信号を選択したときは、予め選択したアドレスの値
に応じて機能ブロックＡ，Ｂへのバス１２ａまたは機能
ブロックＣ，Ｄへのバス１２ｂの何れかを駆動して、入
力された制御信号を対応する機能ブロックに送信する。
なお、使用していないバスは、その出力値を「０」また
は「１」に固定することにより消費電力を抑制する。
【００２６】次に、図１に係るバス構成の動作について
詳細に述べる。ここでは、一例として、機能ブロックＡ
による機能ブロックＤへの書き込み動作について説明す
る。図６は、機能ブロックＡによる機能ブロックＤへの
書き込み動作を示すタイムチャートである。同図に示す
ように、チップ上の各ブロックは同一のクロックに同期
して動作している。
詳細に述べる。ここでは、一例として、機能ブロックＡ
による機能ブロックＤへの書き込み動作について説明す
る。図６は、機能ブロックＡによる機能ブロックＤへの
書き込み動作を示すタイムチャートである。同図に示す
ように、チップ上の各ブロックは同一のクロックに同期
して動作している。
【００２７】まず、機能ブロックＡは、アドレス信号分
配ブロック７ａに対してアドレス信号（ここでは、アド
レス１とする）を出力し、同時にバス使用要求信号をバ
ス制御回路８に対して出力する。なお、アドレス１は、
機能ブロックＤ内に設定されたアドレスである。
配ブロック７ａに対してアドレス信号（ここでは、アド
レス１とする）を出力し、同時にバス使用要求信号をバ
ス制御回路８に対して出力する。なお、アドレス１は、
機能ブロックＤ内に設定されたアドレスである。
【００２８】バス制御回路８は、アドレス１に対応する
バス、すなわちバス１０ａが使用可能であれば、バス使
用許可信号を機能ブロックＡに対して出力する。そし
て、アドレス信号分配ブロック７ａ内のマルチプレクサ
の接続を切り替えて、機能ブロックＡからのアドレスバ
スとバス１０ａとを接続する。
バス、すなわちバス１０ａが使用可能であれば、バス使
用許可信号を機能ブロックＡに対して出力する。そし
て、アドレス信号分配ブロック７ａ内のマルチプレクサ
の接続を切り替えて、機能ブロックＡからのアドレスバ
スとバス１０ａとを接続する。
【００２９】また、バス制御回路８は、アドレス信号分
配ブロック７ａから出力されるアドレス信号を監視して
おり、アドレス１を検出するとアドレス１に対応するデ
ータバス（ここでは、バス１１ｂとする）を使用可能に
するため、データ信号分配ブロック７ｂ内のマルチプレ
クサの接続を切り替えて、機能ブロックＡからのデータ
バスとバス１１ｂとを接続する。
配ブロック７ａから出力されるアドレス信号を監視して
おり、アドレス１を検出するとアドレス１に対応するデ
ータバス（ここでは、バス１１ｂとする）を使用可能に
するため、データ信号分配ブロック７ｂ内のマルチプレ
クサの接続を切り替えて、機能ブロックＡからのデータ
バスとバス１１ｂとを接続する。
【００３０】さらに、上記同様にバス制御回路８は、ア
ドレスバリッド信号分配ブロック７ｄ，リード／ライト
信号分配ブロック７ｅおよびアドレスレディ信号分配ブ
ロック７ｆ内のマルチプレクサの接続を切り替える。
ドレスバリッド信号分配ブロック７ｄ，リード／ライト
信号分配ブロック７ｅおよびアドレスレディ信号分配ブ
ロック７ｆ内のマルチプレクサの接続を切り替える。
【００３１】なお、アドレスバリッド信号分配ブロック
７ｄおよびリード／ライト信号分配ブロック７ｅ内のマ
ルチプレクサは、アドレス信号分配ブロック７ａのもの
と同様の構成をしている。また、アドレスレディ信号分
配ブロック７ｆ内のマルチプレクサは、制御信号分配ブ
ロック７ｃのものと同様の構成をしている。
７ｄおよびリード／ライト信号分配ブロック７ｅ内のマ
ルチプレクサは、アドレス信号分配ブロック７ａのもの
と同様の構成をしている。また、アドレスレディ信号分
配ブロック７ｆ内のマルチプレクサは、制御信号分配ブ
ロック７ｃのものと同様の構成をしている。
【００３２】その後、機能ブロックＡは、バス使用許可
信号を受けると、アドレスバリッド信号をアドレスバリ
ッド信号分配ブロック７ｄに出力し、アドレスバリッド
信号分配ブロック７ｄは、受信したアドレスバリッド信
号をアドレス１によって指定された機能ブロックＤに対
して出力する。このとき、機能ブロックＡから出力され
るリード／ライト信号は常時「０」であることから、書
き込み動作が実施される。そして、アドレスバリッド信
号によってアドレス信号がアドレス１に確定されると、
機能ブロックＡからのデータ信号（ここでは、データ１
とする）がバス１１ｂを介して機能ブロックＤに取り込
まれ、機能ブロックＤ内のレジスタに書き込まれる。
信号を受けると、アドレスバリッド信号をアドレスバリ
ッド信号分配ブロック７ｄに出力し、アドレスバリッド
信号分配ブロック７ｄは、受信したアドレスバリッド信
号をアドレス１によって指定された機能ブロックＤに対
して出力する。このとき、機能ブロックＡから出力され
るリード／ライト信号は常時「０」であることから、書
き込み動作が実施される。そして、アドレスバリッド信
号によってアドレス信号がアドレス１に確定されると、
機能ブロックＡからのデータ信号（ここでは、データ１
とする）がバス１１ｂを介して機能ブロックＤに取り込
まれ、機能ブロックＤ内のレジスタに書き込まれる。
【００３３】その後、機能ブロックＡからのアドレスレ
ディ信号の立ち下がりのエッジに同期してアドレス２，
３が順次確定され、データ２，３が機能ブロックＤに取
り込まれ、機能ブロックＤ内のレジスタに書き込まれ
る。そして、バス使用要求信号が「０」になると、バス
使用許可信号も「０」となって書き込み動作は完了す
る。
ディ信号の立ち下がりのエッジに同期してアドレス２，
３が順次確定され、データ２，３が機能ブロックＤに取
り込まれ、機能ブロックＤ内のレジスタに書き込まれ
る。そして、バス使用要求信号が「０」になると、バス
使用許可信号も「０」となって書き込み動作は完了す
る。
【００３４】同様に、各機能ブロックからのデータ信号
の読み出しは以下のようにして行われる。ここでは、一
例として、機能ブロックＡによる機能ブロックＤからの
読み出し動作について説明する。図７は、機能ブロック
Ａによるブロック５からの読み出し動作を示すタイムチ
ャートである。同図に示すように、チップ上の各ブロッ
クは同一のクロックに同期して動作している。
の読み出しは以下のようにして行われる。ここでは、一
例として、機能ブロックＡによる機能ブロックＤからの
読み出し動作について説明する。図７は、機能ブロック
Ａによるブロック５からの読み出し動作を示すタイムチ
ャートである。同図に示すように、チップ上の各ブロッ
クは同一のクロックに同期して動作している。
【００３５】まず、機能ブロックＡは、アドレス信号分
配ブロック７ａに対してアドレス信号（ここでは、アド
レス１とする）を出力し、同時にバス使用要求信号をバ
ス制御回路８に対して出力する。なお、アドレス１は、
機能ブロックＤ内に設定されたアドレスである。
配ブロック７ａに対してアドレス信号（ここでは、アド
レス１とする）を出力し、同時にバス使用要求信号をバ
ス制御回路８に対して出力する。なお、アドレス１は、
機能ブロックＤ内に設定されたアドレスである。
【００３６】バス制御回路８は、アドレス１に対応する
バス、すなわちバス１０ａが使用可能であれば、バス使
用許可信号を機能ブロックＡに対して出力する。そし
て、アドレス信号分配ブロック７ａ内のマルチプレクサ
の接続を切り替えて、機能ブロックＡからのアドレスバ
スとバス１０ａとを接続する。
バス、すなわちバス１０ａが使用可能であれば、バス使
用許可信号を機能ブロックＡに対して出力する。そし
て、アドレス信号分配ブロック７ａ内のマルチプレクサ
の接続を切り替えて、機能ブロックＡからのアドレスバ
スとバス１０ａとを接続する。
【００３７】また、バス制御回路８は、アドレス信号分
配ブロック７ａから出力されるアドレス信号を監視して
おり、アドレス１を検出するとアドレス１に対応するデ
ータバス（ここでは、バス１１ｂとする）を使用可能に
するため、データ信号分配ブロック７ｂ内のマルチプレ
クサの接続を切り替えて、機能ブロックＡからのデータ
バスとバス１１ｂとを接続する。
配ブロック７ａから出力されるアドレス信号を監視して
おり、アドレス１を検出するとアドレス１に対応するデ
ータバス（ここでは、バス１１ｂとする）を使用可能に
するため、データ信号分配ブロック７ｂ内のマルチプレ
クサの接続を切り替えて、機能ブロックＡからのデータ
バスとバス１１ｂとを接続する。
【００３８】さらに、上記同様にバス制御回路８は、ア
ドレスバリッド信号分配ブロック７ｄ，リード／ライト
信号分配ブロック７ｅおよびアドレスレディ信号分配ブ
ロック７ｆ内のマルチプレクサの接続を切り替える。
ドレスバリッド信号分配ブロック７ｄ，リード／ライト
信号分配ブロック７ｅおよびアドレスレディ信号分配ブ
ロック７ｆ内のマルチプレクサの接続を切り替える。
【００３９】なお、アドレスバリッド信号分配ブロック
７ｄおよびリード／ライト信号分配ブロック７ｅ内のマ
ルチプレクサは、アドレス信号分配ブロック７ａのもの
と同様の構成をしている。また、アドレスレディ信号分
配ブロック７ｆ内のマルチプレクサは、制御信号分配ブ
ロック７ｃのものと同様の構成をしている。
７ｄおよびリード／ライト信号分配ブロック７ｅ内のマ
ルチプレクサは、アドレス信号分配ブロック７ａのもの
と同様の構成をしている。また、アドレスレディ信号分
配ブロック７ｆ内のマルチプレクサは、制御信号分配ブ
ロック７ｃのものと同様の構成をしている。
【００４０】その後、機能ブロックＡは、バス使用許可
信号を受けると、アドレスバリッド信号をアドレスバリ
ッド信号分配ブロック７ｄに出力し、アドレスバリッド
信号分配ブロック７ｄは、受信したアドレスバリッド信
号をアドレス１によって指定された機能ブロックＤに対
して出力する。このとき、機能ブロックＡから出力され
るリード／ライト信号が「１」になると、読み出し動作
が実施される。アドレスバリッド信号によってアドレス
信号がアドレス１に確定されると、機能ブロックＤから
のデータレディ信号の立ち上がりのエッジに同期してデ
ータ１が機能ブロックＤから読み出される。
信号を受けると、アドレスバリッド信号をアドレスバリ
ッド信号分配ブロック７ｄに出力し、アドレスバリッド
信号分配ブロック７ｄは、受信したアドレスバリッド信
号をアドレス１によって指定された機能ブロックＤに対
して出力する。このとき、機能ブロックＡから出力され
るリード／ライト信号が「１」になると、読み出し動作
が実施される。アドレスバリッド信号によってアドレス
信号がアドレス１に確定されると、機能ブロックＤから
のデータレディ信号の立ち上がりのエッジに同期してデ
ータ１が機能ブロックＤから読み出される。
【００４１】その後、機能ブロックＡからのアドレスレ
ディ信号の立ち下がりのエッジに同期してアドレス２，
３が順次確定され、データレディ信号の立ち上がりのエ
ッジに同期してデータ２，３が機能ブロックＤから読み
出される。そして、バス使用要求信号が「０」になる
と、バス使用許可信号も「０」となって読み出し動作は
完了する。
ディ信号の立ち下がりのエッジに同期してアドレス２，
３が順次確定され、データレディ信号の立ち上がりのエ
ッジに同期してデータ２，３が機能ブロックＤから読み
出される。そして、バス使用要求信号が「０」になる
と、バス使用許可信号も「０」となって読み出し動作は
完了する。
【００４２】次に本発明のその他の実施の形態について
図を参照して説明する。図１においては、アドレス信号
の分配とデータ信号の分配とを、それぞれ専用の分配ブ
ロック（すなわち、アドレス信号分配ブロック７ａ，デ
ータ信号分配ブロック７ｂ）を使って行っていたが、時
分割で制御すれば１個の分配ブロックでアドレス信号と
データ信号とを分配することができる。また、アドレス
バスとデータバスとを共通のバスで兼用できるという利
点もある。そこで、本実施の形態では、以下に示すよう
なアドレス／データ信号信号分配ブロック７ｇを用い、
時分割でアドレス信号とデータ信号とを分配するように
した。
図を参照して説明する。図１においては、アドレス信号
の分配とデータ信号の分配とを、それぞれ専用の分配ブ
ロック（すなわち、アドレス信号分配ブロック７ａ，デ
ータ信号分配ブロック７ｂ）を使って行っていたが、時
分割で制御すれば１個の分配ブロックでアドレス信号と
データ信号とを分配することができる。また、アドレス
バスとデータバスとを共通のバスで兼用できるという利
点もある。そこで、本実施の形態では、以下に示すよう
なアドレス／データ信号信号分配ブロック７ｇを用い、
時分割でアドレス信号とデータ信号とを分配するように
した。
【００４３】図８は、本発明のその他の実施の形態を示
すブロック図である。同図において、図１における同一
または同等の構成には同一符号を付している。本実施の
形態においては、図１におけるアドレス信号分配ブロッ
ク７ａとデータ信号分配ブロック７ｂとを、１個のアド
レス／データ信号分配ブロック７ｇに統合し、アドレス
信号およびデータ信号の分配を時分割で行う点に特徴が
ある。なお、図８においては記載を省略しているが、図
中のコマンド信号分配ブロック７ｈは、アドレス信号分
配ブロック７ａと同様のバスが接続されている。
すブロック図である。同図において、図１における同一
または同等の構成には同一符号を付している。本実施の
形態においては、図１におけるアドレス信号分配ブロッ
ク７ａとデータ信号分配ブロック７ｂとを、１個のアド
レス／データ信号分配ブロック７ｇに統合し、アドレス
信号およびデータ信号の分配を時分割で行う点に特徴が
ある。なお、図８においては記載を省略しているが、図
中のコマンド信号分配ブロック７ｈは、アドレス信号分
配ブロック７ａと同様のバスが接続されている。
【００４４】さて、アドレス／データ信号分配ブロック
７ｇの詳細な構成は、図９に示すとおりであり、機能ブ
ロックＡ〜Ｆから入力されたアドレス信号およびデータ
信号を、所望の機能ブロックへ分配するマルチプレクサ
によって構成されている。同図に示すように、アドレス
／データバス１３は、バス１３ａとバス１３ｂとで構成
されている。アドレス／データ信号分配ブロック７ｇ
は、機能ブロックＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆが出力するア
ドレス信号またはデータ信号が時分割で入力され、これ
ら６信号の何れか一信号を選択してから、送信先につな
がっているバスを駆動して信号を送信する。
７ｇの詳細な構成は、図９に示すとおりであり、機能ブ
ロックＡ〜Ｆから入力されたアドレス信号およびデータ
信号を、所望の機能ブロックへ分配するマルチプレクサ
によって構成されている。同図に示すように、アドレス
／データバス１３は、バス１３ａとバス１３ｂとで構成
されている。アドレス／データ信号分配ブロック７ｇ
は、機能ブロックＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆが出力するア
ドレス信号またはデータ信号が時分割で入力され、これ
ら６信号の何れか一信号を選択してから、送信先につな
がっているバスを駆動して信号を送信する。
【００４５】すなわち、機能ブロックＡ，Ｂからのバス
信号を選択したときは、機能ブロックＡ，Ｂへのバス，
機能ブロックＣ，Ｄへのバスおよび機能ブロックＥ，Ｆ
へのバスのすべてを駆動して、入力されたバス信号を送
信する。
信号を選択したときは、機能ブロックＡ，Ｂへのバス，
機能ブロックＣ，Ｄへのバスおよび機能ブロックＥ，Ｆ
へのバスのすべてを駆動して、入力されたバス信号を送
信する。
【００４６】また、機能ブロックＣ，Ｄからのバス信号
を選択したときは、機能ブロックＡ，Ｂへのバスおよび
機能ブロックＥ，Ｆへのバスを駆動して、入力されたバ
ス信号を送信する。
を選択したときは、機能ブロックＡ，Ｂへのバスおよび
機能ブロックＥ，Ｆへのバスを駆動して、入力されたバ
ス信号を送信する。
【００４７】さらに、機能ブロックＥ，Ｆからのバス信
号を選択したときは、機能ブロックＡ，Ｂへのバスおよ
びアドレスＣ，Ｄへのバスを駆動して、入力されたバス
信号を送信する。なお、上記において、使用していない
バスについては、その出力値を「０」または「１」に固
定することにより消費電力を抑制する。
号を選択したときは、機能ブロックＡ，Ｂへのバスおよ
びアドレスＣ，Ｄへのバスを駆動して、入力されたバス
信号を送信する。なお、上記において、使用していない
バスについては、その出力値を「０」または「１」に固
定することにより消費電力を抑制する。
【００４８】また、制御信号についても同様であり、以
下に示すとおりである。制御信号分配ブロック７ｃは、
機能ブロックＢ，Ｃ，Ｄ，Ｅ，Ｆからの制御信号の何れ
か一信号を選択すると、予め選択したアドレスの値に応
じて機能ブロックＡ，Ｂへのバスまたは機能ブロック
Ｃ，Ｄへのバス１２ｂの何れかを駆動して、入力された
制御信号を送信する。なお、使用していないバスについ
ては、その出力値を「０」または「１」に固定すること
により消費電力を抑制する。
下に示すとおりである。制御信号分配ブロック７ｃは、
機能ブロックＢ，Ｃ，Ｄ，Ｅ，Ｆからの制御信号の何れ
か一信号を選択すると、予め選択したアドレスの値に応
じて機能ブロックＡ，Ｂへのバスまたは機能ブロック
Ｃ，Ｄへのバス１２ｂの何れかを駆動して、入力された
制御信号を送信する。なお、使用していないバスについ
ては、その出力値を「０」または「１」に固定すること
により消費電力を抑制する。
【００４９】次に、図８に係るバス構成の動作について
説明する。図１０は、機能ブロックＡによる機能ブロッ
クＤへの書き込み動作を示すタイムチャートである。同
図に示すように、チップ上の各ブロックは同一のクロッ
クに同期して動作している。
説明する。図１０は、機能ブロックＡによる機能ブロッ
クＤへの書き込み動作を示すタイムチャートである。同
図に示すように、チップ上の各ブロックは同一のクロッ
クに同期して動作している。
【００５０】まず、機能ブロックＡは、アドレス／デー
タ信号分配ブロック７ｇに対してアドレス信号（ここで
は、アドレス１とする）を出力し、同時にバス使用要求
信号をバス制御回路８に対して出力し、さらにコマンド
信号（ここでは、コマンド１とする）をコマンド信号分
配ブロック７ｈに対して出力する。このコマンド信号
は、図１におけるリード／ライト信号に相当するもので
ある。なお、アドレス１は、機能ブロックＤ内に設定さ
れたアドレスである。
タ信号分配ブロック７ｇに対してアドレス信号（ここで
は、アドレス１とする）を出力し、同時にバス使用要求
信号をバス制御回路８に対して出力し、さらにコマンド
信号（ここでは、コマンド１とする）をコマンド信号分
配ブロック７ｈに対して出力する。このコマンド信号
は、図１におけるリード／ライト信号に相当するもので
ある。なお、アドレス１は、機能ブロックＤ内に設定さ
れたアドレスである。
【００５１】バス制御回路８は、アドレス１に対応する
バス、すなわちバス１３ｂが使用可能であれば、バス使
用許可信号を機能ブロックＡに対して出力する。そし
て、アドレス／データ信号分配ブロック７ｇ内のマルチ
プレクサの接続を切り替えて、ブロックＡからのアドレ
ス／データバスとバス１３ｂとを接続する。
バス、すなわちバス１３ｂが使用可能であれば、バス使
用許可信号を機能ブロックＡに対して出力する。そし
て、アドレス／データ信号分配ブロック７ｇ内のマルチ
プレクサの接続を切り替えて、ブロックＡからのアドレ
ス／データバスとバス１３ｂとを接続する。
【００５２】また、バス制御回路８は、アドレス／デー
タ信号分配ブロック７ｇから出力されるアドレス信号を
監視しており、アドレス１を検出するとアドレス１に対
応するバスを使用可能にするため、アドレスバリッド信
号分配ブロック７ｄ，コマンド信号分配ブロック７ｈお
よびアドレスレディ信号分配ブロック７ｆ内のマルチプ
レクサの接続を切り替える。
タ信号分配ブロック７ｇから出力されるアドレス信号を
監視しており、アドレス１を検出するとアドレス１に対
応するバスを使用可能にするため、アドレスバリッド信
号分配ブロック７ｄ，コマンド信号分配ブロック７ｈお
よびアドレスレディ信号分配ブロック７ｆ内のマルチプ
レクサの接続を切り替える。
【００５３】なお、アドレスバリッド信号分配ブロック
７ｄおよびコマンド信号分配ブロック７ｈ内のマルチプ
レクサは、アドレス／データ信号分配ブロック７ｇのも
のと同様の構成をしている。また、アドレスレディ信号
分配ブロック７ｆ内のマルチプレクサは、制御信号分配
ブロック７ｃのものと同様の構成をしている。
７ｄおよびコマンド信号分配ブロック７ｈ内のマルチプ
レクサは、アドレス／データ信号分配ブロック７ｇのも
のと同様の構成をしている。また、アドレスレディ信号
分配ブロック７ｆ内のマルチプレクサは、制御信号分配
ブロック７ｃのものと同様の構成をしている。
【００５４】その後、機能ブロックＡは、バス使用許可
信号を受けると、アドレスバリッド信号をアドレスバリ
ッド信号分配ブロック７ｄに出力し、アドレスバリッド
信号分配ブロック７ｄは、受信したアドレスバリッド信
号をアドレス１によって指定された機能ブロックＤに対
して出力する。このとき、コマンド１によって指定され
た動作として、ここでは書き込み動作が行われる。そし
て、アドレスバリッド信号によってアドレス信号がアド
レス１に確定されると、機能ブロックＡからのデータ信
号（ここでは、データ１とする）がバス１３ｂを介して
機能ブロックＤに取り込まれ、機能ブロックＤ内のレジ
スタに書き込まれる。
信号を受けると、アドレスバリッド信号をアドレスバリ
ッド信号分配ブロック７ｄに出力し、アドレスバリッド
信号分配ブロック７ｄは、受信したアドレスバリッド信
号をアドレス１によって指定された機能ブロックＤに対
して出力する。このとき、コマンド１によって指定され
た動作として、ここでは書き込み動作が行われる。そし
て、アドレスバリッド信号によってアドレス信号がアド
レス１に確定されると、機能ブロックＡからのデータ信
号（ここでは、データ１とする）がバス１３ｂを介して
機能ブロックＤに取り込まれ、機能ブロックＤ内のレジ
スタに書き込まれる。
【００５５】その後、機能ブロックＡからのアドレスレ
ディ信号の立ち下がりのエッジに同期して、データ２が
機能ブロックＤに取り込まれ、機能ブロックＤ内のレジ
スタに書き込まれる。そして、バス使用要求信号が
「０」になると、バス使用許可信号も「０」となって書
き込み動作は完了する。
ディ信号の立ち下がりのエッジに同期して、データ２が
機能ブロックＤに取り込まれ、機能ブロックＤ内のレジ
スタに書き込まれる。そして、バス使用要求信号が
「０」になると、バス使用許可信号も「０」となって書
き込み動作は完了する。
【００５６】次に、機能ブロックＡによる機能ブロック
Ｄからの読み出し動作について説明する。図１０は、機
能ブロックＡによる機能ブロックＤからの読み出し動作
を示すタイムチャートである。同図に示すように、チッ
プ上の各ブロックは同一のクロックに同期して動作して
いる。
Ｄからの読み出し動作について説明する。図１０は、機
能ブロックＡによる機能ブロックＤからの読み出し動作
を示すタイムチャートである。同図に示すように、チッ
プ上の各ブロックは同一のクロックに同期して動作して
いる。
【００５７】まず、機能ブロックＡは、アドレス／デー
タ信号分配ブロック７ｇに対してアドレス信号（ここで
は、アドレス１とする）を出力し、同時にバス使用要求
信号をバス制御回路８に対して出力し、さらにコマンド
信号（ここでは、コマンド１とする）をコマンド信号分
配ブロック７ｈに対して出力する。このコマンド信号
は、図１におけるリード／ライト信号に相当するもので
ある。なお、アドレス１は、機能ブロックＤ内に設定さ
れたアドレスである。
タ信号分配ブロック７ｇに対してアドレス信号（ここで
は、アドレス１とする）を出力し、同時にバス使用要求
信号をバス制御回路８に対して出力し、さらにコマンド
信号（ここでは、コマンド１とする）をコマンド信号分
配ブロック７ｈに対して出力する。このコマンド信号
は、図１におけるリード／ライト信号に相当するもので
ある。なお、アドレス１は、機能ブロックＤ内に設定さ
れたアドレスである。
【００５８】バス制御回路８は、アドレス１に対応する
バス、すなわちバス１３ｂが使用可能であれば、バス使
用許可信号を機能ブロックＡに対して出力する。そし
て、アドレス／データ信号分配ブロック７ｇ内のマルチ
プレクサの接続を切り替えて、機能ブロックＡからのア
ドレス／データバスとバス１３ｂとを接続する。
バス、すなわちバス１３ｂが使用可能であれば、バス使
用許可信号を機能ブロックＡに対して出力する。そし
て、アドレス／データ信号分配ブロック７ｇ内のマルチ
プレクサの接続を切り替えて、機能ブロックＡからのア
ドレス／データバスとバス１３ｂとを接続する。
【００５９】また、バス制御回路８は、アドレス／デー
タ信号分配ブロック７ｇから出力されるアドレス信号を
監視しており、アドレス１を検出するとアドレス１に対
応するバスを使用可能にするため、アドレスバリッド信
号分配ブロック７ｄ，コマンド信号分配ブロック７ｈお
よびアドレスレディ信号分配ブロック７ｆ内のマルチプ
レクサの接続を切り替える。
タ信号分配ブロック７ｇから出力されるアドレス信号を
監視しており、アドレス１を検出するとアドレス１に対
応するバスを使用可能にするため、アドレスバリッド信
号分配ブロック７ｄ，コマンド信号分配ブロック７ｈお
よびアドレスレディ信号分配ブロック７ｆ内のマルチプ
レクサの接続を切り替える。
【００６０】なお、アドレスバリッド信号分配ブロック
７ｄおよびコマンド信号分配ブロック７ｅ内のマルチプ
レクサは、アドレス／データ信号分配ブロック７ｇのも
のと同様の構成をしている。また、アドレスレディ信号
分配ブロック７ｆ内のマルチプレクサは、制御信号分配
ブロック７ｃのものと同様の構成をしている。
７ｄおよびコマンド信号分配ブロック７ｅ内のマルチプ
レクサは、アドレス／データ信号分配ブロック７ｇのも
のと同様の構成をしている。また、アドレスレディ信号
分配ブロック７ｆ内のマルチプレクサは、制御信号分配
ブロック７ｃのものと同様の構成をしている。
【００６１】その後、機能ブロックＡは、バス使用許可
信号を受けると、アドレスバリッド信号をアドレスバリ
ッド信号分配ブロック７ｄに出力し、アドレスバリッド
信号分配ブロック７ｄは、受信したアドレスバリッド信
号をアドレス１によって指定された機能ブロックＤに対
して出力する。このとき、コマンド１によって指定され
た動作として、ここでは読み出し動作が行われる。そし
て、アドレスバリッド信号によってアドレス信号がアド
レス１に確定されると、機能ブロックＤからのデータレ
ディ信号の立ち上がりのエッジに同期して、データ信号
（ここでは、データ１とする）はバス１３ｂを介してア
ドレス／データ信号分配ブロック７ｇに取り込まれてか
ら、ブロックＡに読み出される。
信号を受けると、アドレスバリッド信号をアドレスバリ
ッド信号分配ブロック７ｄに出力し、アドレスバリッド
信号分配ブロック７ｄは、受信したアドレスバリッド信
号をアドレス１によって指定された機能ブロックＤに対
して出力する。このとき、コマンド１によって指定され
た動作として、ここでは読み出し動作が行われる。そし
て、アドレスバリッド信号によってアドレス信号がアド
レス１に確定されると、機能ブロックＤからのデータレ
ディ信号の立ち上がりのエッジに同期して、データ信号
（ここでは、データ１とする）はバス１３ｂを介してア
ドレス／データ信号分配ブロック７ｇに取り込まれてか
ら、ブロックＡに読み出される。
【００６２】その後、機能ブロックＤからのデータレデ
ィ信号の立ち上がりのエッジに同期して、データ２，３
が機能ブロックＡに読み出される。そして、バス使用要
求信号が「０」になると、バス使用許可信号も「０」と
なって読み出し動作は完了する。
ィ信号の立ち上がりのエッジに同期して、データ２，３
が機能ブロックＡに読み出される。そして、バス使用要
求信号が「０」になると、バス使用許可信号も「０」と
なって読み出し動作は完了する。
【００６３】なお、上記実施の形態においては、ワンチ
ップＬＳＩ上に設置されたバスについて説明したが、本
発明はこれに限られるものではない。例えば、プリント
配線基板上のシステム等においても同様に適用できるこ
とは明らかである。また、バスの種類、分配ブロックの
種類、分配ブロックから分岐されたバスの構成等は、上
記のものに限られないことは明らかである。
ップＬＳＩ上に設置されたバスについて説明したが、本
発明はこれに限られるものではない。例えば、プリント
配線基板上のシステム等においても同様に適用できるこ
とは明らかである。また、バスの種類、分配ブロックの
種類、分配ブロックから分岐されたバスの構成等は、上
記のものに限られないことは明らかである。
【００６４】
【発明の効果】以上説明したとおり本発明は、入出力さ
れるバス信号の種類に応じて機能ブロックをグループ分
けし、グループ毎にバスを設けているため、従来のよう
に不要なバスを駆動することがない。そのため、最低限
必要なバスだけを駆動することができ、余分な電荷の充
放電が起こらず、消費電力を低減することができる。ま
た、アドレス信号およびデータ信号を時分割で分配する
ことにより、分配ブロックやバスの個数を減らすことが
できる。
れるバス信号の種類に応じて機能ブロックをグループ分
けし、グループ毎にバスを設けているため、従来のよう
に不要なバスを駆動することがない。そのため、最低限
必要なバスだけを駆動することができ、余分な電荷の充
放電が起こらず、消費電力を低減することができる。ま
た、アドレス信号およびデータ信号を時分割で分配する
ことにより、分配ブロックやバスの個数を減らすことが
できる。
【図１】 本発明の一つの実施の形態を示すブロック図
である。
である。
【図２】 図１に係るアドレス信号分配ブロックを示す
ブロック図である。
ブロック図である。
【図３】 図１に係るバス構成における、アドレスバス
を示すブロック図である。
を示すブロック図である。
【図４】 図１に係るバス構成における、データバスを
示すブロック図である。
示すブロック図である。
【図５】 図１に係るバス構成における、制御バスを示
すブロック図である。
すブロック図である。
【図６】 図１に係るバス構成における、書き込み動作
を示すタイムチャートである。
を示すタイムチャートである。
【図７】 図１に係るバス構成における、読み出し動作
を示すタイムチャートである。
を示すタイムチャートである。
【図８】 本発明のその他の実施の形態を示すブロック
図である。
図である。
【図９】 図８に係るアドレス／データ信号分配ブロッ
クを示すブロック図である。
クを示すブロック図である。
【図１０】 図８に係るバス構成における、書き込み動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図１１】 図８に係るバス構成における、読み出し動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図１２】 従来例を示すブロック図である。
【図１３】 図１１に係るバス構成における、アドレス
バスを示すブロック図である。
バスを示すブロック図である。
【図１４】 図１１に係るバス構成における、データバ
スを示すブロック図である。
スを示すブロック図である。
【図１５】 図１１に係るバス構成における、制御バス
を示すブロック図である。
を示すブロック図である。
１…ＣＰＵ（ブロックＡ）、２…デバッグユニット（ブ
ロックＢ）、３…ＭＰＥＧデコーダ（ブロックＣ）、４
…他の機能ユニット（ブロックＤ）、５…ＤＲＡＭのイ
ンタフェース（ブロックＥ）、６…ＲＯＭ のインタフ
ェース（ブロックＦ）、７…バス信号分配ブロック、７
ａ…アドレス信号分配ブロック、７ｂ…データ信号分配
ブロック、７ｃ…制御信号分配ブロック、７ｄ…アドレ
スバリッド信号分配ブロック、７ｅ…リード／ライト信
号分配ブロック、７ｆ…アドレスレディ信号分配ブロッ
ク、８…バス制御回路、１０…アドレスバス、１１…デ
ータバス、１２…制御バス。
ロックＢ）、３…ＭＰＥＧデコーダ（ブロックＣ）、４
…他の機能ユニット（ブロックＤ）、５…ＤＲＡＭのイ
ンタフェース（ブロックＥ）、６…ＲＯＭ のインタフ
ェース（ブロックＦ）、７…バス信号分配ブロック、７
ａ…アドレス信号分配ブロック、７ｂ…データ信号分配
ブロック、７ｃ…制御信号分配ブロック、７ｄ…アドレ
スバリッド信号分配ブロック、７ｅ…リード／ライト信
号分配ブロック、７ｆ…アドレスレディ信号分配ブロッ
ク、８…バス制御回路、１０…アドレスバス、１１…デ
ータバス、１２…制御バス。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−204837（ＪＰ，Ａ)
特開 昭64−31251（ＪＰ，Ａ)
特開 平１−177664（ＪＰ，Ａ)
特開 昭64−79850（ＪＰ，Ａ)
特開 昭61−160169（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/36
G06F 3/00
G06F 15/173
Claims (18)
- 【請求項１】 複数の機能ブロックからなるシステムに
おけるバス構成方式において、 前記機能ブロック同士の各々を接続する単方向バスの途
中に接続されかつ送信元の機能ブロックから受信したバ
ス信号を送信先の機能ブロックへ分配するバス信号分配
ブロックと、このバス信号分配ブロックの駆動を制御す
るバス制御回路とを備え、 前記複数の機能ブロックは、同一のバス信号が入力され
る機能ブロック同士を一つのグループとしてグループ分
けされ、 前記バス信号分配ブロックからは、前記各グループ毎に
単方向の共通バスが引き出され、 前記バス制御回路は、前記バス信号分配ブロックから出
力されるアドレス信号を監視する手段であり、 前記バス信号分配ブロックは、前記バス制御回路の監視
結果に応じて、前記送信先のグループに接続された単方
向の共通バスを選択し、前記受信したバス信号を前記選
択した共通バスを介して送信する手段であることを特徴
とするバス構成方式。 - 【請求項２】 請求項１において、 前記単方向バスおよび前記共通バスは、アドレスバス，
データバスまたは制御バスの少なくとも何れか一つであ
ることを特徴とするバス構成方式。 - 【請求項３】 請求項２において、 前記バス信号分配ブロックは、アドレス信号を分配する
ブロックと、データ信号を分配するブロックと、制御信
号を分配するブロックとの少なくとも何れか一つを備え
たことを特徴とするバス構成方式。 - 【請求項４】 請求項１乃至３の何れか一項において、 前記バス信号分配ブロックは、マルチプレクサによって
構成されていることを特徴とするバス構成方式。 - 【請求項５】 請求項１において、 前記バス信号分配ブロックは、複数種類のバス信号を時
分割で分配する手段を備えたことを特徴とするバス構成
方式。 - 【請求項６】 請求項１乃至５の何れか一項において、 同一チップに前記機能ブロックを複数備えたことを特徴
とするバス構成方式。 - 【請求項７】 複数の機能ブロックからなるシステムに
おけるバス信号分配方法おいて、 前記機能ブロック同士の各々を接続する単方向バスの途
中に、送信元の機能ブロックから受信したバス信号を送
信先の機能ブロックへ分配するバス信号分配ブロックを
接続し、 同一のバス信号が入力される機能ブロック同士を一つの
グループとして、前記複数の機能ブロックをグループ分
けし、 前記バス信号分配ブロックから引き出された単方向の共
通バスを前記各グループ毎に設け、 前記送信元の機能ブロックから受信したアドレス信号に
応じて、前記送信先のグループに接続された単方向の共
通バスを選択し、 前記受信したバス信号を前記選択した共通バスを介して
送信することを特徴とするバス信号分配方法。 - 【請求項８】 請求項７において、 前記単方向バスおよび共通バスは、アドレスバス，デー
タバスまたは制御バスの少なくとも何れか一つであるこ
とを特徴とするバス信号分配方法。 - 【請求項９】 請求項８において、 前記バス信号分配ブロックは、アドレス信号を分配する
ブロックと、データ信号を分配するブロックと、制御信
号を分配するブロックとの少なくとも何れか一つを備え
たことを特徴とするバス信号分配方法。 - 【請求項１０】 請求項７において、 複数種類のバス信号を時分割で分配することを特徴とす
るバス信号分配方法。 - 【請求項１１】 請求項７乃至１０の何れか一項におい
て、 同一チップに前記機能ブロックを複数備えたことを特徴
とするバス信号分配方法。 - 【請求項１２】 それぞれが固有のアドレスを有する複
数の機能ブロックと 、前記複数の機能ブロックの各々を
接続する単方向バスの途中に配設されかつバス信号の送
信元の機能ブロックから受信したバス信号を送信先の機
能ブロックへ分配するバス信号分配ブロックとを備えた
半導体集積回路において、 前記機能ブロックから送出されたアドレスを監視するバ
ス制御回路をさらに備え、 前記複数の機能ブロックは、予め選択したアドレス値に
対応して機能ブロック毎にグループ化され、 前記バス信号分配ブロックからは、それぞれに前記グル
ープに対応した機能ブロックが接続された単方向の共通
バスが引き出され、 前記バス信号分配ブロックは、前記バス制御回路からの
制御に基づいて前記送信元の機能ブロックから受信した
アドレス信号に応じて選択した共通バスに前記送信元の
機能ブロックから受信したバス信号を出力するバス信号
分配システムを備えたことを特徴とする半導体集積回
路。 - 【請求項１３】 請求項１２において、 前記バス信号分配ブロックは、マルチプレクサによって
構成されていることを特徴とする半導体集積回路。 - 【請求項１４】 請求項１３において、 前記バス制御回路は、前記バス信号分配ブロックに入力
されたアドレスを監視し、そのアドレスに応じて前記バ
ス信号分配ブロック内のマルチプレクサを切り替える制
御を行うことを特徴とする半導体集積回路。 - 【請求項１５】 請求項１２において、 前記単方向バスおよび共通バスは、アドレスバス，デー
タバスまたは制御バスの少なくとも何れか一つであるこ
とを特徴とする半導体集積回路。 - 【請求項１６】 請求項１５において、 前記バス信号分配ブロックは、アドレス信号を分配する
ブロックと、データ信号を分配するブロックと、制御信
号を分配するブロックとの少なくとも何れか一つを備え
たことを特徴とするは半導体集積回路。 - 【請求項１７】 請求項１２において、 前記バス信号分配ブロックは、複数種類のバス信号を時
分割で分配する手段を 備えたことを特徴とする半導体集
積回路。 - 【請求項１８】 請求項１２乃至１７の何れか一項にお
いて、 同一チップに前記機能ブロックを複数備えたことを特徴
とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09496098A JP3372865B2 (ja) | 1998-04-07 | 1998-04-07 | バス構成方式およびバス信号分配方法並びに半導体集積回路 |
| US09/287,490 US6434646B1 (en) | 1998-04-07 | 1999-04-06 | Signal distribution system and method based on bus arrangement |
| EP99302721A EP0952529A3 (en) | 1998-04-07 | 1999-04-07 | Signal distribution system and method based on bus arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09496098A JP3372865B2 (ja) | 1998-04-07 | 1998-04-07 | バス構成方式およびバス信号分配方法並びに半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11296474A JPH11296474A (ja) | 1999-10-29 |
| JP3372865B2 true JP3372865B2 (ja) | 2003-02-04 |
Family
ID=14124508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09496098A Expired - Fee Related JP3372865B2 (ja) | 1998-04-07 | 1998-04-07 | バス構成方式およびバス信号分配方法並びに半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
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| EP (1) | EP0952529A3 (ja) |
| JP (1) | JP3372865B2 (ja) |
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|---|---|---|---|---|
| JP5439808B2 (ja) * | 2008-12-25 | 2014-03-12 | 富士通セミコンダクター株式会社 | 複数バスを有するシステムｌｓｉ |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4516076A (en) * | 1982-09-17 | 1985-05-07 | The Singer Company | Fault detection arrangement for relay switching system |
| JPS61160169A (ja) | 1985-01-07 | 1986-07-19 | Meidensha Electric Mfg Co Ltd | マルチプロセツサシステム |
| JPS6431251A (en) | 1987-07-28 | 1989-02-01 | Nec Corp | Microprocessor |
| JPS6479850A (en) | 1987-09-21 | 1989-03-24 | Fujitsu Ltd | Effective using method for bus |
| JPH01177664A (ja) | 1988-01-07 | 1989-07-13 | Nec Corp | バス接続制御方式 |
| FR2655446A1 (fr) * | 1989-12-05 | 1991-06-07 | Portenseigne Radiotechnique | Dispositif pour transferer des donnees. |
| JPH04140873A (ja) | 1990-10-01 | 1992-05-14 | Nec Ic Microcomput Syst Ltd | マイクロプロセッサーシステム |
| CA2051029C (en) * | 1990-11-30 | 1996-11-05 | Pradeep S. Sindhu | Arbitration of packet switched busses, including busses for shared memory multiprocessors |
| JPH05204837A (ja) | 1991-09-13 | 1993-08-13 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
| JPH05181982A (ja) * | 1991-12-27 | 1993-07-23 | Nec Eng Ltd | 大規模集積回路装置 |
| JPH0784940A (ja) | 1993-09-14 | 1995-03-31 | Sony Corp | マイクロ・コントローラ |
| US5862359A (en) * | 1995-12-04 | 1999-01-19 | Kabushiki Kaisha Toshiba | Data transfer bus including divisional buses connectable by bus switch circuit |
| JPH09218734A (ja) | 1995-12-04 | 1997-08-19 | Toshiba Corp | 低消費電力データ転送バス |
| JPH09167149A (ja) | 1995-12-15 | 1997-06-24 | Sharp Corp | マイクロコンピュータシステム |
| EP0892352B1 (en) * | 1997-07-18 | 2005-04-13 | Bull S.A. | Computer system with a bus having a segmented structure |
-
1998
- 1998-04-07 JP JP09496098A patent/JP3372865B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-06 US US09/287,490 patent/US6434646B1/en not_active Expired - Fee Related
- 1999-04-07 EP EP99302721A patent/EP0952529A3/en not_active Withdrawn
Also Published As
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|---|---|
| EP0952529A3 (en) | 2004-03-17 |
| JPH11296474A (ja) | 1999-10-29 |
| US6434646B1 (en) | 2002-08-13 |
| EP0952529A2 (en) | 1999-10-27 |
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